CN102164258A - 电路基板层叠模块及电子设备 - Google Patents

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Abstract

本发明公开一种电路基板层叠模块及电子设备。本发明提供的装置包括：在基板上的多个电路元件；在该多个电路元件的至少两个之间的屏蔽元件；以及连接元件，将该屏蔽元件电连接到该基板上的半导体芯片的接地电路。

Description

电路基板层叠模块及电子设备
技术领域
本发明涉及电路基板层叠模块，该电路基板层叠模块由第一电路基板、设置在第一电路基板上的第二电路基板以及作为裸芯片形成在第二电路基板的表面上的半导体芯片。另外，本发明还涉及具有由第一电路板实现的母插件板(mother board)的电子设备，该第一电路板的结构类似于电路基板层叠模块的结构。
背景技术
减小电子产品大小和厚度的努力以及使电子产品能执行高级功能和以高频率操作的努力已经取得很大进步。通常，电子产品的电路部分构造为采用设置在印刷配线板上的大量的半导体集成电路和大量的电路部件，该印刷配线板称为母插件板。在下面的描述中，半导体集成电路也称为IC芯片。
组成电子产品的IC芯片的小型化和IC芯片的高度集成也正在取得加速的进步。例如，如下所述，所谓的系统LSI(大规模集成)转换也已经取得进步。过去，整个功能块构造为采用在印刷配线板上的多个IC芯片和多个其他电路部件。通过系统LSI转换，整个功能块实现在单一的半导体芯片中。
同时，印刷配线板和安装在该板上的部件需要诸如高频率和高速度操作的能力，以便具有较小的尺寸，且可大规模集成。
为了减小电子设备的大小和厚度，除了IC芯片外，需要将多个电路器件包括诸如电感器、电容器和寄存器的无源器件安装在相同基板的小区域中。为了在相同的基板上的小区域中安装除了IC芯片外的这样的电路器件，实际上采用SiP(封装中的系统，System in Package)。SiP是实现多个IC芯片和多个这样的无源器件的封装。
另外，为了进一步减小电子设备的大小和厚度，已经开始了在印刷配线板上形成无源器件的技术开发。利用该技术的优势，能够降低外设元件的成本，这在现有技术中难于结合在IC芯片中。另外，这样的外设元件可以制造为使该元件不作为障碍物，以努力减小整个基板的大小和厚度。
在现有技术中难以结合在IC芯片中的外设元件的典型示例包括具有大电容的电容器和具有大电感(或大L值)的电感器。特别是，已知具有大L值的电感器对围绕电感器的电路器件造成大量的电磁干扰。为了获得更多的信息，请读者参考文献日本专利特开2006-60029号公报(在下文称为专利文件4)。
如果必需在小面积中实现多个无源电路器件，该多个无源电路器件例如为每一个都具有大L值的电感器并对围绕无源电路器件的其他电路装置造成大量电磁干扰，那么该无源电路器件之间的距离变短。因此，必需抑制无源电路器件相互感应引起的干扰成为电路器件之间的干扰。必需抑制作为无源电路器件之间的干扰的由相互感应引起的干扰，而无论是否无源电路器件的每一个已经利用基板层叠结构形成在电路基板中，或者是否无源电路器件的每一个已经形成为用作该电路基板的表面上安装的单独的部件。
作为抑制电路器件之间干扰的技术，具有在滤波器、天线共享单元和通讯设备中设计芯片电感器和层叠电感器部件的表面实施位置的技术。对于该技术的更多信息，请读者参考文献日本专利特开2002-141707号公报(在下文称为专利文件1)。
另外，作为利用多层基板实现高频复合模块屏蔽的技术，具有设计屏蔽电极和通孔的技术。对于该技术的更多信息，请读者参考文献日本专利特开2007-151123号公报(在下文称为专利文件2)。
再者，具有通过避免信号发射/接收部分的RF电路而布局电感器的技术。对于该技术的更多信息，请读者参考文献日本专利特开2009-59989号公报(在下文称为专利文件3)。
发明内容
本发明涉及一种装置，该装置包括：在基板上的多个电路元件；该多个电路元件的至少两个之间的屏蔽元件；以及连接元件，该连接元件将该屏蔽元件电连接到该基板上的半导体芯片的接地电路。另外，该屏蔽元件电气地形成环形屏蔽。此外，该环形屏蔽可以形成在与由该多个电路元件的至少两个构成的平面正交的方向(基板层叠方向)上。
附图说明
图1是根据本发明实施例的电路基板层叠模块的截面图；
图2是实施为单一半导体芯片的TV调谐器的前端电路的框图；
图3是通过采用调谐电路方法调谐为所希望频率的滤波电路部分的框图；
图4是曲线图，每条曲线用作表示模拟结果的增益特性，执行该模拟以检查对于电感器之间的各种电感耦合系数由于施加到RF放大器的电压控制而引起的RF放大器的增益如何变化；
图5是电感器结构的俯视平面图，呈现为由实线围绕的平面图案，并且提供有围绕平面电感器的矩形轮廓，以用作取向在平面表面方向上的环形屏蔽；
图6是作为利用平面闭合电路的细线屏蔽每个电感器的结果获得的效果的示意图；
图7A至7F是分别示出表示以模型的电感器耦合系数k的频率特征作为特征的曲线的多对示意图，该特征取决于模型的环形屏蔽的类型以及有/无，还示出了模型的俯视图；
图8A和8B是多个示意图，每一个都示出了组成环形屏蔽的部分的斜视图和俯视图；以及
图9是应用本发明的实施例的TV的示意图。
具体实施方式
根据专利文件1，在滤波器、天线共享单元以及通讯设备中，芯片电感器和层叠的电感器部件设置在相同的平面上，以使得表面安装的芯片电感器和表面安装的层叠电感器部件的轴向方向相差至少45度。因此，能够抑制芯片电感器之间的不必要的电磁耦合。
然而，因为形成在印刷配线板上的电感器大致为以均匀的轴向方向具有平面形状的螺旋电感器，该轴向方向不能改变。因此，专利文件1中公开的技术对于形成在印刷配线板上的螺旋电感器作为具有平面形状的电感器是不能适用的。
专利文件2公开由印刷配线板上的高频IC芯片分开安装的典型高频模块部件。然而，该参考资料中描述的技术不能用于实现包括IC芯片的整个模块的小型化和模块的高度集成。
另外，在专利文件2中公开的典型高频模块部件中，在由多个层叠电感片组成的层叠体内，屏蔽电极和每个都在与屏蔽电极的位置分开的位置设置于层叠方向上的通孔电极在平面图的层叠关系中以小的间隔设置。因此，形成在平面图上看时将模块分成两部分的屏蔽壁结构。该结构用作高频放大器和天线转换模块之间的屏蔽。因此，能够防止隔离退化。没有这样的隔离，从高频放大器泄漏的高频成分将干扰天线转换。
然而，在该屏蔽壁结构中，形成屏蔽电极和大量通孔电极的区域尺寸增加。因此，难以减小模块的尺寸，且尤其难以减小面积。另外，如果基于通孔电极(通路)的某些屏蔽壁以小的间隔设置，则在基板内将电路部件彼此连接的自由度不期望地减少。如此降低的自由度增加了设计的复杂性。然而，基于必须通过绕开屏蔽壁部分而在基板内将电路部件彼此连接的观点，模块面积也因绕开屏蔽壁部分的电路部件连接而增加。
根据专利文件3，RF电路和电感器形成在相同的基板上。然而，电感器形成在没有形成RF电路的非形成区上。该技术是设计避免电磁干扰的布局而没有形成屏蔽结构的技术。
然而，对于这样的技术，避免电磁干扰的作用有限。因此，所公开的技术不能应用于近年来进行减小尺寸和增加密度的努力。
针对上述问题，本发明实施例的发明人提出了一种电路基板层叠模块，其能够抑制诸如高频部件的电路器件之间的干扰，并且减小采用该电路基板层叠模块的电路的尺寸。另外，本发明人还提出一种电子设备，其具有由第一电路板实现的母插件板，该第一电路板的结构类似于电路基板层叠模块的结构。
一个实施例是这样的装置，包括：在基板上的多个电路元件；该多个电路元件的至少两个之间的屏蔽元件；以及连接元件，该连接元件将该屏蔽元件电连接到该基板上的半导体芯片的接地电路。在该实施例中，附加连接元件可以通过基板中的通路将半导体芯片的接地电路电连接到附加基板。此外，第二附加连接元件可以通过基板中的第二通路将接地电路电连接到附加基板。此外，连接元件可以在与附加连接元件物理连接到接地电路的位置不同的位置处物理连接到接地电路。
在上述装置的另一个实施例中，附加连接元件可以通过半导体芯片中的通路和基板中的通路将半导体芯片的接地电路电连接到附加基板。此外，第二附加连接元件可以通过半导体芯片中的第二通路和基板中的第二通路将接地电路电连接到附加基板。此外，连接元件可以在与附加连接元件物理连接到接地电路的位置不同的位置处物理连接到接地电路。
在上述装置的另一个实施例中，半导体芯片的接地电路可以在半导体芯片的表面上，并且可以邻接(border)该表面的边缘。此外，半导体芯片的接地电路可以包括邻接半导体芯片表面的干线和将接地电路电连接到半导体芯片中的多个电路元件的支线。此外，连接元件可以物理地连接到接地电路的干线；支线可以从干线分出；半导体芯片可以包括具有连接到支线的内部通路，其中内部通路在可以具有在该半导体芯片的与该半导体芯片具有该接地电路的一侧相反的一侧的端面；并且基板中的通路可以通过凸块至尖布置(bump to tip arrangement)连接到内部通路的端面。
在上述装置的另一个实施例中，屏蔽元件可以电气地形成环形屏蔽。此外，环形屏蔽可以形成在与由多个电路元件的至少两个构成的平面正交的方向(基板层叠方向)上。
在上述装置的另一个实施例中，该电路元件的至少一个可以是电感器。此外，电感器可以是形成在基板的配线层中的卷绕线图案。此外，电感器可以是形成在基板中通过基板中的通孔连接多个配线层中的多个卷绕线图案。
在上述装置的另一个实施例中，连接元件可以物理连接到屏蔽元件的一个端部。
在上述装置的另一个实施例中，屏蔽元件可以是屏蔽配线。
在上述装置的另一个实施例中，连接元件可以是连接配线。
另一个实施例是一种装置，其包括：在基板上的多个电路元件；以及该多个电路元件的至少两个之间的屏蔽元件，其中该屏蔽元件电气地形成环形屏蔽。
另一个实施例是一种调谐电路，其包括：前端集成芯片，包括至少一个滤波器放大器对，该滤波器放大器对包括带通滤波器和射频放大器；该调谐电路还包括一装置，该装置包括：在基板上包括多个电路元件；该多个电路元件的至少两个之间的屏蔽元件；以及连接元件，将该屏蔽元件电连接到基板上的半导体芯片的接地电路。
另一个实施例是一种包括一装置的电子设备，该装置包括：在基板上包括多个电路元件；该多个电路元件的至少两个之间的屏蔽元件；以及连接元件，将该屏蔽元件电连接到基板上的半导体芯片的接地电路。此外，该电子设备可以是显示装置，并且该显示装置可以是TV。此外，电子设备可以包括调谐电路，其可以具有包括该装置的前端集成芯片，该调谐电路包括至少一个滤波器放大器对，该滤波器放大器对可以是带通滤波器和射频放大器。
另一个实施例是一种制造装置的方法，其包括：在基板上形成多个电路元件，并且在该多个电路元件的至少两个之间形成屏蔽元件；通过连接元件将屏蔽元件连接到基板上的半导体芯片的接地电路；以及在与由多个电路元件的至少两个构成的平面正交的方向上电气地形成环形屏蔽。
根据本发明的实施例，能够提供一种电路基板层叠模块，其能够抑制诸如高频部件的电路装置间的相互干扰，并且具有小的尺寸。另外，根据本发明的实施例，能够提供一种包括母插件板的电子设备，该母插件板由第一电路板实现，该第一电路板具有与电路基板层叠模块的结构类似的结构。
因此，根据本发明实施例的电路基板层叠模块的环形屏蔽提供为减小电路基板层叠模块中采用的多个电路器件间的相互电磁干扰。在此情况下，电路器件定义为与其他周围电路器件引起相互电磁干扰的装置。该电路器件的典型示例是无源器件。该无源器件包括具有大电容的电容器和具有大电感(或大L值)的电感器。特别是，已知具有大L值的电感器对围绕该电感器的电路器件造成大量的电磁干扰。以下面的顺序说明本发明的优选实施例：
1：模块截面结构(电路基板层叠模块的典型结构)
2：典型的频率电路
3：电感器耦合系数
4：基板层叠方向上的环形屏蔽
5：用于实际应用的典型产品
1：模块截面结构
图1是粗略地示出根据本发明实施例的电路基板层叠模块1的截面的示意图。
图1的截面图所示的电路基板层叠模块1采用两个主要部分，即第一电路基板10和第二电路基板20，第二电路基板20典型地设置在第一电路基板10的主表面之一上。
第一电路基板10具有核心基板11。配线层12A形成在核心基板11的上表面上，而配线层13A形成在核心基板11的下表面上。
在第一电路基板10的上表面上形成的配线层12A上粘贴绝缘层12。同样地，在核心基板11的下表面上形成的配线层13A之下，粘贴绝缘层13。
绝缘层12具有在核心基板11的相反侧的表面。在该相反侧，事先形成典型地用作铜箔配线的导电膜。然后，通过在该导电膜上执行图案化工艺，形成配线层。
应当注意的是，在绝缘层12的相反侧形成的配线层在图1的截面图中没有示出。
同样地，绝缘层13具有在核心基板11的相反侧的表面。在该相反侧，事先形成典型地用作铜箔配线的导电膜。然后，通过在该导电膜上执行图案化工艺，形成配线层。
配线层13A形成为在核心基板11的下表面上占据相对大的面积的导电层。因为该导电层是保持接地电位的接地层，所以，在下面的描述中，配线层13A也称为由相同的参考标号13A表示的接地层。
图1的截面图中所示的第一电路基板10包括多层配线结构，其具有所谓的堆积(build-up)类型。具有堆积类型的多层配线结构形成为四个配线层的堆叠，四个配线层在向上的方向上依次堆积。具有堆积类型的多层配线结构的底部的配线层是配线层14，其形成在绝缘层13的下表面上。另一方面，具有堆积类型的多层配线结构的顶部的配线层是形成在电路基板层叠模块的顶表面上的配线层。形成在电路基板层叠模块的顶表面上的配线层在图1的截面图中没有示出。然而，应当注意的是，具有堆积类型的多层配线结构的配线层的数量不限于四。就是说，具有堆积类型的多层配线结构的配线层的数量可以是任何数量，只要多层配线结构的配线层的数量不小于二。然而，如果形成具有堆积类型的多层配线结构的多于四个配线层，则必需设置如下的附加配线层。如上所述，绝缘层12具有在核心基板11的相反侧的表面。在该相反侧，事先形成典型地用作铜箔配线的导电膜。同样地，绝缘层13具有在核心基板11的相反侧的表面。在该相反侧，事先形成典型地作为铜箔配线的导电膜。在任何一种情况下，称为接地层的层是这样的配线层，其保持具有堆积类型的多层配线结构中的接地电位，并且具有面积相对大的平面形状。
采用基于镀覆工艺的镀覆法或其他导电层形成工艺来执行图案化工艺。采用非电解镀覆法或电解镀覆法执行图案化工艺。另一方面，基于其他导电层形成工艺的典型方法是利用抗蚀剂图案的蚀刻法，抗蚀剂图案通过对准两面掩模而形成。
图1的截面图没有示出第一电路基板10的基板贯通通路。在核心基板11上形成基板贯通通路的工艺中，在形成配线层12A和13A的工艺前，采用钻孔技术或激光制造技术事先形成通路孔。如果配线层12A和13A采用电解镀覆法形成，则通路孔的内壁由在形成配线层12A和13A的工艺中需要的薄导电膜覆盖。然后，通过在通路孔的内部执行镀覆生长工艺，形成基板贯通通路。如果薄导电膜不能采用镀覆工艺埋设在通路孔中，则需要执行埋设其他导电膜的工艺。
应当注意的是，绝缘基板上的基板贯通通路也可以通过类似的技术形成。然而，在绝缘基板上形成基板贯通通路的工艺不再详细描述。
某些基板贯通通路用于引出基板内的无源器件的电极，并且使这样的无源器件彼此连接。另外，某些其他的基板贯通通路用于彼此连接接地配线。用于彼此连接接地配线的基板贯通通路的典型示例在图1的截面图中由附图标记15表示。通过利用用于将接地层13A连接到第一电路基板10内的接地配线层和第一电路基板10的顶表面上的接地配线层的第一基板贯通通路15，这些接地配线层可以电气地保持在几乎相同的电位，即接地电位。
在具有上述结构的第一电路基板10的主表面之一上，典型地，设置作为第一电路基板10之外的层叠电路基板的第二电路基板20。第二电路基板20具有在第一电路基板10的相反侧的上主表面。在与第一电路基板10相反的一侧的上主表面上，典型地，安装诸如IC芯片的电路部件。在图1的截面图中所示的电路基板层叠模块1中，安装在与第一电路基板10相反的一侧的上主表面上的电路部件是半导体芯片30和电感器L。
在上述电路基板层叠模块1的结构中的第一电路基板10对应于本发明实施例提供的电子设备的所谓印刷配线板，并且它们将在稍后详细描述。电子设备的印刷配线板通常称为母插件板。在电子设备中，第二电路板20插入包括电子电路的电子部件组和用作母插件板的印刷配线板之间的空间。为了区别第二电路板20与用作母插件板的印刷配线板，第二电路板20通常称为内插器(interposer)。
电子设备中用作内插器的第二电路板20的基本结构类似于对应于母插件板的第一电路基板10的基本结构。第一电路基板10也称为堆积类型电路基板。
如该图所示，第二电路基板20具有核心基板21。在核心基板21的上表面上，形成图1的截面图中的配线层(未示出)。同样地，在核心基板21的下表面上，形成图1的截面图中的配线层(未示出)。
用作绝缘基板22的基板树脂层粘贴在核心基板21的上表面上形成的配线层的表面上。同样地，用作绝缘基板23的另一个基板树脂层粘贴在核心基板21的下表面上形成的另一个配线层的表面上。
绝缘基板22具有在核心基板21的相反侧的表面。在该相反侧，实现形成典型地作为铜箔配线的导电膜。然后，通过在导电膜上执行图案化工艺，形成配线层(在下文称为上配线层)。
应当注意的是，为绝缘基板22在该相反侧形成的配线层在图1的截面图中没有示出。
同样地，绝缘基板23具有在核心基板21相反侧的表面。在该相反侧，事先形成典型地作为铜箔配线的导电膜。然后，通过在导电膜上执行图案化工艺，形成配线层。
应当注意的是，为绝缘基板23在该相反侧形成的配线层在图1的截面图中没有示出。
在图1的截面图中，在绝缘基板22上形成的配线层和在绝缘基板23之下形成的配线层几乎不包括所有的除了电感器L外的电路部件。
通过在第二电路基板20的上表面和下表面之间利用贯穿第二电路基板20内部的通孔彼此连接多个绕线图案，从而电感器L形成在第二电路基板20中。绕线图案是以分层结构形成在包括于第二电路基板中的多个配线层中的图案。
图1的截面图中所示的电路基板层叠模块1中的电感器L通过将绕线设置成四层配线层的堆叠而形成在第二电路基板20中。该绕线已经制造为具有螺旋形状。然而，配线层的数量不限于四，并且所制造的绕线的形状不必为螺旋状。就是说，所制造的绕线的形状不限于曲线的形状。可替代地，所制造的绕线的形状可以为正方形、直线的形状或者曲线、正方形和直线形状的组合。
应当注意的是，电感器L的端线(end wire)在图1的截面图中没有示出。电感器L的端线通过图1的截面图中未示出的位置上的配线连接器或者通过第二电路基板20中的内部配线和半导体芯片30的底表面上的连接点电连接到半导体芯片30中的预定电路模块。
如果半导体芯片30是可以提供有大尺寸的外部连接器件的芯片，则本发明的应用不仅限于用于实现由半导体芯片30和电感器L提供功能的应用。
然而，在该实施例的情况中，为了给读者提供更具体和可行的说明，半导体芯片30假定为单一芯片，该单一芯片执行诸如TV接收机的电子设备中所用的调谐器电路的前端部的一部分。
2：典型的高频电路
通常，为了在单一封装中集成诸如振荡器、滤波器、匹配电路和调制电路的高频电路的功能，必须提供具有多个电感器和多个电容器的封装。
在TV调谐器的情况下，例如，必须调谐具有电容器和电感器的调谐电路到天线接收的广播信号的所希望频率。另外，必须调谐具有电容器和电感器的段间调谐电路(inter-stage tuned circuit)到高频放大器输出的信号频率。在电路基板层叠模块1用于上述TV调谐器的应用中，电容器可以嵌入IC芯片中。然而，在现有技术中，电感器必须外部连接到包括在电路基板层叠模块1中的IC芯片。
应当注意的是，在电路基板层叠模块1应用于TV接收器之外的应用中，电路基板层叠模块1应用于高频电路，例如，调制电路、解调电路和局部振荡电路。高频电路的每一个都需要电感器。调制电路是用于调制基带信号以产生传输到便携式无线电终端的无线电信号的电路。另一方面，解调电路是执行调制电路的反向功能的电路。局部振荡电路是用于产生在调制电路执行的调制过程和解调电路执行的解调过程中所用的载波信号的电路。
图2是示出实施为单一半导体芯片30的TV调谐器前端电路构造的框图。在下面的描述中，半导体芯片30也简称为IC芯片。
图2的框图中所示的用作调谐器前端IC的半导体芯片30接收的无线电信号的频率分组成三个频率带，即覆盖频率范围46MHz至147MHz的VL带、覆盖频率范围147MHz至401MHz的VH带和覆盖频率范围401MHz至887MHz的U带。这些频率带是各国电视广播中所用的频率带。用作调谐器前端IC的半导体芯片30包括三个滤波器-放大器对分别用于输入无线电信号的三个频率带，每对由BPF(带通滤波器)31和RF(射频)放大器32组成。更具体地讲，对于VL带，半导体芯片30包括由BPF 31VL和RF放大器32VL组成的一对。对于VH带，半导体芯片30包括由BPF 31VH和RF放大器32VH组成的一对。对于U带，半导体芯片30包括由BPF 31U和RF放大器32U组成的一对。每一个都由BPF(带通滤波器)31和RF(射频)放大器32组成的三个滤波器-放大器对并联地连接到输入节点。
为频带提供的带通滤波器31构造为采用电容器和电感器，它们用于选择频带中具有所希望的频率的输入信号。电容器和电感器在图2的框图中没有示出。电感器是外部安装的电路部件，其外部连接到半导体芯片30。
上述信号接收部分具有用于将输入无线电信号的频率分组成三个频率带的机构，其利用简化电路而不是对于每个频率带采用基于可变电容二极管、RF放大器和段间调谐电路的调谐电路的信号接收方法。对于每个频率带，简化电路需要基于可变电容和相对大L值的电感器的调谐电路。为了将本发明实施例应用于简化电路的调谐电路，本发明实施例的构造改变为可应用于基于该简化电路的调谐电路方法。在此情况下，需要提供用于将可变电容作为数字数据存储在存储器中的机构。
应当注意的是，如图2的框图所示，用作与半导体芯片30分离的部件的不平衡变压器(balun)40提供在天线终端T1和输入节点之间。不平衡变压器40是用于阻抗调整的相位匹配器件。另外，在IC芯片的前端段，提供图2的框图中没有示出的天线开关。图2的框图中没有示出的天线开关用于选择分别为三个频率带提供的作为每个都由BPF(带通滤波器)和RF放大器组成的对的三个电路对之一。然后，所选择的一对电路用于借助于不平衡变压器40处理由天线提供到半导体芯片30的输入信号。
在信号接收部分中采用的半导体芯片30的后段，两个混合器(mixer)(即混合器33A和33B)提供为通过混合局部振荡信号与输入信号而对从天线接收的输入信号执行降频转换过程(frequency down conversion process)。另外，半导体芯片30也采用VCO(电压控制振荡器)34和IQ发生部分35，IQ发生部分35用于将VCO 34输出的振荡信号分成I和Q振荡信号，以分别提供给混合器33A和33B。通过分开VCO 34输出的振荡信号的频率，VCO34输出的振荡信号分成I和Q振荡信号，使它们的相位彼此移位90度。
在两个混合器33A和33B的后段，图像除去部分(image rejection section)36、滤波器37和IF(中频)放大器38串联地连接到混合器33A和33B。滤波器37是用于消除噪声的滤波器。IF放大器38和分别为三个频率带之一提供的RF放大器32的增益可以分别通过利用半导体芯片30外部的源产生的信号来控制。
VCO 34和用于执行PLL(相位被锁定回路或相位锁定回路)控制的电路形成PLL。执行PLL控制的电路包括PLL控制电路41和振荡电路43。
VCO 34是用于产生振荡信号的振荡器，该振荡信号的频率由PLL控制电路41提供给VCO 34的DC控制电压决定。
PLL控制电路41采用在PLL控制电路41中嵌入的频率分配器(frequency divider)，以用作分开VCO 34产生的振荡信号频率的频率分配器。PLL控制电路41也采用嵌入PLL控制电路41中的相位比较器，以用作比较频率分配器输出信号的相位与振荡电路43提供给PLL控制电路41的外部基准信号相位的相位比较器。表示频率分配器输出信号的相位和外部基准信号的相位之差的比较结果提供到也嵌入PLL控制电路41中的回路滤波器，该回路滤波器用作产生给VCO 34施加前述DC控制电压的滤波器。因为频率分配器输出信号的频率是VCO 34产生的振荡信号频率的预定部分，所以施加给VCO 34的DC控制电压的大小根据VCO 34输出信号的相位和外部基准信号的相位之差而变化。DC控制电压施加到VCO 34，用作控制VCO 34产生的振荡信号频率的电压。振荡电路43给PLL控制电路41提供外部基准信号，也用作控制回路滤波器的控制块的控制信号。振荡电路43根据外部晶体振荡器产生的振荡信号产生外部基准信号，外部晶体振荡器外连接到半导体芯片30。
3：电感器耦合系数
图3是示出滤波电路部分的框图，滤波电路部分通过采用为U带提供的UHF调谐电路方法调谐到所希望的频率。
图3的框图中所示的滤波电路部分构造为采用调谐电路31A、高频放大器32和段间调谐电路31B。调谐电路31A具有可变电容电容器CA和电感器LA。段间调谐电路31B包括滤波器和电感器LB。滤波器采用电容器CB、CC和CD。
天线接收的输入信号包括广播信号。具有可变电容电容器CA和电感器LA的调谐电路31A通过改变可变电容电容器CA的电容而调谐到所希望的广播信号的频率。该输入广播信号由高频放大器32和电压增益放大器32A放大，这在图3的框图中没有示出。作为放大的结果获得的信号提供给包括电感器LB和滤波器的段间调谐电路31B，该滤波器具有三个电容器，即电容器CB、CC和CD。此时，段间调谐电路31B调谐到其提供信号的频率。即使电容器CA至CD嵌入半导体芯片30中，电感器LA和LB外连接到滤波电路部分，作为外部提供到半导体芯片30的电感器。
如果电感器LA和LB连接到滤波电路部分，作为外部提供到半导体芯片30的彼此干扰的电感器，则滤波电路部分的特性劣化，另外，高频放大器32和电压增益放大器32A的增益特性也劣化。
与U带的变坏一样，与上述劣化相类似，对于VL和VH带，增益特性的每个的线性也劣化。
图4是示出曲线的示意图，分别用作表示对于电感器之间的各种电感器耦合系数k执行模拟以检查RF放大器的增益如何因提供给RF放大器的控制电压的改变而变化的结果的增益特性。在此情况下，RF放大器是上述的高频放大器32。
高频放大器32操作为降低从天线接收的广播信号高位的输出增益，从而提供到混合器33A和33B的信号位调整到适宜水平。更具体地讲，当提供给高频放大器32的控制电压VAGC增加时，高频放大器32减小输出增益。理想地，当提供给高频放大器32的控制电压VAGC增加时，高频放大器32应当线性低减小输出增益。然而，实际上，输出增益的减小看作由于高频放大器32自身的饱和特性和高频放大器32后段提供的部件的作用而在增益减小过程中进入饱和状态。
图4的示意图中所示的模拟结果，输出增益的减小在提供给高频放大器32的控制电压VAGC的特定幅度处进入饱和状态，并且提供给高频放大器32的控制电压VAGC的该特定幅度取决于设置在滤波电路部分的输入侧的电感器LA和设置在滤波电路部分的输出侧的电感器LB之间的电感器耦合系数k。电感器耦合系数k越大，电感器耦合系数k的曲线的饱和部分越长。电感器耦合系数k的希望(或目标)值为不大于±0.001的值，其对应于图4的示意图中所示的具有最短饱和部分的最下面的曲线。具有大于±0.001至少一个数量级的值的电感器耦合系数k表示具有这样大的电感器耦合系数k的电感器LA和LB不能用于与高频放大器32的连接，因为以这样大的电感器耦合系数k，高频放大器32将在很小的VAGC值进入饱和状态，如上面的曲线所示，导致高频放大器32的特性大大受阻。因此，对于这样大的电感器耦合系数k，不能获得高频放大器32的良好特性。
平面方向上的环形屏蔽
由于两个电感器之间产生的磁场的改变而产生电感。当高频电流流过电感器时，高频电流流过的电感器产生磁场。电感器产生的磁场导致产生在靠近产生磁场的电感器附近的每个电感器和配线中的感应电动势。每个电感器和配线中产生的感应电动势导致感应电流分别流过每个电感器和配线。感应的电流从一个电路流动到特别地未与产生感应电流的电路隔离的另一电路，并且变为不需要的干扰信号，这引起了问题。因此，两个电感器的互感越大，感应的电动势越大，并且两个电感器之间的干扰量越大。
图5是示出典型电感器结构的俯视图的平面视图，呈现为由实线围绕的平面图案100，并且提供有围绕平面电感器L的矩形轮廓线，用作取向在平面方向上的环形屏蔽。
取向在平面方向上的环形屏蔽接地，以保持其接地电位。由包括平面图案100的环形屏蔽的电感器部件所占的面积大。另外，由于从平面电感器L散发的磁通量，在环形屏蔽中产生涡流损耗。结果，平面电感器L的特性劣化。
因此，即使电感器之间的屏蔽作用所产生的干扰可以抑制到一定程度，图5的平面示意图中所示的结构也不能用作具有小尺寸的电路基板层叠模块的电感器屏蔽结构。
为了抑制印刷配线板上安装的高频模块中电感器所产生的干扰，包括诸如电感器的嵌入高频部件，必须使接地配线的状态接近于理想的接地状态。图5的平面示意图中所示的构造用作电感器L由粗实线围绕的平面图案100包围的构造，这样的构造对于理想接地状态是有效的。
然而，以受限的状态设置占据大面积的配线造成努力减小SiP的尺寸和提高集成规模的障碍。另外，由于从平面电感器L散发的磁通量，在环形屏蔽中产生涡流损耗。结果，平面电感器L自身的特性不可避免地劣化。
专利文件4公开了解决图5的平面示意图中所示屏蔽结构引起问题的技术。根据专利文件4中提出的技术，电感器由闭合电路的细线围绕，以减小传播通过互相感应的干扰。
图6是通过利用平面闭合电路的细线作为屏蔽每个电感器的结果获得的作用的描述中涉及的示意图。接地的DC电压(接地电压)施加给平面闭合电路的细线。然而，因为配线很细，所以能够减小面积增加问题的后果到最小程度。专利文件4说明了问题后果减小作用，即如下所述的干扰减小效果。
图6的示意图示出了电流流过的每个环形回路。在左面的示意图中，附图标记210表示在干扰源侧由用于减小干扰的配线形成的电流回路，而附图标记220表示在干扰源侧由电感器形成的电流回路。另一方面，在右面的示意图中，附图标记230表示在被干扰物体侧由用于减小干扰的配线形成的电流回路，而附图标记240表示在被干扰物体侧由电感器形成的电流回路。
如果AC信号电流260流过由干扰源侧的电感器形成的电流回路220，则产生AC磁场250。AC磁场250的方向根据毕奥-萨伐定律(Biot-Savart law)决定。根据毕奥-萨伐定律，当右螺旋(right screw)垂直于干扰源侧的电感器形成的电流回路220形成的平面且沿AC信号电流260的方向旋转时，AC磁场250的方向为右螺旋行进的方向310。AC磁场250的大小和方向根据AC信号电流260的大小和方向的改变而改变。AC信号电流260方向的改变包括AC信号电流260方向的反向。同样地，AC磁场250方向的改变包括AC磁场250方向的反向。
因为由在干扰源侧用于减小干扰的配线形成的电流回路210所形成的平面与由在干扰源侧由电感器形成的电流回路220所形成的前述平面几乎相同，所以，由于方向310上产生的AC磁场250的作用，根据楞次定律，感应电流280流过在干扰源侧由用于减小干扰的配线形成的电流回路210。
根据楞次定律，感应电流280的方向是这样的方向，方向320上产生的磁场抵消上述平面上产生的磁场。AC磁场沿方向330垂直于在被干扰物体侧由电感器形成的电流回路240所产生的平面。根据楞次定律，感应电流270流过在被干扰物体侧由电感器形成的电流回路240，而感应电流290流过在被干扰物体侧由用于减小干扰的配线所形成的电流回路230。感应电流270和290的方向是这样的方向，方向340上产生的磁场抵消方向330上产生的AC磁场。
因此，感应电流280产生的磁场320和感应电流290产生的磁场340减小了磁场330。结果，感应电流280和290减小了被干扰物体侧电感器中所产生的干扰电流的感应电流270。
就是说，输入电流260通过磁场310、250和330的相互作用变成作为输出电流的感应电流270。因此，感应电流270是减小的传播干扰信号。
感应电流270是在干扰源侧的电感器和被干扰物体侧的电感器的相互感应所产生的电流。因此，在干扰源侧用于减小干扰且产生感应电流280的配线以及在被干扰物体侧用于减少干扰且产生感应电流290的配线减小了由干扰源侧的电感器和被干扰物体侧的电感器的相互感应引起的干扰。
应当注意的是，根据上述原理，如果减小干扰的配线仅提供在干扰源侧或被干扰物体侧，则与减小干扰的配线提供在干扰源侧和被干扰物体侧的每个上的构造相比，干扰减小效果小。然而，即使减小干扰的配线仅提供在干扰源侧或被干扰物体侧，该配线也显示出干扰减小效果。
在取向在平面方向上的环形屏蔽的结构中，电感器由闭合电路的细线围绕。在取向在平面方向上的环形屏蔽的结构中，流过电感器的AC电流产生的AC磁场产生流过环形屏蔽的配线的感应电流。然后，流过环形屏蔽的配线的感应电流产生围绕环形屏蔽的磁场。流过环形屏蔽的配线的感应电流在该环形周围产生的磁场阻碍电感器产生的磁场。因此，能够防止接近产生磁场的电感器的电感器被干扰。
为了有效地抑制干扰，必须将屏蔽连接到接地，以减小阻抗。然而，通过利用专利文件4中描述的闭合电路细线，没有充分地减小阻抗。
4：基板层叠方向上的环形屏蔽
为了解决上述问题，根据该实施例，提出了取向在基板层叠方向上的环形屏蔽，以给出下述结构。
如图1的截面图中所示，在根据该实施例的电路基板层叠模块1中，具有堆积类型的多层配线基板的配线层设计为具有螺旋形状，以便产生电感器L。堆积类型的多层配线基板是形成为在基体材料中交替堆叠绝缘层和配线层的叠层的基板。容置在电路基板层叠结构中的螺旋形状的电感器L用作外连接到半导体芯片30的电路部件，该半导体芯片30安装在用作内插器基板的第二电路基板20的表面上。更具体地讲，如果半导体芯片30用作图2的框图中所示的调谐器电路的滤波电路部分，则如图3的框图中所示，对于输入信号的三个频率带的每一个，必须在滤波器电路部分的输入侧提供电感器LA，并且在滤波电路部分的输出侧提供电感器LB。因此，对于三个频率带总共需要六个电感器。所希望的是提供六个电感器的每一个为螺旋形状的电感器，其容置在图1的截面图中所示的电路基板层叠结构中。
图1的截面图中所示的附图标记L表示为特定频率带提供在输入侧的电感器LA。在电感器L的周围，产生取向在基板层叠方向上的环形屏蔽SV。图1的截面图中，取向在基板层叠方向上的环形屏蔽SV由粗点线围绕。在取向在基板层叠方向上的环形屏蔽SV中，屏蔽配线包括在第二电路基板20的上表面配线层中。
图8A和8B是多个示意图，其每一个都示出了组成环形屏蔽SV的部分。更具体地讲，图8A是以易于理解的方式示出组成环形屏蔽SV部分的斜视图，而图8B是示出包括在环形屏蔽SV中的部分的俯视图，该部分用于保持接地电压。就是说，图8B是示出包括在环形屏蔽SV中的构件的整个形状的俯视图。
图8A的斜视图中所示的屏蔽配线25的一端采用典型的WB(配线连接)技术连接到电路接地线39，电路接地线39形成在半导体芯片30的上表面上。电路接地线39在另一个WB(配线连接)位置连接到半导体芯片30的接地层。半导体芯片30的接地层连接到第二电路基板20中的第二基板贯通通路24。作为选择，如图8A的斜视图中所示，WB技术中所用的WB配线连接到第二基板贯通通路24的上端表面焊盘。这样，电路接地线39在与连接到屏蔽配线25所用位置不同的位置电连接到第二电路基板20中的第二基板贯通通路24。另外，可以提供这样的构造，其中电路接地线39电连接到第二电路基板20中的第二基板贯通通路24，而第二电路基板20中的第二基板贯通通路24通过凸块至尖布置连接到半导体芯片30内的集成电路的后表面上的通路，该通路在厚度方向上穿透半导体芯片30。还是在该构造的情况下，电路接地线39在与连接到屏蔽配线25所用位置不同的位置电连接到第二电路基板20中的第二基板贯通通路24。
在任何一种情况下，第二基板贯通通路24通过在第一电路基板10上形成的第一基板贯通通路15连接到接地层13A，第一电路基板10提供在第二电路基板20的下面。
在该实施例的情况下，半导体芯片30的电路接地线39是给IC电路提供接地电压的配线，该IC电路是作为调谐器的前端部分的图2的框图中所示的前端部分的某些电路。在该构造中，电路接地线39通过WB配线(或者半导体芯片30中的穿透通孔)、第二基板贯通通路24和第一基板贯通通路15连接到配线层13A。因此，该构造提供获得良好IC电路特性的优化结构，以满足IC电路的低电阻/阻抗接地结构的需要。
该实施例中的环形屏蔽是利用现有IC接地结构的一部分的环形屏蔽。
另一方面，配线层13A通过与半导体芯片30侧的IC连接结构分开形成的另一个第一基板贯通通路15连接到第二电路基板20的另一个第二基板贯通通路24。第二基板贯通通路24连接到图8B的示意图中没有示出的屏蔽配线25的另一端。这样，完成了用于保持接地电压的环形屏蔽的闭合电路。
图7A至7F是多对示意图，分别示出了表示以模型的电感器耦合系数k的频率特征为特征的曲线，该特征取决于模型的环形屏蔽类型以及有/无，还示出了模型的俯视图。
图7E是示出根据本发明的实施例取向在基板层叠方向上用于产生环形屏蔽的接地结构模型的俯视图。同样地，图7D是示出接地结构的第一典型比较模型的俯视图。同样地，图7F是示出接地结构的第二典型比较模型的俯视图。
在图7D、7E和7F的示意图中所示的每个模型中，半导体芯片30实施在第二电路基板20的右下角。围绕半导体芯片30的较大正方形框架表示配线层13A。
用作电路器件的预定多个电感器L在围绕半导体芯片30的区域中分别提供在相同多个位置。如示出滤波电路部分的图3的框图所示，对于输入信号的三个频率带的每一个，必须在滤波电路部分的输入侧提供电感器LA，并且在滤波电路部分的输出侧提供电感器LB。因此，对于三个频率带总共需要六个电感器L。然而，图7D、7E和7F的示意图中所示的每个模型都仅示出两个电感器L，用于消除特定频率带的相互干扰。
在图7D的模型图中所示的模型的情况下，其作为接地结构的第一典型比较模型，仅采用两个孤立的电感器L，而没有提供屏蔽。另一方面，在图7F的模型图所示模型的情况下，其作为接地结构的第二典型比较模型，采用两个电感器L1和L2。然而，除了两个电感器L1和L2外，细线围绕电感器L1以用作取向在平面方向上的环形屏蔽Sc1，而另一个配线围绕电感器L2以用作也取向在平面方向上的环形屏蔽Sc2。细线以与专利文件4中描述的闭合电路的细线相同的方式围绕电感器L1和L2。
在图7E的模型图中所示的模型的情况下，其作为根据本发明实施例取向在基板层叠方向上用于产生环形屏蔽的接地结构的模型，另一方面，采用两个电感器L1和L2，并且前述屏蔽配线25形成为存在于两个电感器L1和L2之间的区域的分隔物。屏蔽配线25形成为第二电路基板20的上表面配线层的一部分。在示出电感器L1或L2的截面的图1的截面图中，屏蔽配线25没有呈现。屏蔽配线25的一端典型地利用WB(配线连接)连接到第二电路基板20的电路接地线39，而屏蔽配线25的另一端沿着第二电路基板20的边缘延伸。在第二电路基板20的边缘上，通常提供多个第二基板贯通通路24。至少一个第二基板贯通通路24连接到屏蔽配线25。
另一方面，如上所述，半导体芯片30采用半导体芯片30特有的接地结构。
在该实施例中，在半导体芯片30的表面上，提供电路接地线39的干线39A，该干线围绕该表面的边缘。另外，电路接地线39的支线39B也提供在半导体芯片30的表面上。支线39B从干线39A延伸到半导体芯片30的内部，用于提供接地电压到半导体芯片30内的每个电路模块。
干线39A和支线39B的每一个通过半导体芯片30中的贯穿通路合适地连接到半导体芯片30的下表面的BGA，以提供与第二电路基板20共享接地电压的连接结构。特别是，在打算用于高频应用的半导体芯片30中，内部接地电压连接路径设计为具有低的阻抗。
应当注意的是，如前面所说明，在某些构造中，电路接地线39通过另外的WB(配线连接)而不是芯片内部贯穿通路电连接到第二基板贯通通路24。实际上，这样的构造才是基本的连接实施方式。在某些情况下，不能采用芯片内部贯穿通路。然而，如果能够利用芯片内部贯穿通路，则芯片内部贯穿通路的使用对于减小阻抗是令人满意的。
图7E的模型图示出了取向在基板层叠方向上的环形屏蔽Sv1和Sv2的每一个，作为由粗虚线围绕的块。环形屏蔽Sv1和Sv2每一个的路径被确定以导致在半导体芯片30中具有最小阻抗的路径。因此，两个环形屏蔽Sv1和Sv2的路径分别形成在屏蔽配线25的左右两侧，分成两个分支。
如前所述，图7B是示出表示根据本发明实施例结构的频率特性的曲线的示意图，该频率特性是电感器耦合系数k与频率之间的关系。另一方面，图7A是示出表示第一典型比较模型的频率特性的曲线的示意图，而图7C是示出表示第二典型比较模型的频率特性的曲线的示意图。
通过三个频率特性的比较，如图7A的示意图所示，显然根本没有形成屏蔽的第一典型比较模型的电感器耦合系数k约为0.01，这是分别在第一典型比较模型、根据本发明实施例的结构以及第二典型比较模型的三个电感器耦合系数k当中最高的电感器耦合系数k。图7C的示意图中所示的第二典型比较模型的电感器耦合系数k约为0.003，这是远低于0.01的值。然而，第二典型比较模型的该0.003的电感器耦合系数k仍然高于目标电感器耦合系数，如前面参考图4的示意图所描述，该目标电感器耦合系数为不大于0.001。
另一方面，如为根据本发明实施例的结构提供的图7B的频率特性示意图所示，电感器耦合系数k约为0.001，这充分降低了互相感应。应当注意的是，根据本发明实施例结构的电感器耦合系数k约为0.001，而与是否利用芯片内部贯穿通路或者利用采用WB的连接路径无关。
由如上所述可见，根据该实施例提供取向在基板层叠方向上的环形屏蔽，其中屏蔽配线25的两端利用半导体芯片30的接地结构连接到配线层13A，并且环形屏蔽用于消除电感器间的干扰非常有效。
另一方面，在第二典型比较模型的情况下，以导电层的形式形成的环形屏蔽在靠近电感器的位置引发大的涡流损耗，并且给出高的接地电压连接阻抗。因此，尽管第二典型比较模型显示出了消除电感器间干扰的作用，但是效果不明显。
另外，在如图7E的模型图所示的本发明实施例提供的结构中，屏蔽配线25仅添加在电感器之间的可用空间中，并且屏蔽配线25的两端仅通过采用上述的连接技术连接到配线层13A。因为这样的可用空间通常总是存在于电感器之间，并且可用作消除电感器间干扰的空间，所以没有因采用本发明实施例提供的结构而引起面积的增加，而且，即使有这样的面积增加，增加的面积也小。
另一方面，在第二典型比较模型的情况下，以与闭合电路的细线相同的方式围绕电感器L的细线充分地减小了面积增加。然而，因为电感器耦合系数k的减小不明显，所以需要采取反措施(countermeasure)。反措施的典型示例是进一步彼此隔离电感器L。然而，在这样的反措施的情况下，不能避免面积的增加。
应当注意的是，由屏蔽配线25彼此分隔的两个电感器L同时操作。如果该两个电感器L没有同时操作，则几乎不发生相互干扰。如示出滤波电路部分的图3的框图所示，对于输入信号的三个频率带的每一个，两个电感器是提供在滤波电路部分输入侧的电感器LA和提供在滤波电路部分输出侧的电感器LB。因此，在这样滤波电路部分的情况下，利用屏蔽配线25的屏蔽结构对于消除电感器LA和LB之间的相互干扰是有用的。
还值得注意的是，如通常所知，流过电感器的电流频率越低，彼此分开电感器所需的间隙越大。屏蔽配线25的数量和屏蔽配线25每一个的位置由以下两个观点决定。第一个观点是这样的观点，流过电感器的电流频率越低，彼此分隔电感器所需的间隙越大。第二个观点是这样的观点，必须分隔同时操作的电感器。
另外，在如图7F的示意图所示的第二典型比较模型和如图7E的示意图所示的本发明实施例提供的结构中，半导体芯片30设置在第二电路基板20的拐角。然而，半导体芯片30的位置决不限于拐角。然而，如果通过将半导体芯片30设置在第二电路基板20的上表面上的拐角而大约采用六个电感器L，则变为易于保证要提供电感器的空间。如果通过将半导体芯片30设置在第二电路基板20的上表面上的中心而采用更多的电感器L，也就是，如果例如采用约10个电感器L，电感器L可以以高度有效的位置空间利用来设置位置。
另外，电路器件不必为电感器。例如，电路器件可以是振荡器、滤波器、匹配电路或调制电路。在此情况下，振荡器、滤波器、匹配电路和调制电路的每一个都可以采用电感器、电容器和寄存器。
屏蔽配线25也可以通过利用第二电路基板20的最高层分层之外的分层配线层形成。另外，如果电感器L利用多层次的多个配线层，则屏蔽配线25可以提供在多层次的配线层的每一个上。在这样的构造中，在各层次上的不同配线层上提供的屏蔽配线25可以通过利用第二基板贯通通路24彼此连接，从而屏蔽配线25设定在相同的电位。
5：用于实际应用的典型产品
如上所述的结构可以应用于图9的斜视图所示的电视显示设备以及特别是其中嵌入有调谐器的任何其他电子设备。在下面的描述中，电视显示设备也称为TV。下面的描述说明作为可应用本发明实施例的电子设备的代表示例的TV。
图9是示出应用本发明实施例的TV的示意图。根据本发明实施例的TV采用视频显示屏部分110，其构造为包括前板120和滤光片玻璃130。本发明的实施例可应用于TV外壳(即机壳)中的印刷配线板或者安装在该板上的模块板。印刷配线板和模块板自身在图9的斜视图中没有示出。
如前所述，能够抑制内插器上安装的高频部件的电路间的干扰，该内插器设置在母插件板上。内插器对应于电路基板层叠模块的第二电路基板20，而母插件板对应于电路基板层叠模块的第一电路基板10。为了消除干扰，对于用作高频部件之一的每个电路器件，通过形成取向在基板层叠方向上的环形屏蔽可以减小阻抗。为了将本发明的实施例应用于电路基板层叠模块或者应用电路基板层叠模块的电子设备，不必增加电路基板层叠模块所占有区域的大小。即使必须增加电路基板层叠模块所占有区域的大小，则因小的电路基板层叠模块也可以减小SiP的大小。
本申请包含2009年12月25日提交日本专利局的日本优先权专利申请JP 2009-296070中公开的相关主题，其全部内容通过引用结合于此。
本领域的技术人员应当理解的是，在所附权利要求或其等同方案的范围内，根据设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。

Claims (25)

1.一种装置，包括：
基板上的多个电路元件；
该多个电路元件的至少两个之间的屏蔽元件；以及
连接元件，将该屏蔽元件电连接到该基板上的半导体芯片的接地电路。
2.如权利要求1所述的装置，其中附加连接元件通过该基板中的通路将该半导体芯片的该接地电路电连接到附加基板。
3.如权利要求2所述的装置，其中第二附加连接元件通过该基板中的第二通路将该接地电路电连接到该附加基板。
4.如权利要求2所述的装置，其中该连接元件在与该附加连接元件物理连接到该接地电路的位置不同的位置处物理连接到该接地电路。
5.如权利要求1所述的装置，其中该附加连接元件通过该半导体芯片中的通路和该基板中的通路将该半导体芯片的该接地电路电连接到附加基板。
6.如权利要求5所述的装置，其中第二附加连接元件通过该半导体芯片中的第二通路和该基板中的第二通路将该接地电路电连接到该附加基板。
7.如权利要求5所述的装置，其中该连接元件在与该附加连接元件物理连接到该接地电路的位置不同的位置处物理连接到该接地电路。
8.如权利要求1所述的装置，其中该半导体芯片的该接地电路在该半导体芯片的表面上且邻接该表面的边缘。
9.如权利要求8所述的装置，其中该半导体芯片的该接地电路包括：
干线，邻接该半导体芯片的表面；以及
支线，将该接地电路电连接到该半导体芯片中的多个电路元件。
10.如权利要求9所述的装置，其中该连接元件物理连接到该接地电路的该干线，
其中该支线从该干线分出，
其中该半导体芯片包括：
集成电路，具有连接到该支线的内部通路，
其中该内部通路具有在该半导体芯片的与该半导体芯片具有该接地电路的一侧相反的一侧的端面，
其中该基板中的通路通过凸块至尖布置连接到该内部通路的该端面。
11.如权利要求1所述的装置，其中该屏蔽元件电气地形成环形屏蔽。
12.如权利要求11所述的装置，其中该环形屏蔽形成与该多个电路元件的至少两个构成的平面正交的方向上。
13.如权利要求1所述的装置，其中该电路元件的至少一个是电感器。
14.如权利要求13所述的装置，其中该电感器是形成在该基板的配线层中的卷绕线图案。
15.如权利要求13所述的装置，其中该电感器是形成在由该基板中的通孔连接的该基板的多个配线层中的多个卷绕线图案。
16.如权利要求1所述的装置，其中该连接元件物理连接到屏蔽元件的一个端部。
17.如权利要求1所述的装置，其中该屏蔽元件是屏蔽配线。
18.如权利要求1所述的装置，其中该连接元件是连接配线。
19.一种装置，包括：
在基板上的多个电路元件；以及
该多个电路元件的至少两个之间的屏蔽元件，
其中该屏蔽元件电气地形成环形屏蔽。
20.一种调谐电路，包括：
前端集成芯片，包括至少一个滤波器放大器对，
其中该滤波器放大器对包括：
带通滤波器；和
射频放大器；以及
一装置，包括：
基板上的多个电路元件；
该多个电路元件的至少两个之间的屏蔽元件；以及
连接元件，将该屏蔽元件电连接到该基板上的半导体芯片的接地电路。
21.一种电子设备，包括：
一装置，包括：
在基板上的多个电路元件；
该多个电路元件的至少两个之间的屏蔽元件；以及
连接元件，将该屏蔽元件电连接到该基板上的半导体芯片的接地电路。
22.如权利要求21所述的电子设备，其中该电子设备是显示装置。
23.如权利要求22所述的电子设备，其中该显示装置是TV。
24.如权利要求21所述的电子设备，还包括：
调谐电路，包括：
前端集成芯片，包括该装置，并且包括至少一个滤波器放大器对，其中该滤波器放大器对包括带通滤波器和射频放大器。
25.一种制造装置的方法，包括：
在基板上形成多个电路元件，并且在该多个电路元件的至少两个之间形成屏蔽元件；
通过连接元件将屏蔽元件连接到该基板上的半导体芯片的接地电路；以及
在与由该多个电路元件的至少两个构成的平面正交的方向上电气地形成环形屏蔽。
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