CN111128976B - 一种芯片堆叠封装散热结构及制作方法 - Google Patents

一种芯片堆叠封装散热结构及制作方法 Download PDF

Info

Publication number
CN111128976B
CN111128976B CN201911329016.6A CN201911329016A CN111128976B CN 111128976 B CN111128976 B CN 111128976B CN 201911329016 A CN201911329016 A CN 201911329016A CN 111128976 B CN111128976 B CN 111128976B
Authority
CN
China
Prior art keywords
chip
substrate
heat pipe
hole
holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911329016.6A
Other languages
English (en)
Other versions
CN111128976A (zh
Inventor
崔雪微
王德信
陈磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Goertek Intelligent Sensor Co Ltd
Original Assignee
Qingdao Goertek Intelligent Sensor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qingdao Goertek Intelligent Sensor Co Ltd filed Critical Qingdao Goertek Intelligent Sensor Co Ltd
Priority to CN201911329016.6A priority Critical patent/CN111128976B/zh
Publication of CN111128976A publication Critical patent/CN111128976A/zh
Application granted granted Critical
Publication of CN111128976B publication Critical patent/CN111128976B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明提供了一种芯片堆叠封装散热结构及其制作方法，包括：第一芯片、第二芯片、第三芯片、第四芯片、热管、基板；其中，所述第二芯片、第三芯片、第四芯片固定于所述基板上，所述第一芯片的两端分别固定于第三芯片和第四芯片上表面；所述第一芯片、第二芯片、第三芯片、第四芯片之间围成密封腔体；所述热管穿过所述第一芯片、第二芯片、第三芯片、第四芯片、基板，并与所述密封腔体连通，以形成液体流动回路。本发明的优点在于：利用基板挖槽和特殊的堆叠方式尽可能少的采用键合焊盘密封微流体，减少密封效果不佳的风险；采用热管、TSV技术、微流体相结合，解决了热管在封装体内穿插的工艺难点；实现热管与微流体的穿插，减少了整体封装尺寸。

Description

一种芯片堆叠封装散热结构及制作方法
技术领域
本发明涉及电子封装技术领域，尤其是一种芯片堆叠封装散热结构及其制 作方法。
背景技术
集成电路不断的改进、发展，体积不断减小，价格不断下降，在功能上则 不断的提高，而在提升功能的同时，集成电路所需要的芯片数量越来越多、半 导体空间的设计也愈趋严谨与重要，对于半导体热量的处理、散热的工作便成 为集成电路与半导体封装制程中十分重要的设计重点。
传统的封装散热主要是通过周围的环境或散热片来实现，而对于热耗体积 和密度都很高的元器件，传统散热方法散热能力略显不足。
现有技术中，针对高频芯片堆叠的微流体散热，全部采用键合焊盘将微流 体密封，堆叠层数越多，密封效果存在的风险越大，同时堆叠芯片存在翘曲的 可能性，且最上方芯片的上表面无法实现密封微流体，散热不够全面。
另外，现有技术中还有采用热管与散热片结合给芯片实现散热，在热管内 注入定量的冷却液导热，适用于单层芯片结构的散热，若想达到好的散热效果， 热管必须穿插在多个芯片之间，工艺繁琐复杂，并且对于堆叠芯片的散热效果 不佳。
发明内容
本发明的目的是通过以下技术方案实现的。
本发明在SiP(System in Package，系统级封装)模组封装的小型化、集 成化的发展趋势下，主要解决了针对基板凹槽中堆叠芯片封装散热效果不佳， 半导体封装散热的问题。
根据本发明的第一个方面，提出了一种芯片堆叠封装散热结构，包括：
第一芯片、第二芯片、第三芯片、第四芯片、热管、基板；其中，
所述第二芯片、第三芯片、第四芯片固定于所述基板上，所述第一芯片的 两端分别固定于第三芯片和第四芯片上表面；
所述第一芯片、第二芯片、第三芯片、第四芯片之间围成密封腔体；
所述热管穿过所述第一芯片、第二芯片、第三芯片、第四芯片、基板，并 与所述密封腔体连通，以形成液体流动回路。
进一步地，所述基板上设有凹槽，所述第二芯片位于所述凹槽内。
进一步地，所述第一芯片、第二芯片、第三芯片、第四芯片为晶圆芯片。
进一步地，所述第一芯片下表面与第二芯片上表面设有微流道键合焊盘，， 以在所述第一芯片和第二芯片之间形成所述密封腔体。
进一步地，所述第一芯片、第二芯片、第三芯片、第四芯片、基板上均设 有通孔，以使得所述热管穿过，并且所述第一芯片和第二芯片的通孔均与所述 密封腔体连通。
进一步地，所述基板具有三个通孔，其中两个通孔分别与第三芯片和第四 芯片的通孔对应，以使得所述热管穿过，作为冷却液入口；所述基板的第三个 通孔与所述第二芯片的通孔对应以连通所述密封腔体的下部，作为冷却液出口。
进一步地，所述热管分别穿过基板、第三芯片、第四芯片的通孔，并且与 所述第一芯片的上表面接触，且在第一芯片的上表面相应位置处所述热管设置 与第一芯片的通孔相应的开口，以连通所述密封腔体的上部。
进一步地，所述第一芯片、第二芯片、第三芯片、第四芯片、基板与所述 热管接触的表面涂有导热胶。
进一步地，所述通孔通过硅通孔技术制作形成；所述第一芯片、第二芯片、 第三芯片、第四芯片通过焊线与所述基板电连接。
根据本发明的第二个方面，还提出了一种芯片堆叠封装散热结构的制作方 法，包括如下步骤：
提供设有三个通孔的基板及在基板上表面开设凹槽；
在第二芯片中开设TSV硅通孔、设置与基板电连接的金属垫片、上表面设 置微流道键合焊盘，然后将第二芯片放置于基板的所述凹槽内，并且所述第二 芯片的TSV硅通孔与基板的第一通孔相连通；
在第三芯片和第四芯片中开设通孔，并且使得第三芯片和第四芯片通过金 线键合的方式与基板实现电连接，所述第三芯片的通孔与所述基板的第二通孔 连通，所述第四芯片的通孔与所述基板的第三通孔连通；
将第一芯片堆叠在第三芯片和第四芯片上，且不压住第三芯片和第四芯片 的焊盘，所述第一芯片设有TSV硅通孔，其上表面具有金属垫片，通过金线与 基板实现电连接，所述第一芯片的下表面设有微流道键合焊盘；所述第一芯片 下表面的微流道键合焊盘与第二芯片上表面的微流道键合焊盘焊合在一起，以 形成密封腔体；
将热管穿过基板与第三芯片和第四芯片的通孔，并与第一芯片的上表面接 触，且在第一芯片的上表面相应位置处所述热管设置与第一芯片的TSV硅通孔 相应的开口，以连通所述密封腔体的上部。
本发明的优点在于：
1.利用基板挖槽和特殊的堆叠方式尽可能少的采用键合焊盘密封微流体， 减少密封效果不佳的风险；
2.采用热管、TSV技术、微流体相结合，解决了热管在封装体内穿插的工艺 难点；
3.采用流体在封装体内流动，解决了热管导热面小，导热慢的问题；
4.采用TSV硅通孔技术和基板过孔技术实现热管与微流体的穿插，减少了 整体封装尺寸。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领 域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并 不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的 部件。在附图中：
附图1示出了根据本发明实施方式的一种芯片堆叠封装散热结构的剖视 图；
附图2-6分别示出了根据本发明实施方式的一种芯片堆叠封装散热方法的 步骤S1-S5的示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示 了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不 应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻 地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
如图1所示，一种芯片堆叠封装散热结构，包括：第一芯片1、第二芯片2、 第三芯片3、第四芯片4、微流道键合焊盘5、热管6、TSV硅通孔7、焊线8、 锡球9、基板10、冷却液入口11、冷却液出口12。
其中，第一芯片1、第二芯片2、第三芯片3、第四芯片4为晶圆芯片。焊 线8可以为金线，也可以为其他金属线。
基板10上设有凹槽，晶圆芯片1、2为高频芯片，将芯片2放置于基板10 的凹槽内，与基板10通过焊线8实现电连接；芯片1通过粘接剂粘接在芯片3、 4上方，芯片1通过焊线8与基板10实现电连接；芯片3、4采用单边焊线8 与基板10实现电连接，制作过程中需要保证不被芯片1的边缘压住其焊盘。芯 片1下表面与芯片2上表面设有微流道键合焊盘5，形成密封微流道空间。如 此，本发明利用基板挖槽和特殊的堆叠方式尽可能少的采用键合焊盘密封微流 体，减少密封效果不佳的风险。
所有晶圆芯片采用TSV技术(硅通孔技术(Through Silicon Via，TSV)) 设计流体或热管6通过的通孔。为快速的给芯片散热，尤其针对芯片1、3、4 的堆叠方式，基板10上设至少三个通孔，其中两个通孔用于冷却液入口11， 插入热管6(热管6两端为非封闭型热管，考虑到常用热管具有导电性，因此 与热管6接触的芯片表面上涂有导热胶)。
冷却液通过两侧热管6穿过基板10，流入晶圆芯片3、4的TSV硅通孔(通 过穿过的热管6，可将芯片3、4的部分热量导出)，芯片1上方的热管6在相 应位置形成与芯片1的TSV硅通孔同样尺寸的孔径，将冷却液释放至芯片1及 芯片2之间，由于芯片1下表面与芯片2上表面设有微流道键合焊盘5，形成 密封微流道空间，冷却液通过芯片2及基板10的通孔流出封装体外，即实现高 频芯片的高效散热。
通过以上方案，本发明采用热管、TSV技术、微流体相结合，解决了热管 在封装体内穿插的工艺难点；采用流体在封装体内流动，解决了热管导热面小， 导热慢的问题；采用TSV硅通孔技术和基板过孔技术实现热管与微流体的穿插， 减少了整体封装尺寸。
本发明采用晶圆级芯片堆叠的系统封装结构，其封装尺寸可以做得更小； 采用热管与微流道结合的散热方式，物尽其用，封装整体散热效果更好。
以下继续介绍本发明的上述一种芯片堆叠封装散热结构的制作方法。包括 如下步骤：
S1、参考图2，提供设有通孔的基板10及基板上开设凹槽，凹槽可根据晶 圆芯片尺寸而定；本发明的优选实施例中，基板上通孔的数量为三个。
S2、参考图3，晶圆芯片2开设TSV硅通孔、具有与基板10电连接的金属 垫片、上表面设置微流道键合焊盘5，芯片2放置于基板10的凹槽内；
S3、参考图4，芯片3、4开设通孔，用于穿插热管6；芯片3、4通过金线 键合的方式与基板10实现电连接；
S4、参考图5，芯片1堆叠在芯片3、4上，且不会压住芯片3、4的焊盘 (pad)，晶圆芯片1设有TSV硅通孔，其上表面具有金属垫片，通过金线与基 板10实现电连接，且保证其pad不会被热管6压住，晶圆芯片1的下表面设有 微流道键合焊盘5；晶圆芯片1下表面的微流道键合焊盘5与晶圆芯片2上表 面的微流道键合焊盘5焊合在一起，以形成密封腔体，即微流道密封空间。如 此，本发明利用基板挖槽和特殊的堆叠方式尽可能少的采用键合焊盘密封微流 体，减少密封效果不佳的风险。
S5、参考图6，热管6穿过基板10与晶圆芯片3、4，并与芯片1上表面接 触，且在芯片1上表面相应位置设有相应的孔径大小，用来将热管中的冷却液 流入芯片1的硅通孔，进入芯片1与芯片2通过微流道键合焊盘形成微流道密 闭空间中。然后冷却液通过芯片2的通孔和基板10的排出通孔排出。
通过以上方案，本发明采用热管、TSV技术、微流体相结合，解决了热管 在封装体内穿插的工艺难点；采用流体在封装体内流动，解决了热管导热面小， 导热慢的问题；采用TSV硅通孔技术和基板过孔技术实现热管与微流体的穿插， 减少了整体封装尺寸。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局 限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易 想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护 范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种芯片堆叠封装散热结构，其特征在于，包括：
第一芯片、第二芯片、第三芯片、第四芯片、热管、基板；其中，
所述第二芯片、第三芯片、第四芯片固定于所述基板上，所述第一芯片的两端分别固定于第三芯片和第四芯片的上表面；
所述第一芯片、第二芯片、第三芯片、第四芯片之间围成密封腔体；
所述热管穿过所述第一芯片、第二芯片、第三芯片、第四芯片、基板，并与所述密封腔体连通，以形成液体流动回路；
所述热管分别穿过基板、第三芯片、第四芯片的通孔，并且与所述第一芯片的上表面接触，且在第一芯片的上表面相应位置处所述热管设置与第一芯片的通孔相应的开口，以连通所述密封腔体的上部。
2.根据权利要求1所述的一种芯片堆叠封装散热结构，其特征在于，
所述基板上设有凹槽，所述第二芯片位于所述凹槽内。
3.根据权利要求1所述的一种芯片堆叠封装散热结构，其特征在于，
所述第一芯片、第二芯片、第三芯片、第四芯片为晶圆芯片。
4.根据权利要求1所述的一种芯片堆叠封装散热结构，其特征在于，
所述第一芯片下表面与第二芯片上表面之间设有微流道键合焊盘，以在所述第一芯片和第二芯片之间形成所述密封腔体。
5.根据权利要求1-4任一项所述的一种芯片堆叠封装散热结构，其特征在于，
所述第一芯片、第二芯片、第三芯片、第四芯片、基板上均设有通孔，以使得所述热管穿过，并且所述第一芯片和第二芯片的通孔均与所述密封腔体连通。
6.根据权利要求5所述的一种芯片堆叠封装散热结构，其特征在于，
所述基板具有三个通孔，其中两个通孔分别与第三芯片和第四芯片的通孔对应，以使得所述热管穿过，作为冷却液入口；所述基板的第三个通孔与所述第二芯片的通孔对应以连通所述密封腔体的下部，作为冷却液出口。
7.根据权利要求1-4、6任一项所述的一种芯片堆叠封装散热结构，其特征在于，
所述第一芯片、第二芯片、第三芯片、第四芯片、基板与所述热管接触的表面涂有导热胶。
8.根据权利要求6所述的一种芯片堆叠封装散热结构，其特征在于，
所述通孔通过硅通孔技术制作形成；所述第一芯片、第二芯片、第三芯片、第四芯片通过焊线与所述基板电连接。
9.一种芯片堆叠封装散热结构的制作方法，其特征在于，包括如下步骤：
提供设有三个通孔的基板及在基板上表面开设凹槽；
在第二芯片中开设TSV硅通孔、设置与基板电连接的金属垫片、上表面设置微流道键合焊盘，然后将第二芯片放置于基板的所述凹槽内，并且所述第二芯片的TSV硅通孔与基板的第一通孔相连通；
在第三芯片和第四芯片中开设通孔，并且使得第三芯片和第四芯片通过金线键合的方式与基板实现电连接，所述第三芯片的通孔与所述基板的第二通孔连通，所述第四芯片的通孔与所述基板的第三通孔连通；
将第一芯片堆叠在第三芯片和第四芯片上，且不压住第三芯片和第四芯片的焊盘，所述第一芯片设有TSV硅通孔，其上表面具有金属垫片，通过金线与基板实现电连接，所述第一芯片的下表面设有微流道键合焊盘；所述第一芯片下表面的微流道键合焊盘与第二芯片上表面的微流道键合焊盘焊合在一起，以形成密封腔体；
将热管穿过基板与第三芯片和第四芯片的通孔，并与第一芯片的上表面接触，且在第一芯片的上表面相应位置处所述热管设置与第一芯片的TSV硅通孔相应的开口，以连通所述密封腔体的上部。
CN201911329016.6A 2019-12-20 2019-12-20 一种芯片堆叠封装散热结构及制作方法 Active CN111128976B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911329016.6A CN111128976B (zh) 2019-12-20 2019-12-20 一种芯片堆叠封装散热结构及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911329016.6A CN111128976B (zh) 2019-12-20 2019-12-20 一种芯片堆叠封装散热结构及制作方法

Publications (2)

Publication Number Publication Date
CN111128976A CN111128976A (zh) 2020-05-08
CN111128976B true CN111128976B (zh) 2021-10-01

Family

ID=70501038

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911329016.6A Active CN111128976B (zh) 2019-12-20 2019-12-20 一种芯片堆叠封装散热结构及制作方法

Country Status (1)

Country Link
CN (1) CN111128976B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023091485A1 (en) * 2021-11-18 2023-05-25 Adeia Semiconductor Bonding Technologies Inc. Fluid cooling for die stacks

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584448B (zh) * 2020-05-19 2022-03-29 上海先方半导体有限公司 一种芯片埋入式微流道模组封装结构及制作方法
CN114121839A (zh) 2020-08-28 2022-03-01 长鑫存储技术有限公司 半导体结构
FR3115395A1 (fr) * 2020-10-16 2022-04-22 Upmem Dispositif semi-conducteur comprenant un empilement de puces et puces d’un tel empilement
CN112349665A (zh) * 2020-10-23 2021-02-09 浙江集迈科微电子有限公司 一种具有液态散热功能的pcb组装结构及其组装方法
WO2023129092A1 (en) * 2021-12-31 2023-07-06 Sabanci Üniversitesi Integrated circuit systems cooled by embedded microtubes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449569A (zh) * 2016-10-24 2017-02-22 华进半导体封装先导技术研发中心有限公司 叠层芯片微流道散热结构和制备方法
CN106684060A (zh) * 2015-11-11 2017-05-17 阿尔特拉公司 增强的冷却结构的集成电路封装件
CN110246816A (zh) * 2019-06-12 2019-09-17 上海先方半导体有限公司 一种晶圆级三维堆叠微流道散热结构及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247895B2 (en) * 2010-01-08 2012-08-21 International Business Machines Corporation 4D device process and structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684060A (zh) * 2015-11-11 2017-05-17 阿尔特拉公司 增强的冷却结构的集成电路封装件
CN106449569A (zh) * 2016-10-24 2017-02-22 华进半导体封装先导技术研发中心有限公司 叠层芯片微流道散热结构和制备方法
CN110246816A (zh) * 2019-06-12 2019-09-17 上海先方半导体有限公司 一种晶圆级三维堆叠微流道散热结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023091485A1 (en) * 2021-11-18 2023-05-25 Adeia Semiconductor Bonding Technologies Inc. Fluid cooling for die stacks

Also Published As

Publication number Publication date
CN111128976A (zh) 2020-05-08

Similar Documents

Publication Publication Date Title
CN111128976B (zh) 一种芯片堆叠封装散热结构及制作方法
CN101283450B (zh) 3d直通硅体系结构的集成微通道
US7015572B2 (en) Three-dimensionally mounted semiconductor module and three-dimensionally mounted semiconductor system
TWI613740B (zh) 具有較高密度之積體電路封裝結構以及方法
US7928590B2 (en) Integrated circuit package with a heat dissipation device
US7592697B2 (en) Microelectronic package and method of cooling same
US8115302B2 (en) Electronic module with carrier substrates, multiple integrated circuit (IC) chips and microchannel cooling device
TWI506689B (zh) 半導體裝置之製造方法
US20100163090A1 (en) Thermoelectric device and fabrication method thereof, chip stack structure, and chip package structure
CN111244050B (zh) 芯片级集成微流体散热模块及制备方法
CN107978566A (zh) 堆叠封装结构的制造方法
TWI309549B (en) Printed circuit board with improved thermal dissipating structure and electronic device with the same
US20210118854A1 (en) Three-dimensional microelectronic package with embedded cooling channels
CN108538734A (zh) 具有嵌入式层叠硅通孔管芯的衬底
WO2020248905A1 (zh) 一种晶圆级三维堆叠微流道散热结构及其制造方法
CN111128917A (zh) 一种芯片封装结构及其制作方法
CN114975312A (zh) 内嵌微流道的硅基三维封装结构及其制作方法
CN110459511A (zh) 一种半导体器件叠置封装结构及其封装方法
JP2007109932A (ja) 半導体装置
TW201325327A (zh) 連接嵌入晶片至印刷電路板之方法及設備
US8520391B2 (en) Inner-layer heat-dissipating board, multi-chip stack package structure having the inner layer heat-dissipating board and fabrication method thereof
JP3910391B2 (ja) 積層型半導体装置
JP2010098225A (ja) 半導体装置
CN112542433B (zh) 一种芯片封装结构及封装方法
CN115172298B (zh) 芯片封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant