KR101354894B1 - 반도체 패키지, 그 제조방법 및 이를 포함하는 반도체 패키지 모듈 - Google Patents

반도체 패키지, 그 제조방법 및 이를 포함하는 반도체 패키지 모듈 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 반도체 패키지는 일면에 오목부가 형성되고, 상기 오목부 바닥면에 개구부가 형성된 제1기판과, 상기 제1기판 타면에 접하는 제2기판 및 상기 오목부 내에 실장되는 반도체칩을 포함한다.

Description

반도체 패키지, 그 제조방법 및 이를 포함하는 반도체 패키지 모듈{Semiconductor package and method for manufacturing the same and semiconductor package module having the same}
본 발명은 반도체 패키지, 그 제조방법 및 이를 포함하는 반도체 패키지 모듈에 관한 것이다.
전자제품은 응용분야에 상관없이 소형화, 박형화 방향으로 개발되어지고 있으며, 크기가 작아지는 반면 신뢰성은 그대로 유지시키거나 혹은 향상시켜야 한다는 점은 변함없이 중요한 화두이다.
예를 들어, 전력을 다루는 제품의 경우에는 발열이라는 신뢰성 저하의 요인이 추가되어 어떤 응용분야보다도 신뢰성 문제가 중요시된다.
특히, 다수의 전력 반도체들이 군집되어 하나의 모듈로 구현되었을 때, 열 적체, 열에 의한 특성 열화, 수명 감소 등의 이슈는 제품의 형태 및 구조를 한 순간에 전환해야하는 위험요인으로 작용하기도 한다.
한편, 제품의 신뢰성 향상을 목적으로 제품원가 절감을 포기하는 사례가 급증하고 있다.
한편, 종래의 전력 반도체 모듈이 특허번호 제2001-0111736호(국내공개특허)에 개시되어 있다.
이와 같은 종래의 전력 반도체 모듈은 회로가 형성된 제1기판과 방열 기능을 수행하는 제2기판을 접합하여 사용하고 있다.
이때, 제1기판과 제2기판의 접합은 에폭시계 수지 또는 솔더를 포함하는 접착제를 사용하고, 제1기판과 반도체칩의 접합은 상술한 접착제와 동일한 재질 또는 다른 접착제를 이용하여 접합한다.
그러나, 이와 같은 방식은 복수의 기판 각각의 접합 및 기판과 반도체칩을 동일 재질 또는 다른 재질의 접착제를 이용하여 접합함으로써, 각 구성 사이에 이종 재료가 형성되어 각 구성들간의 열적, 기계적 신뢰성이 감소되는 단점이 있다.
또한, 두 번의 공정 즉, 제1기판과 제2기판을 접합하고, 제1기판 상에 반도체칩을 접합하는 방식을 사용하고 있어 구성의 수만큼의 공정을 수행하여야 하므로 공정 시간이 증가하여 효율이 낮아지고, 공정 수가 증가함에 따라 재료 사용 역시 증가하므로 제조 비용이 증가하는 단점이 있다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 공정 단순화, 제조 비용 절감 및 내열 신뢰성 향상을 동시에 달성할 수 있는 반도체 패키지, 그 제조방법 및 이를 포함하는 반도체 패키지 모듈을 제공하는 것이다.
본 발명의 일 실시 예에 따른 반도체 패키지는 일면에 오목부가 형성되고, 상기 오목부 바닥면에 개구부가 형성된 제1기판과, 상기 제1기판 타면에 접하는 제2기판 및 상기 오목부 내에 실장되는 반도체칩을 포함한다.
이때, 상기 제1기판과 제2기판 사이에 형성된 접합부를 더 포함할 수 있다.
여기에서, 상기 접합부는 상기 제1기판의 개구부를 통해 오목부 내에 실장된 반도체칩과 접할 수 있으며, 상기 접합부는 솔더(solder), 비전도성 에폭시계 수지, 전도성 수지 또는 전도성 필름으로 이루어질 수 있다.
또한, 상기 제1기판 및 제2기판은 금속 기판, 세라믹 기판 또는 에폭시계 수지 기판일 수 있다.
또한, 본 발명의 일 실시 예에 따른 반도체 패키지의 제조방법은 일면에 오목부가 형성되고, 상기 오목부 바닥면에 개구부가 형성된 제1기판 및 플레이트 형상을 갖는 제2기판을 준비하는 단계와, 상기 제2기판 일면에 접착층을 형성하는 단계와, 상기 접착층이 형성된 제2기판 일면에 상기 제1기판의 타면을 접하는 단계와, 상기 제1기판의 오목부 내에 반도체칩을 실장하는 단계 및 경화 공정을 수행하여 상기 반도체칩과 제1기판 및 제2기판을 접합하는 단계를 포함한다.
여기에서, 상기 접착층은 솔더(solder), 비전도성 에폭시계 수지, 전도성 수지 또는 전도성 필름으로 이루어질 수 있으며, 상기 제1기판 및 제2기판은 금속 기판, 세라믹 기판 또는 에폭시계 수지 기판으로 이루어질 수 있다.
또한, 본 발명의 일 실시 예에 따른 반도체 패키지 모듈은 일측 일면에 하나 이상의 오목부가 형성되고, 상기 오목부 바닥면에 개구부가 형성된 제1기판과, 일측 일면이 상기 제1기판의 일측 타면과 접하는 제2기판 및 상기 오목부 내에 실장된 제1반도체칩을 포함하며, 상기 제1기판의 타측은 상기 제2기판으로부터 외부로 돌출될 수 있다.
이때, 상기 제1기판의 일측 타면과 상기 제2기판 일측 일면 사이에 형성된 접합부를 더 포함할 수 있다.
여기에서, 상기 접합부는 상기 제1기판의 개구부를 통해 오목부 내에 실장된 제1반도체칩과 접할 수 있다.
또한, 상기 접합부는 솔더(solder), 비전도성 에폭시계 수지, 전도성 수지 또는 전도성 필름으로 이루어질 수 있다.
또한, 상기 제1기판은 구리(Cu)로 이루어진 리드 프레임일 수 있다.
또한, 상기 제2기판의 일면 타측에 접하는 제3기판 및 상기 제3기판 상에 실장된 제2반도체칩을 더 포함할 수 있다.
또한, 상기 제3기판과 전기적으로 연결되는 리드 프레임을 더 포함할 수 있다.
여기에서, 상기 제3기판은 인쇄회로기판(Printed Circuit Board:PCB)일 수 있다.
또한, 상기 하나 이상의 오목부 내에 실장된 제1반도체칩들을 전기적으로 연결하기 위한 연결부재를 더 포함할 수 있다.
여기에서, 상기 연결부재는 테잎(tape) 형태, 프레임(frame) 형태 또는 리본(ribbon) 형태일 수 있다.
또한, 상기 제2기판의 측면으로부터 상기 제1반도체칩의 상면을 감싸도록 형성된 몰딩재를 더 포함할 수 있으며, 상기 몰딩재 중 상기 제1반도체칩과 대응되는 부분을 표면으로부터 두께 방향으로 일부 제거될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명은 한 번의 접착 공정으로 복수의 기판 및 반도체칩을 접합함으로써, 공정 단순화로 인하여 공정 효율이 향상되고, 제조 비용이 절감되는 효과가 있다.
또한, 본 발명은 반도체칩이 실장되는 제1기판에 오목부를 형성하여 반도체칩을 삽입 실장함으로써, 반도체칩과 제2기판과의 방열 경로가 짧아져 방열 특성이 향상되는 효과가 있다.
또한, 본 발명은 기판에 형성된 오목부에 반도체칩을 삽입 실장하고, 실장된 반도체칩들을 테잎 형태의 연결부재로 연결한 다음, 반도체칩 상부의 몰딩재를 두께 방향으로 제거함으로써, 모듈의 전체 높이를 감소시켜 소형화할 수 있는 효과가 있다.
또한, 본 발명은 반도체 패키지의 모든 구성을 한 번의 접합 공정으로 접합함으로써, 접합력이 증가되고, 접합공정의 반복에 의한 반도체의 열적 손상이 감소 되어 접합 후 제품의 신뢰성이 향상될 수 있는 효과가 있다.
또한, 본 발명은 반도체칩 실장 기판에 개구부를 형성함으로써, 제품 제조 공정 시 발생할 수 있는 휨(warpage) 현상을 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 2 내지 도 4는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조방법을 순차적으로 나타내는 공정단면도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지 모듈의 구조를 나타내는 단면도이다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 패키지 모듈의 구조를 나타내는 단면도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 반도체 패키지 모듈의 구조를 나타내는 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 형태를 상세히 설명하기로 한다.
반도체 패키지
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 1을 참조하면, 본 실시 예에 따른 반도체 패키지(100)는 일면에 오목부(101a)가 형성된 제1기판(101), 제1기판(101) 타면에 위치하는 제2기판(103) 및 상기 오목부 내에 실장된 반도체칩(107)을 포함한다.
제1기판(101)은 도 1에 도시한 바와 같이, 일면에 오목부(101a)가 형성되고, 형성된 오목부(101a) 바닥면(101b)에 개구부(101c)가 형성될 수 있다.
본 실시 예에서 제1기판(101)으로는 금속 기판, 세라믹 기판, 에폭시계 수지로 이루어진 기판 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니며, 회로패턴을 형성할 수 있는 재질이면 어느 것이든 사용 가능하다.
여기에서, 상기 금속 기판은 구리(Cu)로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
제2기판(103)은 도 1에 도시한 바와 같이, 제1기판(101) 타면 즉, 제1기판(101)에서 오목부(101a)가 형성된 면의 반대 면에 접하도록 위치할 수 있다.
여기에서, 제2기판(103)으로는 금속 기판, 세라믹 기판, 에폭시계 수지로 이루어진 기판 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 이때, 상기 금속 기판은 구리(Cu)로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 본 실시 예에서 제2기판(103)은 플레이트(plate) 형상일 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서 반도체칩(107)은 제1기판(101)의 오목부(101a) 내에 실장될 수 있다. 구체적으로는, 제1기판(101)의 오목부(101a) 바닥면(101b)에 형성된 개구부(101c)와 접하도록 실장될 수 있다.
본 실시 예에서 반도체칩(107)은 전력소자 및 상기 전력소자를 제어하기 위한 제어소자를 포함할 수 있는데, 특별히 이에 한정되는 것은 아니다.
여기에서, 상기 전력소자는 실리콘 제어 정류기(Silicon Controlled Rectifier:SCR), 전력 트랜지스터, 절연된 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor:IGBT), 모스 트랜지스터, 전력 정류기, 전력 레귤레이터, 인버터, 컨버터 또는 이들이 조합된 고전력 반도체칩 또는 다이오드가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 상기 제어소자는 상술한 바와 같이, 상기 전력소자를 제어하기 위한 저전력 반도체칩이 포함될 수 있다.
또한, 본 실시 예에 따른 반도체 패키지(100)는 제1기판(101)과 제2기판(103) 사이에 형성된 접합부(105)를 더 포함할 수 있다.
여기에서, 접합부(105)는 솔더(solder), 비전도성 에폭시계 수지, 전도성 수지 또는 전도성 필름 등으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 본 실시 예에서 접합부(105)는 도 1에 도시한 바와 같이, 제1기판(101)의 개구부(101c)를 통해 제1기판(101)의 오목부(101a) 내로 일부(106)가 유입되어 실장된 반도체칩(107)과 결합될 수 있다.
즉, 제1기판(101)과 제2기판(103) 사이에 형성된 접합부(105)의 일부(106)는 제1기판(101)의 개구부(101c)를 통해 제1기판(101)의 오목부(101a) 내로 유입되어 반도체칩(107)과 접하게 되는 것이다.
상술한 바와 같이, 본 실시 예에 따른 반도체 패키지(100)는 하나의 접합부(105, 106)에 의해 반도체 패키지(100)의 모든 구성 즉, 제1기판(101)과 제2기판(103) 및 반도체칩(107)이 일체화된 구조이므로, 제품 신뢰성을 향상시킬 수 있다.
반도체 패키지의 제조방법
도 2 내지 도 4는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조방법을 순차적으로 나타낸 공정단면도이다.
도 2를 참조하면, 제1기판(101) 및 제2기판(103)을 준비하고, 제2기판(103)의 일면에 접착층(105A)을 형성한 다음, 제1기판(101)의 타면을 제2기판(103)의 일면에 접합한다.
본 실시 예에서, 제1기판(101)은 도 2에 도시한 바와 같이, 일면에는 오목부(101a)가 형성되고, 형성된 오목부(101a) 바닥면(101b)에는 개구부(101c)가 형성될 수 있다.
또한, 제2기판(103)은 플레이트(plate) 형상을 가질 수 있으나, 특별히 이에 한정되는 것은 아니다.
여기에서, 제1기판(101) 및 제2기판(103)은 각각 금속 기판, 세라믹 기판 또는 에폭시계 수지 기판일 수 있으나, 특별히 이에 한정되는 것은 아니다. 이때, 상기 금속으로는 구리(Cu)가 이용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서 제2기판(103)의 일면에 형성된 접착층(105A)은 솔더(solder), 비전도성 에폭시계 수지, 전도성 수지 또는 전도성 필름 등으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
접착층(105A)이 형성된 제2기판(103)의 일면 상에 제1기판(101)의 타면이 접하도록 제1기판(101)을 제2기판(103)의 일면에 위치시킨 다음, 제1기판(101) 일면에 소정의 압력을 가하여 제1기판(101)을 제2기판(103)에 가접한다.
이때, 상술한 바와 같이 소정의 압력을 가함으로써, 도 1과 같이, 접착층(105A)의 일부(106)는 제1기판(101)의 개구부(101c)를 통하여 오목부(101a) 내로 유입될 수 있다.
다음, 도 3을 참조하면, 제1기판(101)의 오목부(101a) 내에 반도체칩(107)을 실장한다.
여기에서, 반도체칩(107)은 제1기판(101)의 개구부(101c)를 통하여 오목부(101a) 내로 유입된 일부 접착층(106) 상에 실장될 수 있고, 이때, 도 3을 기준으로 반도체칩(107) 상면에 소정의 압력을 가하여 접착층(106)에 눌러 붙임으로써, 반도체칩(107)과 제1기판(101)을 가접할 수 있다.
상술한 바와 같이, 반도체칩(107)을 오목부(101a) 내로 유입된 일부 접착층(106)에 눌러 붙임으로써, 오목부(101a) 내로 유입된 일부 접착층(106)은 도 3과 같이 옆으로 퍼지게 된다.
다음, 도 4와 같이, 경화 공정을 수행하여 반도체칩(107)과 제1기판(101) 및 제2기판(103)을 접합한다.
종래에는 제1기판(101)과 제2기판(103)을 접합한 다음, 제1기판(107) 상에 반도체칩(107)을 접합하는 2번의 접합 공정이 수행되었는데, 본 실시 예에서는 제1기판(101)에 개구부(101c)를 형성하여 접착층(105A) 중 일부(106)가 개구부(101c)를 통해 솟아오르게 하고, 솟아오른 접착층 일부(106)에 반도체칩(107)을 눌러 붙인 다음 경화 공정을 수행함으로써, 한 번의 접합 공정만 수행하면 되므로 공정 수가 감소되어 공정 단순화를 달성할 수 있다.
또한, 한 번의 접합 공정에 의해 패키지 제조가 완료되므로, 재료비 역시 절감되고 이에 따라 공정 비용 역시 절감될 수 있다.
또한, 반도체칩(107)이 실장되는 제1기판(101)에 오목부(101a)를 형성함으로써, 반도체칩(107)과 제2기판(103)과의 간격이 줄어듦으로 인하여 방열 경로가 짧아져 방열특성이 향상될 수 있다.
또한, 일반적으로 경화 공정을 수행하여 접합부(105)가 형성될 때, 반도체칩(107)은 자기정렬(self-align) 또는 회전을 하여 원위치로부터 틀어지는 현상이 발생할 수 있는데, 본 실시 예에서는 반도체칩(107)을 오목부(101a)의 측면에 걸리도록 함으로써 반도체칩(107)이 일정 범위를 벗어나도록 이동하거나 회전하는 것을 방지할 수 있게 된다.
반도체 패키지 모듈
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지 모듈의 구조를 나타내는 단면도이고, 도 6은 본 발명의 다른 실시 예에 따른 반도체 패키지 모듈의 구조를 나타내는 단면도이며, 도 7은 본 발명의 또 다른 실시 예에 따른 반도체 패키지 모듈의 구조를 나타내는 단면도이다.
우선, 도 5를 참조하면, 본 발명의 일 실시 예에 따른 반도체 패키지 모듈(200)은 제1기판(110), 제2기판(120) 및 제1반도체칩(140a, 140b)를 포함한다.
본 실시 예에서 제1기판(110)은 도 5에 도시한 바와 같이, 일측(110a) 일면에 하나 이상의 오목부(110a)가 형성되고, 각 오목부(110a) 바닥면(110b)에는 개구부(110c)가 형성될 수 있다.
여기에서, 제1기판(110)은 구리(Cu)로 이루어진 리드 프레임일 수 있으며, 일측(110a)은 도 5에 도시한 바와 같이, 제2기판(120)과 접하고 타측(110b)은 제2기판(120)으로부터 외부로 돌출될 수 있고, 돌출된 제1기판(110)의 타측(110b) 부분은 외부 연결 단자로서 기능할 수 있다.
본 실시 예에서는 제2기판(120)은 제1기판(110)의 일측(110a) 타면에 접하며, 제1기판(110)의 일측(110a) 타면과 제2기판(120)의 일측 일면 사이에 형성된 접합부(130)를 더 포함할 수 있다.
여기에서, 접합부(130)는 제1기판(110)의 개구부(110c)를 통해 오목부(110a) 내로 일부(112)가 유입되어 제1반도체칩(140a, 140b)과 접할 수 있다.
또한, 접합부(130)는 솔더(solder), 비전도성 에폭시계 수지, 전도성 수지 또는 전도성 필름 등으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
여기에서, 상술한 제1반도체칩(140a, 140b)은 실리콘 제어 정류기(Silicon Controlled Rectifier:SCR), 전력 트랜지스터, 절연된 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor:IGBT), 모스 트랜지스터, 전력 정류기, 전력 레귤레이터, 인버터, 컨버터 또는 이들이 조합된 고전력 반도체칩 또는 다이오드가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 본 실시 예에서 제1기판(110)의 오목부(110a) 내에 삽입되는 제1반도체칩(140a, 140b)은 서로 같은 종류의 반도체칩일 수도 있고, 다른 종류의 반도체칩일 수도 있다.
즉, 제1기판(110)에 형성된 복수의 오목부(110a)마다 같은 종류의 반도체칩을 삽입하거나 또는, 다른 종류의 반도체칩을 삽입하는 것 모두 가능하다.
본 실시 예에 따른 반도체 패키지 모듈(200)은 제2기판(120)의 일면 타측에 접하는 제3기판(150)과 제3기판(150) 상에 실장된 제2반도체칩(160)을 더 포함할 수 있다.
여기에서, 제3기판(150)은 인쇄회로기판(Printed Circuit Board:PCB)일 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 제2반도체칩(160)은 접착부재(미도시)를 이용하여 제3기판(150) 상에 부착될 수 있으며, 상기 접착부재(미도시)는 도전성이거나 비도전성일 수 있다.
예를 들어, 상기 접착부재는 도금에 의해 형성될 수 있거나, 도전성 페이스트 또는 도전성 테이프일 수 있다. 또한, 상기 접착부재는 솔더(solder), 금속 에폭시, 금속 페이스트, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프일 수 있다.
예를 들어, 상기 접착부재로 사용될 수 있는 접착 테이프는 상용화된 공지의 유리 테이프, 실리콘 테이프, 테프론 테이프, 스테인리스 호일 테이프, 세라믹 테이프 등과 같은 고온 테이프가 사용될 수 있으며, 또한, 상기 접착부재는 상술한 재료들을 조합하여 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서, 제2반도체칩(160)은 상술한 고전력 반도체칩을 제어하기 위한 저전력 반도체칩 예를 들어, 전력 소자를 제어하기 위한 제어 소자가 포함될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 본 실시 예에 따른 반도체 패키지 모듈(200)은 제3기판(150)과 전기적으로 연결되는 리드 프레임(170)을 더 포함한다.
여기에서, 리드 프레임(170)은 구리(Cu)로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다. 이때, 리드 프레임(170) 일측(170a)은 도 5에 도시한 바와 같이, 제3기판(150)과 와이어(wire)를 이용하여 전기적으로 연결되고, 타측(170b)은 외부로 돌출되어 외부 연결 단자로서 기능할 수 있다.
또한, 본 실시 예에 따른 반도체 패키지 모듈(200)은 도 6에 도시한 바와 같이, 제1기판(110)의 각 오목부(110a) 내에 실장된 제1반도체칩(140a, 140b) 각각을 전기적으로 연결하기 위한 연결부재(185)를 더 포함할 수 있다.
여기에서, 연결부재(185)는 구리(Cu)로 이루어질 수 있으며, 도 6과 같이, 테잎(tape) 형태, 프레임(frame) 형태 또는 리본(ribbon) 형태일 수 있으나, 특별히 이에 한정되는 것은 아니다.
이와 같이, 아치형인 와이어(wire) 대신 일자형인 연결부재(185)를 이용하여 반도체칩들을 연결함으로써, 도 7과 같이, 제1반도체칩(140a, 140b) 들이 실장된 부분과 대응되는 위치의 몰딩재(190)는 두께 방향으로 일부(H) 제거될 수 있다.
이에 따라, 제1반도체칩(140a, 140b) 상면에 형성된 몰딩재(190)의 두께가 얇아 열 전달 경로가 짧아지므로 방열 특성이 향상될 수 있다.
또한, 몰딩재(190)가 제거된 두께만큼 여유 공간을 확보할 수 있으므로, 설계 자유도가 향상되는 장점이 있다.
이상 본 발명의 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로 본 발명에 따른 반도체 패키지, 그 제조방법 및 이를 포함하는 반도체 패키지 모듈은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 반도체 패키지 101 : 제1기판
101a : 오목부 101b : 오목부 바닥면
101c : 개구부 103 : 제2기판
105 : 접합부 105A : 접착층
106 : 접착층 일부 107 : 반도체칩
110 : 제1기판 110a : 제1기판 일측
110b : 제1기판 타측 111a : 오목부
111b : 오목부 바닥면 111c : 개구부
112 : 접착층 일부 120 : 제2기판
130 : 접합부 140a, 140b : 제1반도체칩
150 : 제3기판 160 : 제2반도체칩
170 : 리드 프레임 170a : 리드 프레임 일측
170b : 리드 프레임 타측 185 : 연결부재
190 : 몰딩재

Claims (20)

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  6. 일면에 오목부가 형성되고, 상기 오목부 바닥면에 개구부가 형성된 제1기판 및 플레이트 형상을 갖는 제2기판을 준비하는 단계;
    상기 제2기판 일면에 접착층을 형성하는 단계;
    상기 접착층이 형성된 제2기판 일면에 상기 제1기판의 타면을 접하는 단계;
    상기 제1기판의 일면에 소정의 압력을 가하여 상기 제1 기판을 상기 제2기판에 가접하는 단계로서, 상기 접착층의 일부가 상기 제1기판의 개구부를 통해 상기 오목부내로 유입되는 단계;
    상기 제1기판의 오목부 내에 반도체칩을 실장하는 단계로서, 상기 제1기판의 개구부를 통해 상기 오목부내로 유입된 일부 접착층에 상기 반도체칩을 눌러 붙여 상기 반도체칩과 상기 제1기판을 가접하는 단계; 및
    경화 공정을 수행하여 상기 반도체칩과 상기 제1기판 및 상기 제2기판을 접합하는 단계를 포함하고,
    상기 반도체칩과 상기 제1기판과의 접합 및 상기 제1기판과 상기 제2기판과의 접합은 상기 접착층에 의해 행해지는 반도체 패키지의 제조방법.
  7. 청구항 6에 있어서,
    상기 접착층은 솔더(solder), 비전도성 에폭시계 수지, 전도성 수지 또는 전도성 필름으로 이루어진 반도체 패키지의 제조방법.
  8. 청구항 6에 있어서,
    상기 제1기판 및 제2기판은 금속 기판, 세라믹 기판 또는 에폭시계 수지 기판으로 이루어진 반도체 패키지의 제조방법.
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