JP5198265B2 - 薄型可撓性基板の平坦な表面を形成する装置及び方法 - Google Patents

薄型可撓性基板の平坦な表面を形成する装置及び方法 Download PDF

Info

Publication number
JP5198265B2
JP5198265B2 JP2008518412A JP2008518412A JP5198265B2 JP 5198265 B2 JP5198265 B2 JP 5198265B2 JP 2008518412 A JP2008518412 A JP 2008518412A JP 2008518412 A JP2008518412 A JP 2008518412A JP 5198265 B2 JP5198265 B2 JP 5198265B2
Authority
JP
Japan
Prior art keywords
flexible substrate
lower plate
substrate
plate
intermediate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008518412A
Other languages
English (en)
Other versions
JP2008544554A (ja
JP2008544554A5 (ja
Inventor
プリマベーラ,アンソニー・エイ
ウンニクリシュナン,ビジェシュ
スミス,デイビッド・ジェイ
Original Assignee
カーディアック ペースメイカーズ, インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by カーディアック ペースメイカーズ, インコーポレイテッド filed Critical カーディアック ペースメイカーズ, インコーポレイテッド
Publication of JP2008544554A publication Critical patent/JP2008544554A/ja
Publication of JP2008544554A5 publication Critical patent/JP2008544554A5/ja
Application granted granted Critical
Publication of JP5198265B2 publication Critical patent/JP5198265B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

本発明の様々な実施態様は、一般に、フリップチップダイと薄型可撓性基板とを組み立てるための装置と方法に関する。詳細には、実施態様は、ICを接合可能な薄型可撓性基板を伸張させることによって、薄型基板の表面を平滑化する装置と方法に関する。
従来、集積回路をプリント回路基板に接続するために、3つの方法が使用されてきた。これらの方法は、ワイヤボンディング、ビームリードを含むチップキャリア、直接チップ接続である。フリップチップ技術は、直接チップ接続方法の1つである。一般に、フリップチップ組立体は、電子構成要素のチップボンドパッド上の導電性バンプにより、電子構成要素と基板、回路基板、又はキャリアとの間の直接的な電気接続を形成する。
フリップチップ技術は、1960年代初めから使用されてきた。他のパッケージング技術と比較すると、フリップチップ技術は、比較的小さいパッケージサイズ、高動作頻度における性能の増加、加熱機能の改善、比較的小型のダイ上における比較的多くのI/O接続部、信頼性の増加など、いくつかの分野における性能を改善させる。これらの利点により、フリップチップ技術は、コンピュータ業界、自動車用途、電子時計、携帯電話、ページャなどに用途があった。
業界には、比較的小型のダイパッケージを達成するという動きが常にある。残念ながら、従来のフリップチップ組立体技術には、達成できる最小厚さを制限する特徴がある。1つの問題は、比較的厚い剛性ポリマー基板を共同で使用することに関連する。現在の技術では、シリコンICを剛性ポリマー基板にボンディングすることによって、現在商業的に生産されているデバイスは、1mm台の厚さになる。
可撓性ポリマー基板は、いくつかの方法で使用されてきた。しかし、薄型可撓性ポリマー基板を使用する従来の直接チップ接続方法は、一般に失敗だった。1つの問題は、可撓性ポリマー基板に共通の平坦ではない表面に関連する。このような可撓性基板には、従来の方法を含む表面実装技術(たとえば、フリップチップ)を使用してICをダイ組立体に正確にボンディングするための適切な平面度がない。ポリマーは非常に薄いため、十分に平坦な表面を有するポリマーを製造することは難しい。
したがって、技術的に、薄型可撓性基板を平滑化して、ICを基板に正確にボンディングすることを容易にするための装置と方法に対する必要性が存在する。
本発明の様々な実施態様は、薄型基板の表面を含むフリップチップダイを組み立てるための装置と方法を含む。実施態様によっては、フリップチップダイは、ICを接合可能な薄型可撓性基板を伸張させることによって組み立てられる。伸張は、上部プレートと下部プレート、さらにこれらの間に配置された可撓性基板の実施態様を使用して行うことができる。可撓性基板を上部プレートと下部プレートとの間で圧縮させると、可撓性基板の部分が下部プレートの隆起部分で伸張する。
装置の特定の実施態様では、上部プレートと下部プレートは、下部プレートの隆起部分が上部プレートのアパーチャに対向するように配置される。中間プレートは、キャリア部分が下部プレートの隆起部分によって形成されるチャネルネットワーク上になるように、上部プレートと下部プレートとの間に配置される。次に、上部プレートは、下部プレート方向に中間構造上に下方に圧迫され、その結果、基板部分が下部プレートの隆起部分上で伸張する。
さらに完全に理解するには、好ましい実施形態の詳細な説明と請求の範囲を参照し、図面に関連して考察する。
複数の実施形態が開示されているが、本発明のさらに他の実施形態は、当業者にとっては、本発明の具体的な実施形態を図示して説明している以下の詳細な説明から明らかになるであろう。本発明は、理解されるとおり、本発明の精神及び範囲をまったく逸脱することなく、様々な明白な態様に変更することが可能である。したがって、図面及び詳細な説明は、本質的に例であり、制限するものではないと考えるべきである。
これらの図面では、類似の構成要素及び/又は特徴は、同じ参照符号を有する。さらに、同じタイプの様々な構成要素は、参照符号の次に、類似構成要素を区別する第2の標識を付けることによって識別する。明細書中で第1の標識のみが使用されている場合、説明は、第2の参照標識に関係なく、同じ第1の参照標識を有するどの類似構成要素にも適用される。
本発明は、様々な変更及び代替形態に適用可能であるが、特定の実施形態を一例として図示し、以下で詳細に説明する。しかし、その意図は、説明されている特定の実施形態に本発明を制限することではない。むしろ、本発明は、添付の請求の範囲によって定義される本発明の範囲内に分類されるすべての変更、均等物、代替案を含むことを意図している。
ICを接合可能な薄型可撓性基板を平滑化することによって、薄型基板の表面を形成するための装置と方法について説明する。以下に提示する実施形態は、一般に、薄型可撓性基板を平滑化してダイ組立体を形成することによって、比較的薄型の集積回路(IC)を容易に製造する。ICは、表面実装(たとえば、フリップチップ)などの直接接続技術を使用して、平滑化基板に正確に接合することができる。
一実施形態によると、フリップチップ組立体プロセスは、一般に、以下の1つ又は複数を含む:(1)構成要素又はチップ基板を製造する;(2)バンプが形成されたICウエハを製造する;(3)ダイをウエハから個別化する;(4)ダイフィーダからダイを取り出し、検査する;(5)浸漬、転写、噴霧、計量分配、又はブラッシング法により、ダイ又はキャリア部位をフラクシングする;(6)フラクシングした部位上にダイを配置する;(7)リフローはんだ付けにより、はんだバンプを取付けパッドに溶融させる;(8)アンダーフィルをポストリフローする(たとえば、エポキシを計量分配する);(9)エポキシ硬化;(10)はんだバンプを取り付ける;(11)個別化する(つまり、ウエハを個々のダイ状に切断する);(12)テスト及び最終的に処理する。
概して、半導体構成要素を製造するために一般に行われるステップはいくつかある。高レベルでは、様々な実施形態は、IC上の端子と回路基板上の他のデバイスとの接続に関する。一般に、IC端子パッドは非常に小さく、導電パッド間の間隔(ピッチ)も同様に小さい。その結果、回路基板との直接接続は、より難しくなる。さらに、ICのテスト及び焼付けは、未処理IC形式では難しく、ダイを合理的なサイズの筐体内にパッケージ化して、ソケット又はプローブステーション内でテストできるようにする必要がある。したがって、構成要素パッケージは、ICを収容するのに役立つだけではなく、より堅固なテスト構成、及びより大きい端子ピッチを可能にし、その結果、組立てが容易になる。
ICを回路基板と相互接続するには、いくつかの方法がある。1つの方法は、ICを有機容器(構成要素本体)内にパッケージすることである。構成要素はICを収容して保護し、適切なテストなどを可能にする。第1レベルの接続(ICと構成要素との間)は、ワイヤボンド、リボンボンド、導電性接着剤、はんだ付けを含むいくつかの方法で行うことができる。たとえば、はんだ付けの場合、ICは、はんだ可能な端子パッドを有し、はんだは、その上のIC製造機に蒸着される。ICはんだバンプと、本発明の構成要素内の導電性層上の対応する取付けパッドと結合するため、本発明のプロトタイプでは、可撓性フィルムを銅回路と取付けパッドと共に使用する。可撓性フィルムは、ICバンプを構成要素のフィルムパッドと整列させる回路パターンを有する。
フラックスは、最も多くの場合、はんだ結合の前に、取付けパッドとICバンプを清掃するために使用される。フラックスは、最も多くの場合、松の木の樹液(酸性)から製造される樹脂であり、加熱すると、金属導電性表面上のすべての酸化物を除去し、はんだの適切な溶融を生じさせることができる。フラックスは、可撓性フィルム上の取付けパッド上に直接蒸着するか(たとえば、流体の計量分配、ピン転写、又は噴霧)、又はICをフラックスフィルム内に浸漬することによって、バンプをIC上に塗布することができる。はんだペースト(フラックスにはんだ粒子を加える)を使用しても、ICパッドと、構成要素上の回路パッドとを結合させることができる。フラックス又はペーストを塗布した後、配置機械内でICバンプと構成要素パッドとを整列させることによって、ICを構成要素と接触させる。
リフロープロセスは、一般に、(時間及び温度)が制御されたプロファイル内で組立体を加熱してフラックスを活性化させ、酸化物を除去し、はんだを溶融させるステップを含む。はんだは、溶融した後、取付けパッド表面に結合し、金属ボンドを形成する。はんだは、冷却すると凝固し、はんだの相互接続が完了する。多くの場合、ICは、カプセル化材料をICと構成要素表面上、又はこれらの間に蒸着することによりさらに保護される。カプセル化プロセスは、液体エポキシを蒸着もしくは噴霧するか、又はオーバーモールド射出することによって行うことができる。樹脂は、硬化すると、ICと構成要素の脆弱な回路構成を保護する。
主要ICのほかに、構成要素は、その他のIC又は構成要素、たとえば、回路を完成するために必要な減結合コンデンサを有する場合がある。これらの構成要素は、一般に、成形又はカプセル化プロセスの前に、構成要素の基板上に組み立てられ、一般に、上記のはんだペーストプロセスを使用する。
構成要素が、ICと後続の構成要素が基板に取り付けられた後、デバイスの機能上又は美観上の態様を完成させるために、その他の特徴が必要になる。たとえば、完成した後、構成要素は、最終的に、ある種の電子デバイス又は装置を構築するために使用される。一般に、はんだ付け可能な取付けパッド又はバンプは、構成要素を別の回路基板に取り付けるために構成要素上に形成される。これらは、多くの場合、上記のとおり、ICが接合された後に取り付けられる。したがって、はんだバンプ又はその他の終端処理は、ICが組み立てられた後に行われる。さらに、デバイス番号、部品番号などを確認するため、構成要素にマークを付ける必要がある。これらのステップは、多くの場合、構成要素を可撓性フィルムストリップから除去又は個別化する前に行われる。最後に、個々の構成要素は、一般に、単一ユニット状に個別化される。
本明細書で説明する実施形態は、個別化により、組立てプロセス時に基板の平坦度を維持すると有利である。一実施形態によると、構成要素キャリアのウィンドウフレームの型によって、回路基板メーカーは、薄型の積層板と可撓性フィルムをそれらの製造プロセスで処理することができる。可撓性フィルムは、剛性のキャリアに接合される。キャリアは、特殊化した固定具内に配置される。隆起領域を有する下部パレットが形成され、可撓性フィルムのウィンドウを有する領域は、平坦に圧迫される。キャリアの上部部分は、可撓性フィルムのウィンドウを有する領域が伸張するように(たとえば、ドラム又は編み物の輪のように)、キャリアの下部部分に接合される。ダイ組立体の場所は、キャリアの隆起部分の上部を平坦に維持し、ダイを配置するための安定した容器を形成する。このキャリアは、後続のリフロープロセスで、可撓性基板の安定性を維持する。
用語
本明細書の全体に使用される用語及び/又は語句を、以下で簡単に定義する。「接続される」又は「結合される」という用語、及び関連する用語は、実用上の意味で使用するのであって、必ずしも直接的な接続又は結合に限られるわけではない。したがって、たとえば、2つのデバイスを、直接、あるいは1つ又は複数のデバイスを介して結合することができる。本明細書に記載する開示事項により、当業者は、上記の定義に基づいて接続又は結合が行われる多くの方法を理解するであろう。
「一実施形態では」、「一実施形態により」などは、一般に、この語句に続く特定の特徴、構造、又は特性が、本発明の少なくとも1つの実施形態に含まれ、本発明の複数の実施形態に含まれる場合があることを意味する。重要なことだが、このような語句は、必ずしも同じ実施形態を指示するわけではない。
明細書に、ある構成要素が含まれるか、又はある特性、性質、又は構造を有する「場合がある」、「ことが可能である」、「こともあり得る」又は「かも知れない」と記載されている場合、その特定の構成要素又は特徴が含まれるか、あるいはその特徴、性質、又は構造を有することは必須ではない。
本発明のいくつかの実施形態によると、薄型ポリマー基板は、最初にキャリアプレートに接合される。薄型ポリマー基板は、Kaptonポリイミド、液晶ポリマー(LCP)、又はEPTFEを含むがこれらだけに限らないポリマーであり、約0.0127〜0.127mm(約.0005〜0.005インチ厚で良い。キャリアは、一般に剛性ポリマー基板、たとえばFR4であり、約0.381〜3.18mm(約.015〜0.125インチ厚である。薄いポリマーを平滑化するには、上部プレート及び下部プレートを含むプレスを使用することができる。
プレスの上部プレートと下部プレートは、一般に、熱質量が低い材料から形成される。さらに、上部プレート100と下部プレート200を形成する材料は軽量で、300℃台の処理温度に耐えることができなければならない。したがって、いくつかの例と同様、上部プレート100と下部プレート200を主に形成する材料としては、アルミニウム、チタン、Delmatが挙げられるが、これらだけに限らない。
次に、図1a〜1bを参照すると、本発明による上部プレート100の一実施形態が示されている。図示の実施形態では、上部プレート100は、複数のアパーチャ110を含む。上部プレート内の開口部110は、IC、及びボンディング用のその他の構成要素を基板に配置することを可能にする。図示の実施形態の場合、開口部110は、垂直と水平方向に整列する矩形を形成する。その他の実施形態では、アパーチャの形状は矩形に限られない。アパーチャの形状のその他の例としては、その他の任意の幾何学的形状又はカスタムデザインが挙げられる。さらに、上部プレート上の各々のアパーチャ110は、同じ形状である必要はない。さらに他の実施形態では、アパーチャ110は、垂直方向と水平方向に整列されなくてもよい。
下部プレート200の一実施形態は、図2a〜2bに示されている。下部プレートは、隆起領域210を含む。隆起領域210は、各々の隆起部分が、上部プレートの開口部110と整列するように配置される。隆起領域210間には、チャネル230のネットワークが形成される。図示の実施形態では、隆起部分210は、垂直方向と水平方向に整列する矩形である。しかし、隆起部分210の形状は、垂直方向と水平方向に整列する矩形に限られない。一般に、隆起部分210の形状と配置は、構造と配置が、上部プレート内の開口部110と類似しているはずである。
図3a〜3bは、中間構造300の一実施形態を示す。薄型可撓性基板310は、キャリア、すなわち支持フレーム320に取り付けられる。キャリア320は、下部プレート200上に位置するチャネル230のネットワークと嵌合可能な隆起部分を形成する。可撓性基板上の回路パターン又は構造は、ICの構造によって決まる。特定の実施形態では、可撓性基板310の厚さは0.0127〜0.127mm(0.0005〜0.005インチの範囲であり、構造によって決まる複数の層を含む。主な基板材料の例としては、ポリイミド、液晶ポリマー、ポリテトラフルオロエチレン(EPTFE)が挙げられるが、これらだけに限らない。キャリア320は、一般に、0.381〜3.18mm(0.015〜0.125インチの範囲の厚さを有する。キャリアは、一般に、強化ガラス積層板(たとえば、FR4)などの比較的安価な材料から構成されるが、これは必須ではない。
図4は、上部プレート100、下部プレート200、中間構造300が、一実施形態により整列させられる方法を図示している。上部プレート100、下部プレート200、中間構造300は、実質的に互いに並列に配置され、上部プレート100と下部プレート200との間に中間構造がある。上部プレート100の開口部110は、下部プレート200の隆起部分210の上部に整列する。支持フレーム320は、下部プレート200のチャネル230ネットワークと整列し、その結果、上部プレート100が、下部プレート200の方向に下方に圧迫され、支持フレーム320はチャネル230ネットワークと嵌合する。
図5〜6に示す特定の実施形態によると、可撓性フィルム基板とキャリアは、上部プレート100と下部プレート200との間にサンドウィッチ状に挟まれる。これらのプレートを一緒に圧迫することにより、下部プレート200の隆起領域は、可撓性フィルム基板を上方に、キャリアの周囲に圧迫する。薄い基板を上方に圧迫することによって、基板はドラムヘッド状に伸張し、それによって基板310を平滑化する。図1〜4に示す実施形態では、各々のプレートは、ねじ孔120、220、330を有するため、構造を整列させるのに役立ち、上部プレート100と下部プレート200との間に中間構造300を容易に圧迫させることができる。その他の実施形態では、その他の機構と構造(たとえば、クランプ)が、それらを整列させてサンドウィッチ状にするために使用される。
例示的な組立体装置について説明してきたが、本発明の一実施形態による使用の高レベルの概観を表すブロックダイヤグラム700について、図7に関して説明する。ステップ710では、中間固定具と基板が、下部プレート内のチャネルネットワークが中間構造の支持フレームと整列するように、下部プレート上に配置される。中間構造の上には、ステップ720で、上部プレートの開口部が、下部プレートの隆起部分の上に配置されるように、上部プレートが整列される。基板は、ステップ730で、上部プレートと下部プレートとの間に圧迫され、その結果、下部プレートの隆起部分全体で伸張される。
可撓性基板が伸張された後、ダイは、フリップチップ技術を用いて、上部キャリア内の開口部を通して、1つ又は複数のICを平滑化基板にボンディングすることによって組み立てることができる。実施形態によっては、ICを薄型基板に接合した後、上部プレートと下部プレートを取り外し、基板とICの組合せが、機械的分離又はレーザ切断プロセスによりキャリアから切り離される。したがって、残っているものは、薄型基板(<0.025mm(.001インチ)、集積回路(約0.203mm(約.008インチ)、及びこれらを接合するために使用したはんだ(<0.076mm(.003インチ)である。結果として得られるパッケージ化ICは、従来の方法により構成されたICより薄くすることができる。さらに、減結合コンデンサ、小型抵抗器、又はその他のICなどの他の構成要素は、主要ICダイに近接して接合され、マルチチップデバイス又はモジュールを形成する。
結論として、これらの実施形態は、可撓性基板を平滑化することによって、ICダイを組み立てるための新規な装置、方法、構成に関する。本発明の1つ又は複数の実施形態について、上記で詳細に説明したが、様々な代替案、変更、等価なものが、当業者にとっては、本発明の精神から外れることなく明らかである。したがって、上記の説明は、本発明の範囲を制限するものと解釈するべきではなく、本発明の範囲は、添付の請求の範囲により定義される。
本発明の一実施形態による上部プレートの平面図である。 別の視野から見た図1aの上部プレートを示す。 本発明の一実施形態による下部プレートの平面図である。 別の視野から見た図2aの下部プレートを示す。 本発明の一実施形態による可撓性基板及び支持フレームを備える中間構造の断面図である。 別の視野から見た図3aの中間構造を示す。 本発明の一実施形態による組立体固定具の上部プレート、中間プレート、及び下部プレートの断面図である。 本発明の一実施形態による可撓性基板を伸張させる組立て固定具の断面図である。 図5の組立て固定具の断面図である。 本発明の一実施形態による組立体固定具を使用するプロセスを示すフロー図である。

Claims (20)

  1. 坦な基板の表面を形成する装置であって、前記装置が、
    複数のアパーチャを有する上部プレートと、
    間に隆起部分を形成するチャネルネットワークを有する下部プレートであって、各々の隆起部分が、前記上部プレートのアパーチャと対向するように配置される下部プレートと、
    前記上部プレートと前記下部プレートとの間の中間構造であって、前記下部プレート上に位置する前記チャネルネットワークと嵌合する隆起部分を備える中間構造と、
    前記中間構造と前記下部プレートとの間に配置された可撓性基板とを備え、
    前記上部プレートが、前記中間構造上に前記下部プレート方向に下方に圧迫されて、前記可撓性基板の部分が、前記下部プレートの前記隆起部分上で伸張する装置。
  2. 前記上部プレートが、主にアルミニウムから構成される請求項1に記載の装置。
  3. 間に隆起部分を形成する前記チャネルネットワークが、前記下部プレート上に垂直方向及び水平方向に配置される請求項1に記載の装置。
  4. 前記可撓性基板が、ポリイミド、液晶ポリマー(LCP)、又はポリテトラフルオロエチレン(EPTFE)から成る群から選択される材料から構成される請求項1に記載の装置。
  5. 前記可撓性基板の厚さが.5mm〜1mmの範囲である請求項1に記載の装置。
  6. 前記可撓性基板が複数の層を含む請求項1に記載の装置。
  7. 前記可撓性基板が、前記可撓性基板に接合される構成要素の集合に基づくカスタムデザインを有する請求項1に記載の装置。
  8. 前記上部プレート、中間構造、及び下部プレートの各々が、前記上部プレート、中間構造、及び下部プレートを整列させるための複数のねじ孔を有する請求項1に記載の装置。
  9. 前記下部プレートの前記隆起部分が垂直方向及び水平方向の少なくともいずれか一方の方向において整列していない請求項1に記載の装置。
  10. 前記上部プレート、中間構造、下部プレート、及び可撓性基板からなる組み立てられた固定具の厚さが、1.27〜25.4mm(0.05〜1インチ)の範囲である請求項1に記載の装置。
  11. 前記中間構造が前記可撓性基板と一体化して、前記可撓性基板用のキャリアを形成する請求項1に記載の装置。
  12. 前記可撓性基板用のキャリアの厚さが0.381〜3.18mm(0.015〜0.125インチ)である請求項11に記載の装置。
  13. 前記キャリアが、主に強化ガラス積層板から構成される請求項11に記載の装置。
  14. 坦な基板の表面を形成する方法であって、
    可撓性基板をフレームと下部プレートとの間に整列させるステップであって、前記下部プレートが、間にチャネルを有する1つ又は複数の隆起部分を備え、前記フレームが、前記下部プレートの前記隆起部分に面する開口部を含むステップと、
    前記可撓性基板を前記フレームと前記下部プレートとの間に圧迫するステップであって、圧迫の結果、前記フレームの開口部が、前記下部プレートの前記隆起部分と嵌合することによって、前記下部プレートの前記隆起部分全体に前記可撓性基板の1つ又は複数の部分が伸張するステップとを含む方法。
  15. 前記圧迫するステップが、
    上部プレートをフレーム上に整列させるステップであって、前記上部プレートが、前記フレームの前記開口部と整列する1つ又は複数の開口部を有するステップと、
    前記上部プレートを基板組立体を形成するフレーム上に下方に圧迫するステップとを含む請求項14に記載の方法。
  16. 前記上部プレートの1つ又は複数の開口部を通して、フラックス又は導電性媒体を可撓性基板上に蒸着するステップと、
    前記上部プレートの1つ又は複数の関連する開口部を通して、1つ又は複数のデバイスを前記基板組立体の前記可撓性基板上に配置するステップと、
    はんだを使用して、構成要素のデバイスの端子を前記可撓性基板の伸張部分に取り付けるステップと、
    取り付けられた構成要素を含む基板組立体を加熱して、1つ又は複数の組み立てられた構成要素を形成するステップとをさらに含む請求項15に記載の方法。
  17. 前記1つ又は複数の組み立てられた構成要素を分離するステップをさらに含む請求項16に記載の方法。
  18. 前記導電性媒体がはんだペーストである請求項16に記載の方法。
  19. 前記デバイスの端子がはんだバンプである請求項16に記載の方法。
  20. 基板組立体を加熱するステップの後にアンダーフィル又はオーバーモールドの化合物を蒸着するステップと、
    前記アンダーフィル又はオーバーモールドの化合物を硬化させるステップとをさらに含む請求項16に記載の方法。
JP2008518412A 2005-06-24 2006-06-21 薄型可撓性基板の平坦な表面を形成する装置及び方法 Expired - Fee Related JP5198265B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/166,461 US7226821B2 (en) 2005-06-24 2005-06-24 Flip chip die assembly using thin flexible substrates
US11/166,461 2005-06-24
PCT/US2006/024399 WO2007002346A1 (en) 2005-06-24 2006-06-21 Flip chip die assembly using thin flexible substrates

Publications (3)

Publication Number Publication Date
JP2008544554A JP2008544554A (ja) 2008-12-04
JP2008544554A5 JP2008544554A5 (ja) 2009-07-09
JP5198265B2 true JP5198265B2 (ja) 2013-05-15

Family

ID=37036984

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008518412A Expired - Fee Related JP5198265B2 (ja) 2005-06-24 2006-06-21 薄型可撓性基板の平坦な表面を形成する装置及び方法

Country Status (4)

Country Link
US (2) US7226821B2 (ja)
EP (1) EP1894239B1 (ja)
JP (1) JP5198265B2 (ja)
WO (1) WO2007002346A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US9123572B2 (en) 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
SG153683A1 (en) * 2007-12-14 2009-07-29 Tezzaron Semiconductor S Pte L 3d integrated circuit package and method of fabrication thereof
US20110147908A1 (en) * 2009-12-17 2011-06-23 Peng Sun Module for Use in a Multi Package Assembly and a Method of Making the Module and the Multi Package Assembly
US9171794B2 (en) * 2012-10-09 2015-10-27 Mc10, Inc. Embedding thin chips in polymer
US8877558B2 (en) 2013-02-07 2014-11-04 Harris Corporation Method for making electronic device with liquid crystal polymer and related devices
US9293438B2 (en) 2013-07-03 2016-03-22 Harris Corporation Method for making electronic device with cover layer with openings and related devices
US9899330B2 (en) * 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
WO2016087904A1 (zh) * 2014-12-05 2016-06-09 三星电子株式会社 制造半导体装置的设备和利用其制造半导体封装件的方法
US11145577B2 (en) 2016-12-29 2021-10-12 Intel Corporation Lead frame with angular deflections and wrapped printed wiring boards for system-in-package apparatus
WO2018125208A1 (en) * 2016-12-30 2018-07-05 Intel IP Corporation Contoured-on-heat-sink, wrapped printed wiring boards for system-in-package apparatus
WO2021011286A1 (en) * 2019-07-12 2021-01-21 Neuralink Corp. Sandwich assembly scheme for thin film electrode array and integrated circuits

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980219A (en) 1988-04-06 1990-12-25 Casio Computer Co., Ltd. Carrier tape for bonding IC devices and method of using the same
US5834339A (en) 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US6273955B1 (en) * 1995-08-28 2001-08-14 Canon Kabushiki Kaisha Film forming apparatus
JPH0992689A (ja) * 1995-09-26 1997-04-04 Shin Etsu Polymer Co Ltd キャリアテープの製造方法
US5760465A (en) * 1996-02-01 1998-06-02 International Business Machines Corporation Electronic package with strain relief means
JPH09306948A (ja) * 1996-05-10 1997-11-28 Hitachi Ltd インナリード・ボンディング方法および装置
US6225688B1 (en) 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
KR100251859B1 (ko) 1997-01-28 2000-04-15 마이클 디. 오브라이언 가요성 회로 기판 스트립을 이용하여 제조되는 볼그리드 어레이반도체 패키지의 싱귤레이션 방법
US5919329A (en) 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6060341A (en) * 1998-01-12 2000-05-09 International Business Machines Corporation Method of making an electronic package
JP3303825B2 (ja) 1999-03-09 2002-07-22 日本電気株式会社 半導体装置の製造方法
US6980017B1 (en) 1999-03-10 2005-12-27 Micron Technology, Inc. Test interconnect for bumped semiconductor components and method of fabrication
JP2002032031A (ja) * 2000-05-12 2002-01-31 Seiko Epson Corp 電気光学装置の製造方法、端子の接続方法、電気光学装置および電子機器
US7214566B1 (en) 2000-06-16 2007-05-08 Micron Technology, Inc. Semiconductor device package and method
JP3659133B2 (ja) 2000-06-23 2005-06-15 セイコーエプソン株式会社 半導体装置の製造方法
DE10105164A1 (de) 2000-11-06 2002-05-16 Manfred Michalk Verfahren und Vorrichtung zum Kontaktieren von Halbleiterchips
US6632704B2 (en) 2000-12-19 2003-10-14 Intel Corporation Molded flip chip package
US20020110956A1 (en) 2000-12-19 2002-08-15 Takashi Kumamoto Chip lead frames
US20020090749A1 (en) * 2001-01-09 2002-07-11 3M Innovative Properties Company Hermetic package for mems devices with integrated carrier
JP2003124256A (ja) 2001-10-12 2003-04-25 Matsushita Electric Ind Co Ltd フレキシブル基板の実装方法
SG115455A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
US6716754B2 (en) * 2002-03-12 2004-04-06 Micron Technology, Inc. Methods of forming patterns and molds for semiconductor constructions
JP2003297879A (ja) 2002-04-03 2003-10-17 Sony Corp 半導体チップ圧着装置
JP2004039802A (ja) 2002-07-02 2004-02-05 Renesas Technology Corp 半導体装置の製造方法および半導体製造装置
US6665193B1 (en) 2002-07-09 2003-12-16 Amerasia International Technology, Inc. Electronic circuit construction, as for a wireless RF tag
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
TW558913B (en) * 2002-10-25 2003-10-21 Ritdisplay Corp OLED device, method of packaging OLED device and a machine of packaging OLED device
US6711312B1 (en) 2002-12-20 2004-03-23 General Electric Company Integrated optoelectronic circuit and method of fabricating the same
US7202179B2 (en) * 2004-12-22 2007-04-10 Hewlett-Packard Development Company, L.P. Method of forming at least one thin film device
US7521313B2 (en) * 2005-01-18 2009-04-21 Hewlett-Packard Development Company, L.P. Thin film device active matrix by pattern reversal process

Also Published As

Publication number Publication date
US20060290007A1 (en) 2006-12-28
JP2008544554A (ja) 2008-12-04
EP1894239A1 (en) 2008-03-05
WO2007002346A1 (en) 2007-01-04
EP1894239B1 (en) 2012-08-01
US7226821B2 (en) 2007-06-05
US7497911B2 (en) 2009-03-03
US20060292756A1 (en) 2006-12-28

Similar Documents

Publication Publication Date Title
JP5198265B2 (ja) 薄型可撓性基板の平坦な表面を形成する装置及び方法
US6388340B2 (en) Compliant semiconductor chip package with fan-out leads and method of making same
JP3994262B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100537972B1 (ko) 집적 회로 패키지용 칩 스케일 볼 그리드 어레이
US20030227077A1 (en) Microelectronic package having a bumpless laminated interconnection layer
US8470643B2 (en) Manufacturing method of semiconductor packages
EP1763295A2 (en) Electronic component embedded board and its manufacturing method
JP3925602B2 (ja) 接着材料の貼着方法及び半導体装置の製造方法
KR101354894B1 (ko) 반도체 패키지, 그 제조방법 및 이를 포함하는 반도체 패키지 모듈
KR100315138B1 (ko) 반도체장치와그의제조방법및필름캐리어테이프와그의제조방법
US20100190294A1 (en) Methods for controlling wafer and package warpage during assembly of very thin die
JPH07245360A (ja) 半導体パッケージおよびその製造方法
TWI392422B (zh) 具電氣零件之基板之製造方法
JP3705159B2 (ja) 半導体装置の製造方法
JP5577859B2 (ja) 電子装置の製造方法
JP2005268706A (ja) 半導体装置と半導体装置用多層基板
JP4038021B2 (ja) 半導体装置の製造方法
CN108074824B (zh) 一种半导体器件的制作方法
KR100720408B1 (ko) 이방성 도전필름을 이용한 플립칩 본딩장치 및 플립칩본딩방법
JP3357301B2 (ja) 半導体パッケージ、その製造方法及び搬送フレーム
JP2013165157A (ja) 半導体装置の製造方法
KR100666990B1 (ko) Bga 패키지 및 그 제조방법
JPH03129745A (ja) 半導体装置の実装方法
JP4175339B2 (ja) 半導体装置の製造方法
JP5768864B2 (ja) 電子装置の製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090205

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090213

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090213

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090313

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090313

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090520

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090520

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120215

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120222

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120302

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120509

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130206

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees