TW202141697A - 半導體裝置和其製造方法 - Google Patents

半導體裝置和其製造方法 Download PDF

Info

Publication number
TW202141697A
TW202141697A TW110127012A TW110127012A TW202141697A TW 202141697 A TW202141697 A TW 202141697A TW 110127012 A TW110127012 A TW 110127012A TW 110127012 A TW110127012 A TW 110127012A TW 202141697 A TW202141697 A TW 202141697A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
conductive
bump
conductive layer
Prior art date
Application number
TW110127012A
Other languages
English (en)
Other versions
TWI784632B (zh
Inventor
金東吉
金吉翰
杜文秋
貝傑翰
其王門
翰東和
金杜渾
李吉和
朴金文
孫山南
邱翰
可提斯 斯文格
Original Assignee
美商艾馬克科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商艾馬克科技公司 filed Critical 美商艾馬克科技公司
Publication of TW202141697A publication Critical patent/TW202141697A/zh
Application granted granted Critical
Publication of TWI784632B publication Critical patent/TWI784632B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/13294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/132 - H01L2224/13291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8122—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H01L2224/81224—Applying energy for connecting with energy being in the form of electromagnetic radiation using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81464—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/81911—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/81913—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/81914—Thermal cleaning, e.g. using laser ablation or by electrostatic corona discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/14335—Digital signal processor [DSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

一種用於製造一半導體裝置之方法以及一種藉此產生的半導體裝置。例如且在無限制性下，此揭露內容的各種特點係提供一種用於製造一半導體裝置之方法以及一種藉此產生的半導體裝置，其係包括一不具有直通矽晶穿孔的中介件。

Description

半導體裝置和其製造方法
本發明係有關於半導體裝置以及其製造方法。
相關申請案的交互參照/納入作為參考
本申請案係參考到2015年3月18日向韓國智慧財產局申請且名稱為"半導體裝置和其製造方法"的韓國專利申請案號10-2015-0037481，主張其之優先權，並且主張其之益處，該韓國專利申請案的內容係藉此以其整體被納入在此作為參考。
目前用於形成例如是包含一具有直通矽晶穿孔(TSV)的中介件之各種的半導體裝置之方法是不足的，例如其係利用高複雜度及/或高成本的製程。習知及傳統的方式的進一步限制及缺點對於具有此項技術的技能者而言，透過此種方式與如同在本申請案的其餘部分中參考圖式所闡述的本揭露內容的比較將會變成是明顯的。
此揭露內容的各種特點係提供一種用於製造一半導體裝置之方法以及一種藉此產生的半導體裝置。例如且在無限制性下，此揭露內容的各種特點係提供一種用於製造一半導體裝置之方法、以及一種藉此產生的半導體裝置，其係包括一不具有直通矽晶穿孔的中介件。
以下的討論係藉由提供本揭露內容的例子來呈現本揭露內容的各種特點。此種例子並非限制性的，並且因此本揭露內容的各種特點之範疇不應該是必然受限於所提供的例子之任何特定的特徵。在以下的討論中，該些措辭"例如"、"譬如"以及"範例的"並非限制性的，並且大致與"舉例且非限制性的"、"例如且非限制性的"、及類似者為同義的。
如同在此所利用的，"及/或"是表示在表列中藉由"及/或"所加入的項目中的任一個或多個。舉例而言，"x及/或y"是表示該三個元素的集合{(x)、(y)、(x, y)}中的任一元素。換言之，"x及/或y"是表示"x及y中的一或兩者"。作為另一例子的是，"x、y及/或z"是表示該七個元素的集合{(x)、(y)、(z)、(x, y)、(x, z)、(y, z)、(x, y, z)}中的任一元素。換言之，"x、y及/或z"是表示"x、y及z中的一或多個"。
在此所用的術語只是為了描述特定例子之目的而已，因而並不欲限制本揭露內容。如同在此所用的，單數形係欲亦包含複數形，除非上下文另有清楚相反的指出。進一步將會理解到的是，當該些術語"包括"、"包含"、"具有"、與類似者用在此說明書時，其係指明所述特點、整數、步驟、操作、元件及/或構件的存在，但是並不排除一或多個其它特點、整數、步驟、操作、元件、構件及/或其之群組的存在或是添加。
將會瞭解到的是，儘管該些術語第一、第二、等等可被使用在此以描述各種的元件，但是這些元件不應該受限於這些術語。這些術語只是被用來區別一元件與另一元件而已。因此，例如在以下論述的一第一元件、一第一構件或是一第一區段可被稱為一第二元件、一第二構件或是一第二區段，而不脫離本揭露內容的教示。類似地，各種例如是"上方"、"下方"、"側邊"與類似者的空間的術語可以用一種相對的方式而被用在區別一元件與另一元件。然而，應該瞭解的是構件可以用不同的方式加以定向，例如一半導體裝置可被轉向側邊，因而其"頂"表面是水平朝向的，並且其"側"表面是垂直朝向的，而不脫離本揭露內容的教示。此外，該術語"在…上"將會在文件中被利用來表示"在…上方"以及"在…正上方"(例如，不具有介於中間的層)。
在圖式中，各種的尺寸(例如，層厚度、寬度、等等)可能會為了舉例說明的清楚起見而被誇大。此外，相同的元件符號係被利用以透過各種例子的討論來指稱相似的元件。
本揭露內容的各種特點係提供一種半導體裝置，其係包括一不具有直通矽晶穿孔的中介件；以及一種製造其之方法，其例如是包括凸塊接合設備的利用，而不需要專門的直通矽晶穿孔的設備。
本揭露內容的各種特點係提供一種製造一半導體裝置之範例的方法。該範例的方法例如可以包括在一載體上形成一介電層；在該介電層上形成一導電層(或是設置一具有一被形成在其上的介電層及/或導電層的載體)；移除該載體；在該介電層中形成一開口以將該導電層露出至外部；連接一半導體晶粒至透過該開口而被露出至外部的該導電層；以及利用一模製材料以模製該半導體晶粒。
本揭露內容的各種特點亦提供另一種製造一半導體裝置之範例的方法。該範例的方法例如可以包括在一載體上形成一介電層；在該介電層上形成一第一導電層(或是設置一具有一被形成於其之介電層及/或導電層的載體)；連接一半導體晶粒至該第一導電層；利用一模製材料以模製該半導體晶粒；移除該載體；在該介電層中形成一開口以將該第一導電層露出至外部；以及在該介電層上形成一第二導電層，該第二導電層係透過該開口來連接至該第一導電層。
本揭露內容的各種特點係提供另一種製造一半導體裝置之範例的方法。該範例的方法例如可以包括在一載體上形成一介電層(或是設置一具有一被形成在其上的介電層的載體)；在該介電層上的一導電層；連接一半導體晶粒至該導電層；利用一模製材料以模製該半導體晶粒；移除該載體；以及在該介電層中形成一開口以將該導電層露出至外部。
本揭露內容的各種特點係提供一種範例的半導體裝置。該範例的半導體裝置例如可以包括一第一導電層(例如，一重新分佈層)以及一覆蓋該第一導電層的介電層(例如，一鈍化層)；一半導體晶粒，其係例如經由一在該介電層中的孔來電連接至該第一導電層；以及一在該半導體晶粒周圍的模製材料，其中該中介件係被配置以容許一第二導電層(例如，一晶種層)以及一第三導電層(例如，一重新分佈層)能夠被形成在該介電層之下，其中延伸到該介電層中且/或穿過該介電層的該第三導電層係在該第二導電層的正上方，以及一連接至該半導體晶粒的微凸塊墊是在該第三導電層上。
本揭露內容的各種特點亦提供另一種範例的半導體裝置。該第二範例的半導體裝置例如可以包括一中介件(或是一封裝的信號重新分佈結構)，其係包括一介電層、一在該介電層之上的第一導電層、以及一在該介電層之下的第二介電層；一半導體晶粒，其係連接至該第一導電層；以及一模製材料，其係在該半導體晶粒的周圍，其中該中介件係被配置以容許一第一晶種層以及一第一導電層能夠被形成在該介電層之上，並且容許一第二晶種層以及一第二導電層能夠被形成在該介電層之下，並且該第一晶種層以及該第二晶種層係彼此直接電連接的。
本揭露內容的各種特點亦提供另一種範例的半導體裝置。該第三範例的半導體裝置例如可以包括一中介件(或是一封裝的信號重新分佈結構)，其係包括一介電層以及一被形成在該介電層上的導電層；一半導體晶粒，其係連接至該導電層；以及一模製材料，其係在該半導體晶粒的周圍，其中該中介件係被配置以容許一第一晶種層以及一第一導電層能夠被形成在該介電層上，一延伸到該介電層中及/或穿過該介電層的凸塊下晶種層(under bump seed layer)係在該第一晶種層的正下方，並且一凸塊下金屬(under bump metal)係被形成在該凸塊下晶種層之下。
現在將會參考到被提供來強化本揭露內容的各種特點的理解之各種例子的說明來討論。應瞭解的是，此揭露內容的範疇並不限於在此提供及論述的例子之特定的特徵。
參照圖1A至1J，這些圖係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置100之方法的橫截面圖。該範例的製造方法例如可以包括設置一具有一第一介電層111的載體110；形成一第一導電層121；形成一第二導電層123以及一凸塊下金屬125；附接一第一晶圓支撐系統1；移除該載體110；在該第一介電層111中形成一開口111a；在該開口111a形成一微凸塊墊126；附接一半導體晶粒130並且利用一模製材料140(例如，一樹脂、囊封材料、模製化合物、等等)來模製；分開該第一晶圓支撐系統1並且附接一第二晶圓支撐系統2以及附接一導電的互連結構160；以及分開該第二晶圓支撐系統2。
如同在圖1A中所示，在具有該第一介電層111的載體110的設置(或形成)期間，例如是一具有一平的頂表面以及一平的底表面之矽晶圓的載體110係被設置。該載體110(或是任何在此論述的載體)可包括各種不同類型的載體材料的任一種。該載體110例如可以包括一種半導體材料(例如，矽、GaAs、等等)、玻璃、陶瓷(例如，多孔的陶瓷、等等)、金屬、等等。該載體110亦可包括各種不同類型的配置的任一種。例如，該載體110可以是具有一種片的形式(例如，一晶圓形式、一矩形面板形式、等等)。同樣例如的是，該載體110可以是具有一種單一的形式(例如，從一晶圓或面板被單粒化的、原先是以單一的形式被形成的、等等)。該載體110例如可以與任何在此論述的載體共用任一個或是所有的特徵。
例如是一無機介電層(例如，一矽氧化物層、一矽氮化物層、氧化物層、氮化物層、等等)的一第一介電層111可被形成(或者可以是已經被形成)在該載體110的表面上。例如，該第一介電層111可以是已經(或者可以是)透過一氧化製程而被形成。例如，具有一預設厚度的一矽氧化物層及/或矽氮化物層可以藉由在一大約900°C或更高的溫度下，供應氧氣及/或氮化物氣體至一矽晶圓(例如，一熱氧化製程、等等)來加以形成。該第一介電層111或是其之一部分亦可包括一在無製程協助下自然形成在該載體110上的原生氧化物層。該第一介電層111在此亦可被稱為一保護層。該第一介電層111例如可以是從0.01至0.8微米厚的。
相較於一種有機材料的一聚合物層，一層無機材料(例如，一矽氧化物層、一矽氮化物層、等等)可以容許(或協助)一光蝕刻製程能夠更精確地加以執行，因而一具有相對更細的線/間隔/厚度(例如，線路寬度、在相鄰線路之間的間隔、及/或線路厚度)的導電層可被形成在該層無機材料上。例如，一具有大約2/2/2μm至大約10/10/10μm的線/間隔/厚度的導電層可被形成在一層無機材料上(例如，在一矽氧化物(或二氧化矽)層、矽氮化物層、氧化物層、氮化物層、等等上)。注意到的是，此揭露內容的範疇並不限於無機介電材料。例如，在各種的範例實施方式中，該介電層111可包括一種有機材料。此外，注意到的是，該載體110並不需要被設置有該介電層111。
如同在圖1B中所示，在該第一導電層121(其在此亦可被稱為一重新分佈層)的形成期間，該第一導電層121可被形成在該第一介電層111上。在一範例的實施方式中，一第一晶種層121a(例如參見圖3)係被形成在該第一介電層111上，並且該第一導電層121係被形成在該第一晶種層121a上。該第一導電層121接著可以被一第二介電層122所覆蓋，其在此亦可被稱為一鈍化層。
該第一晶種層121a(或是任何在此論述的晶種層)可以是由各種材料的任一種所形成的，其包含但不限於鎢、鈦、其等同物、其之組合、其之合金、等等。該第一晶種層121a例如可以利用各種製程的任一種來加以形成。例如，該第一晶種層121a可以利用一無電的電鍍製程、一電解的電鍍製程、一濺鍍製程、等等中的一或多種來加以形成。例如，該晶種層121a可以是由具有一Cu靶的TiW所形成的。注意到的是，該第一晶種層121a及/或任何在此論述的晶種層亦可被稱為一導電層。同樣注意到的是，任何在此論述的晶種層可以利用相同或類似的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。此外，注意到的是，該第一晶種層121a及/或任何在此論述的晶種層可包括多個層。舉例而言，一第一層可包括TiW，並且一第二層可包括Cu。
該第一導電層121可以是由各種材料的任一種所形成的。例如，該第一導電層121可以是由銅、鋁、金、銀、鈀、其等同物、其之組合、其之合金、其它導電材料、等等所形成的。該第一導電層121例如可以利用各種製程的任一種來加以形成。例如，該第一導電層121可以利用一無電的電鍍製程、一電解的電鍍製程、一濺鍍製程、等等中的一或多種來加以形成。該第一導電層121的圖案化或繞線例如可以利用各種製程的任一種來加以達成。例如，該第一導電層121可以利用一種使用一光阻的光蝕刻製程、等等而被圖案化或繞線。例如，光阻可以被旋轉塗覆(或者以其它方式被施加，例如是一乾膜、等等)在該晶種層121a上。該光阻接著可以利用例如是一遮罩及照射製程而被硬化。接著，該光阻的部分可被蝕去，殘留的光阻可以在一去殘渣製程中被移除，並且乾燥(例如，旋轉清洗乾燥)可加以執行。在形成該第一導電層121之後，該樣版可以被剝除(例如，被化學式剝除、等等)，並且從該第一導電層121露出的晶種層121a可被蝕刻。
注意到的是，該第一導電層121及/或任何在此論述的導電層亦可被稱為一重新分佈層。同樣注意到的是，任何在此論述的導電層可以利用相同或類似的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。此外，注意到的是，該第一導電層121及/或其之形成可以與在此揭露的任何其它導電層及/或其之形成共用任一個或是所有的特徵。
該第二介電層122可以是由各種材料的任一種所形成的。例如，該第二介電層122可以是由一種有機材料(例如，像是聚醯亞胺、苯環丁烯(BCB)、聚苯並噁唑(PBO)的聚合物、其等同物、其之組合、等等)所形成的。同樣例如的是，該第二介電層122可以是由一種無機材料所形成的。該第二介電層122可以利用各種製程的任一種來加以形成。例如，該第二介電層122可以利用旋轉塗覆、噴霧塗覆、浸漬塗覆、棒塗覆、其等同物、其之組合、等等中的一或多種而被形成。注意到的是，該第二介電層122及/或任何在此論述的介電層亦可被稱為一鈍化層。同樣注意到的是，任何在此論述的介電層都可以利用相同或類似的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。此外，注意到的是，該第二介電層121及/或其之形成可以與在此揭露的任何其它介電層及/或其之形成共用任一個或是所有的特徵。
如同在此論述的，在一範例的實施方式中，由於該第一導電層121(例如，具有或是不具有一下面的晶種層121a)可被形成在該無機第一介電層111上(例如，直接在該無機第一介電層111上)，因此可以形成(或是更輕易地形成)以具有一相較於其它可被形成在有機介電層上的導電層之更細的線/間隔/厚度。
該第一導電層121(例如，具有或是不具有一晶種層121a)以及該第二介電層122的形成可以被重複任意次數(例如，利用相同的材料及/或製程、或是不同的個別的材料及/或製程)。在圖1B-1J中之範例的圖示係展示此種層的兩種形成。就此而論，該些層係在圖式中被提供類似的標籤(例如，其係重複該第一導電層121以及該第二介電層122)。
一開口122a(或孔)例如可被形成在該第二介電層122中，並且該第一導電層121的一特定的區域可以透過該開口122a而被露出至外部。該開口122a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、微影、等等)來加以形成。注意到的是，該第二介電層122(或是任何在此論述的介電層)亦可以是原先就形成具有開口122a，其例如是藉由遮罩、或是其它選擇性的介電層形成製程。
如同在圖1C中所示，在該第二導電層123以及該凸塊下金屬125的形成期間，該第二導電層123以及凸塊下金屬125的至少一層係被形成在該第一導電層121上及/或在該第二介電層122上。
在一範例的實施方式中，一第二晶種層123a(例如參見圖3)係被形成在該開口122a的內部(例如，在該第二介電層122中被形成的開口122a的側壁上、及/或在藉由該開口122a而被露出的第一導電層121上)、及/或在該開口122a的外部(例如，在該第二介電層122的頂表面上)。如同在此論述的，該第二晶種層123a可以利用和被用來形成該第一晶種層121a相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該第二晶種層123a(或是任何在此論述的晶種層)在此亦可被稱為一導電層。
繼續該範例實施方式，該第二導電層123係被形成在該第二晶種層123a上。例如，該第二導電層123可被形成以填入在該第二介電層122中的開口122a(或是至少覆蓋其之側表面)。該第二導電層123例如可以利用和該第一導電層121相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該第二導電層123在此亦可被稱為一重新分佈層。
該第二導電層123接著例如可以被該第三介電層124所覆蓋。該第三介電層124可以是由各種材料的任一種且/或利用各種形成介電質的製程的任一種所形成的。例如，該第三介電層124可以利用和被利用以形成該第二介電層122相同的材料及/或製程來加以形成。
一開口124a(或孔)例如可被形成在該第三介電層124中，並且該第二導電層123的一特定的區域可以透過該開口124a而被露出至外部。該開口124a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、等等)來加以形成。或者是，該第三介電層124例如可以原先就被形成具有於其中的開口124a。
一凸塊下晶種層125a(例如參見圖3)例如可被形成在該開口124a的內部(例如，在被形成於該第三介電層124中的開口124a的側壁上、及/或在藉由該開口124a而被露出的第二導電層123上)及/或在該開口124a的外部(例如，在像是第三介電層124的圍繞及/或環繞該開口124a的頂表面上)。如同在此論述的，該凸塊下晶種層125a可以利用和被用來形成該第一晶種層121a及/或該第二晶種層123a相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該凸塊下晶種層125a(或是任何在此論述的晶種層)在此亦可被稱為一導電層。
一凸塊下金屬125係被形成在該凸塊下晶種層125a上。該凸塊下金屬125可以是由各種材料的任一種所形成的，其之非限制性的例子係在此被提出。例如，該凸塊下金屬125可以是由鉻、鎳、鈀、金、銀、其之合金、其之組合、其等同物、等等中的至少一種所形成的。該凸塊下金屬125例如可以包括Ni及Au。接著，凸塊下金屬125例如亦可以包括Cu、Ni及Au。該凸塊下金屬125亦可以利用各種製程的任一種來加以形成，其之非限制性的例子係在此被提出。例如，該凸塊下金屬125可以利用一無電的電鍍製程、電鍍製程、濺鍍製程、等等中的一或多種來加以形成。該凸塊下金屬125例如可以避免或禁止一金屬間化合物形成在該導電的互連結構160與該第二導電層123之間的介面處，藉此改進連到該導電的互連結構160的連接的可靠度。該凸塊下金屬125在此亦可被稱為一導電層。注意到的是，該凸塊下金屬125可包括多個層。例如，該凸塊下金屬125可包括一第一層的Ni以及一第二層的Au。
儘管未描繪在圖1A-1J中，在該凸塊下金屬125的形成之後，一種有邊的修整(或是切削)製程可加以執行，例如是其中正被處理的晶圓的一邊緣係被修整(或是切削)。此種修整可以用例如是藉由研磨的各種方式來加以執行。此種邊緣修整例如可以保護該晶圓在後續的處理期間免於碎屑以及片狀剝落。
為了在此討論之目的，該第一導電層121、第二介電層122、第二導電層123、以及第三介電層124可被視為一中介件120的構件。再者，在此所述的凸塊下金屬125以及微凸塊墊126亦可被視為該中介件120的構件。注意到的是，術語"中介件"係在此被使用來指稱被插置在其它結構之間的一般的封裝結構(例如，一種介電質以及導體的分層式結構)，並且此揭露內容的範疇不應受到有關中介件組成的任意概念所限制或是界定。
如同在圖1D中所示，在該第一晶圓支撐系統1(WSS)的附接期間，該第一晶圓支撐系統1係被附接至該第三介電層124。例如，該第一晶圓支撐系統1可以附接至該第三介電層124以及該凸塊下金屬125。在此時點，被展示在圖1C的底部的載體110係被重新設置到圖1D的頂端(例如，該圖係被倒置或旋轉)。該第一WSS 1可以用各種方式的任一種來附接至該第三介電層124及/或該凸塊下金屬125，其之非限制性的例子係在此加以提供。例如，該第一WSS 1(或是任何在此論述的WSS)可以利用一暫時的黏著劑來附接至該第三介電層124及/或該凸塊下金屬125，當該黏著劑被曝露到熱能或是光能時、當被曝露到特定的化學品時、等等，則喪失其黏著性。一或多個額外的脫開層亦可被利用以使得該第一晶圓支撐系統1的後續的脫開變得容易。該附接製程例如可以包括烘烤該組件(例如，在250°下30分鐘、等等)。該第一晶圓支撐系統1可以由各種材料的任一種來加以形成。例如，該第一WSS 1(或是任何在此論述的WSS)可以由一矽晶圓、一玻璃晶圓、一陶瓷晶圓、一金屬晶圓、等等中的一或多種來加以形成。儘管該第一WSS 1在此大致是被呈現具有一晶圓的形式，但是此揭露內容的範疇並不限於此種形狀。
如同在圖1E中所示，在該載體110的移除期間，在該結構的一與該第一晶圓支撐系統1相反的側邊上的載體110(例如，該第一介電層111被形成在其上的一矽晶圓)係被移除。在一範例的實施方式中，大部分的載體110可以透過一機械式研磨製程而被移除，並且接著其餘的載體110可以透過一化學蝕刻製程而被移除。例如，一矽載體可以被研磨到10-30μm的厚度，並且接著剩餘部分可以藉由一除了研磨之外的製程(例如，藉由化學蝕刻、等等)來加以移除。在另一種其中該第一晶圓支撐系統1係包括一玻璃晶圓或板的範例情節中，此種玻璃晶圓或板係被移除。因此，以此種方式，只有被形成在該載體110的表面上的第一介電層111(例如，一矽氧化物層及/或一矽氮化物層)係保留。例如，如同在圖1E中所繪，只有具有一預設厚度的第一介電層111係保留在該第一導電層121以及該第二介電層122上。注意到的是，該載體移除製程亦可以移除該第一介電層111的一部分；例如，該第一介電層111在該載體110的移除之後可能是比當原先被形成在該載體110上時較薄的。在一範例的實施方式中，該第一介電層111可以是由一種無機材料所形成的，並且該第二及第三介電層122及124可以是由一種有機材料所形成的。然而，注意到的是，本揭露內容的範疇並不限於此種範例類型的材料。
如同在圖1F中所示，在該第一介電層111中的開口111a(或孔)的形成期間，複數個開口111a係選擇性地被形成在該第一介電層111中。該些開口111a可以用各種方式的任一種來加以形成(例如，機械式及/或雷射剝蝕、化學蝕刻、光蝕刻製程、光遮罩及蝕刻製程、等等)。該些開口111a的每一個例如可以對應於該第一導電層121之一藉由該開口111a而被露出至外部的個別特定的區域。在一範例的實施方式中，一開口111a係穿過該無機的第一介電層111以將該第一導電層121之一個別特定的區域露出至外部。在一種其中該第一導電層121被形成在一第一晶種層121a上之範例的實施方式中，該第一導電層121被形成在其上的第一晶種層121a的一特定的區域係穿過該無機的第一介電層111而被露出至外部。注意到的是，在一種其中一介電層(或鈍化層)遮罩係在一蝕刻該開口111a的製程期間被利用的範例情節中，該介電層可以在此種蝕刻之後被剝除，但是亦可以保留(例如，作為一鈍化層、等等)。
如同在圖1G中所示，在該微凸塊墊126(或是其它墊、區域、附接結構、晶粒附接結構、等等)於該開口111a中的形成期間，該微凸塊墊126係被形成在該開口111a中以使得該微凸塊墊126係電連接(例如，直接連接、經由一晶種層來連接、等等)至該第一導電層121。在一範例的實施方式中，該微凸塊晶種層126a(例如，如同在圖2-6中所示)係被形成在該開口111a的內部(例如，在被形成於該第一介電層111中的開口111a的側壁上及/或在該第一導電層121上)、及/或在該開口111a的外部(例如，在該第一介電層111的圍繞該開口111a的頂表面(在圖1G中)上)。該微凸塊晶種層126a例如可以利用和在此關於其它晶種層或導電層所論述的相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該微凸塊晶種層126a及/或微凸塊墊126在此亦可被稱為一導電層。
該微凸塊墊126接著例如可被形成在該微凸塊晶種層126a上。在一範例的實施方式中，該第一晶種層121a(例如，該第一導電層121係被形成在其上)以及該微凸塊晶種層126a(例如，該微凸塊墊126係被形成在其上)可以被插置在該第一導電層121與該微凸塊墊126之間。例如，該第一晶種層121a以及微凸塊晶種層126a可以直接連接至彼此，其係彼此相互面對。注意到的是，在各種的範例實施方式中，該微凸塊晶種層126a的形成可被跳過，並且該微凸塊墊126係被形成在透過該開口111a而被露出的第一晶種層121a上(例如，在一種其中該第一晶種層121a係充分地被形成之範例的實施方式中，以用此種方式來加以利用)。
該微凸塊墊126可包括各種材料的任一種，其之非限制性的例子係在此加以提供。例如，該微凸塊墊126可包括銅、鋁、金、銀、鈀、一般的導電材料、導電材料、其等同物、其之組合、其之合金、任何在此論述的導電材料、等等。在一範例的實施方式中，該微凸塊墊126可包括Ni及Au。在另一範例的實施方式中，該微凸塊墊126可包括Ni、Au及Cu。該微凸塊墊126可以利用各種製程的任一種來加以形成，其之非限制性的例子係在此加以提供。例如，該微凸塊墊126可以利用一無電的電鍍製程、一電解的電鍍製程、一濺鍍製程、等等中的一或多種來加以形成。
該微凸塊墊126係在圖1G中被展示為延伸超過(或是突出)該第一介電層111的頂表面，但是此揭露內容的範疇並不限於此。例如，該微凸塊墊126可包括一頂表面係與該第一介電層111的頂表面共平面的、或是可包括一頂表面係低於該第一介電層111的頂表面。儘管大致被展示為包括一圓柱形的形狀，但是該微凸塊墊126可包括各種幾何配置的任一種，其之各種非限制性的例子係在此加以提供。
同樣注意到的是，該微凸塊墊126可以替代地在接近圖1A-1J中所示的整體製程的開始時，被形成在該第一介電層111中的一孔內。例如，在圖1A與1B之間，一孔可被形成在該第一介電層111中(若此種層存在的話)，並且該微凸塊墊126可以在該第一導電層121於載體110上的形成之前，被形成在此種孔中的載體110上。
如同在圖1H中所示，在該半導體晶粒130的附接以及利用該模製材料140的模製期間，該半導體晶粒130係電連接至該微凸塊墊126，並且利用該模製材料140來加以模製。例如，該半導體晶粒130的導電的凸塊131(或是其它導電的附接結構，例如是導電柱、等等)係透過該焊料132來電連接至該微凸塊墊126。該半導體晶粒130的導電的凸塊131可以用各種方式的任一種來附接至該微凸塊墊126，其之非限制性的例子係在此被提出。例如，該導電的凸塊131可以利用各種焊料附接製程的任一種(例如，一質量回焊製程、一熱壓縮製程、一雷射焊接製程、等等)而被焊接至該微凸塊墊126。同樣例如的是，該導電的凸塊131可以利用一導電的黏著劑、膏、等等來耦接至該微凸塊墊126。在一範例情節中，一焊料膏可以利用一模版以及刮漿板而被施加至該微凸塊墊126，該半導體晶粒130的導電的凸塊131可被設置在該焊料膏上或是之中(例如，利用一種拾放的製程)，並且該焊料膏接著可加以回焊。在該半導體晶粒130的附接之後，該組件可被清洗(例如，利用熱DI水、等等)、受到一助焊劑清洗及烘烤製程、受到一電漿處理製程、等等。
在一範例的實施方式中，一底膠填充150可被形成在該半導體晶粒130與該第一介電層111之間，其例如是圍繞該導電的凸塊131以及微凸塊墊126的被曝露到該底膠填充150(並且因此被該底膠填充150所囊封)的部分。該底膠填充150可包括各種底膠填充材料的任一種。該底膠填充150亦可以利用各種製程的任一種來加以形成(例如，一毛細管底膠填充製程、利用一預先施加的底膠填充材料、等等)。在該半導體晶粒130以及該中介件120(如同各種的層在圖1H中被例示性地分組者)之間的底膠填充150例如可以避免或降低例如是由於在該半導體晶粒130與該中介件120之間的熱膨脹係數差異所造成的翹曲。
在該模製(或囊封)製程中，該半導體晶粒130及/或中介件120可以利用一模製材料140(例如，一模製樹脂或是其它的模製材料或囊封材料)而被囊封，該模製材料140接著可加以固化。在一範例的實施方式中，該模製材料140係覆蓋該半導體晶粒130的側表面以及頂表面。在另一範例的實施方式中，該模製材料140只有覆蓋該半導體晶粒130的側表面(或是只有其之個別的部分)，因此讓該半導體晶粒130的頂表面從該模製材料140露出。該模製材料140可以用各種方式的任一種來加以形成(例如，壓縮模製、轉移模製、泛(flood)模製、等等)。該模製材料140可包括各種類型的模製材料的任一種。例如，該模製材料140可包括一樹脂、一環氧樹脂、一熱固的環氧樹脂模製化合物、一室溫固化類型、等等。
當該模製材料140的一填充物(例如，具有無機填充物或是其它粒子成分)的尺寸係小於(或是遠小於)在該中介件120與該半導體晶粒130之間的一空間或是一間隙的尺寸時，該底膠填充150可以不被利用，並且該模製材料140可以替代地填入在該中介件120與該半導體晶粒130之間的一空間或間隙。在此種範例情節中，該底膠填充製程以及模製製程可以組合成具有一模製的底膠填充之單一模製製程。
該半導體晶粒130例如可包括各種類型的半導體晶粒的任一種，其之非限制性的例子係在此加以提供。例如，該半導體晶粒130可包括一數位信號處理器(DSP)、一微控制器、一微處理器、一網路處理器、一電源管理處理器、一音訊處理器、一視訊處理器、一RF電路、一無線基頻系統單晶片(SoC)處理器、一感測器、一特殊應用積體電路、等等。注意到的是，一或多個被動電性構件亦可以對於該半導體晶粒130為替代及/或額外地加以安裝。
如同在圖1I中所示，在該第二晶圓支撐系統(WSS)2的附接、該第一晶圓支撐系統1的分開、以及該導電的互連結構160的附接期間，該第二WSS 2可以附接至該半導體晶粒130及/或模製材料l40。例如，該第二WSS 2可以與該第一WSS 1共用任一個或是所有的特徵。該第二WSS 2例如可以用一種和該第一WSS 1相同的方式(例如，利用一暫時的黏著劑、真空、機械式附接機構、等等)來加以附接。
在該第二WSS 2的附接之後，附接至該第三介電層124的第一晶圓支撐系統1係和該第三介電層124及/或凸塊下金屬125分開。如同在此論述的，該第一WSS 1可能已經利用一暫時的黏著劑來附接至該第三介電層124及/或該凸塊下金屬125，當該黏著劑被曝露到熱能、雷射能量、化學劑、等等時，該黏著劑係喪失其黏著性(或是其之一大部分的黏著性)。該第一WSS 1從該第三介電層124及/或凸塊下金屬125的分開例如可以藉由將該暫時的黏著劑曝露至使得該黏著劑鬆開的能量及/或化學品來加以執行。在一種其中一脫開層係被利用以附接一玻璃的第一WSS 1的範例情節中，該脫開層(例如，介於該黏著劑與該第一WSS 1之間)可以透過該玻璃的第一WSS 1而遭受到雷射照射，以達成或協助該第一WSS 1從該黏著劑的脫開。注意到的是，其它形式的WSS附接/分離亦可被利用(例如，真空附接、機械式附接、等等)。若必要的話，被利用來附接該第一WSS1的黏著劑例如可以利用一溶劑而被移除。
該導電的互連結構160(或是複數個導電的互連結構160)可以電連接至該露出的凸塊下金屬125(例如，其係在該第一WSS 1的移除之後被露出)。在此時點，例如當該第二晶圓支撐系統2被附接至該半導體晶粒130以及模製材料140時，該導電的互連結構160可以電連接至該凸塊下金屬125。
該導電的互連結構160可包括各種特徵的任一種，其之非限制性的例子係在此被提出。例如，該導電的互連結構160可以是由一共晶焊料(Sn37Pb)、一高鉛的焊料(Sn95Pb)、一無鉛的焊料(SnAg、SnAu、SnCu、SnZn、SnZnBi、SnAgCu、以及SnAgBi)、其之組合、其等同物、等等中之一所形成的。該導電的互連結構160(及/或任何在此論述的導電的互連結構)例如可以包括一導電球體(例如，一焊料球、一銅核心的焊料球、等等)、一導電的凸塊、一導電柱或柱體(例如，一銅柱、一焊料封頂的銅柱、一導線、等等)、等等。
該導電的互連結構160例如可以利用各種回焊及/或電鍍製程的任一種來連接至該凸塊下金屬125。例如，揮發性助焊劑可加以沉積(例如，打點、印刷、等等)在該凸塊下金屬125上，該導電的互連結構160可加以沉積(例如，滴落、等等)在該揮發性助焊劑上，並且接著一約150°C到約250°C的回焊溫度可加以提供。在此時點，該揮發性助焊劑例如可加以揮發並且完全地移除。
如同在以上所提及的，該導電的互連結構160可被稱為一導電的凸塊、一導電球體、一導電柱、一導電柱體、一導電的導線、等等，並且例如可以被安裝在一剛性的印刷電路板、一撓性的印刷電路板、一導線架、等等之上。例如，包含該中介件120的半導體晶粒130接著可以電連接(例如，以一覆晶的形式或是類似於一覆晶的形式、等等)至各種基板的任一種(例如，主機板的基板、封裝基板、導線架基板、等等)。
如同在圖1J中所示，在該第二晶圓支撐系統2的分開期間，附接至該半導體晶粒130及/或模製材料140的第二晶圓支撐系統2係和該半導體晶粒130及/或模製材料140分開。例如，在該完成的半導體裝置100中，該半導體晶粒130的頂表面可以穿過該模製材料140的頂表面而被露出至外部。例如，該半導體晶粒130的頂表面以及該模製材料140的頂表面可以是共面的。在另一範例的實施方式中，該模製材料140可以覆蓋該半導體晶粒130的頂表面。
該中介件120(或是封裝或裝置100)例如可以用一種大量的配置(例如，用一晶圓、面板、條帶、矩陣、等等)來加以形成、或是被形成為單一單元。在一種其中該中介件120(或是封裝或裝置100)係用一種大量的配置而被形成的情節中，在該第二晶圓支撐系統2的分開之後(或是在此種分開之前)，該中介件120以及模製材料140可被單粒化或切割(例如，藉由一鑽石刀片或雷射射束而被鋸開、斷開、拉開、等等)。在此種情節中，該中介件120以及模製材料140的側表面可以藉由此種單粒化製程而被做成是共面的。在一範例情節中，複數個該封裝或裝置100可被置放(例如，模具側向下)在一鋸帶上，並且接著加以鋸開。該鋸例如可以切穿該些封裝或裝置100並且部分地穿過該鋸帶。在鋸開之後，該些封裝或裝置100可加以烘烤。在單粒化之後，該個別的封裝或裝置100可以個別地被插入盤中(例如，其係利用一拾放製程)。
根據在圖1中被描繪提供並且在此論述的例子，本揭露內容係提供一種半導體裝置100(以及其之製造方法)，其係包括該中介件120，其例如是不具有直通矽晶穿孔。例如在不利用複雜且昂貴的直通矽晶穿孔製程下，此種半導體裝置100例如可以利用一般的凸塊接合設備來加以製造。例如，根據本揭露內容的各種特點，一具有相當細微的線/間隔/厚度的導電層首先可被形成在該載體110(例如，一矽晶圓)上，並且接著此種載體110可被移除。
參照圖2，此種圖係展示根據本揭露內容的各種特點的半導體裝置101的橫截面圖，並且參照圖3，此種圖係展示根據本揭露內容的各種特點的一種半導體裝置102的橫截面圖。為了舉例說明的清楚起見，只有一導電的互連結構160係被展示。
如同在圖2中所示，該範例的半導體裝置101可包括一中介件120、一半導體晶粒130、一模製材料140、一底膠填充150、以及一導電的互連結構160。該半導體裝置101例如可以與任一或是所有其它在此提出的半導體裝置(例如，在圖1A-1J中所示的範例的半導體裝置100、等等)共用任一個或是所有的特徵。
該中介件120或是一般分組的層例如可以包括在一第一介電層111(例如，一矽氧化物層及/或一矽氮化物層)之下的一第一晶種層121a；一在該第一晶種層121a之下的第一導電層121；一覆蓋該第一導電層121(或是其之部分)的第二介電層122；一在該第一導電層121之下的第二晶種層123a；一在該第二晶種層123a之下的第二導電層123；以及一覆蓋該第二導電層123(或是其之部分)的第三介電層124。該第一導電層121的線/間隔/厚度例如可以是小於該第二導電層123的線/間隔/厚度。
該中介件120例如可以包括一延伸到該第一介電層111中且/或穿過該第一介電層111(例如，透過一被形成於其中的開口)以及在該第一晶種層121a上的微凸塊晶種層126a；一在該微凸塊晶種層126a上的微凸塊墊126；一在該第二導電層123之下的凸塊下晶種層125a；以及一在該凸塊下晶種層125a之下的凸塊下金屬125。在一範例的實施方式中，該第一晶種層121a以及微凸塊晶種層126a係直接且電性連接至彼此。
如同在此論述的，該術語"中介件"在此可被利用來便利地分組各種的層以供討論。然而，應該瞭解的是，一中介件或是中介件結構可包括在此論述的各種層的任一種，並且不限於任何特定組的層。
該導電的凸塊131係在該半導體晶粒130上，並且該導電的凸塊131係透過該焊料132來電連接至該微凸塊墊126。該底膠填充150係在該半導體晶粒130與該中介件120(例如，該第一介電層111)之間，並且該模製材料140係圍繞該半導體晶粒130以及該底膠填充150的側表面。在該舉例說明的例子中，由於該模製材料140只圍繞該半導體晶粒130的側表面，而不圍繞(或覆蓋)該頂表面，因此該半導體晶粒130的頂表面可被露出至外部。再者，該半導體晶粒130的頂表面以及該模製材料140的頂表面可以是共面的。
如同在此論述的，該導電的互連結構160例如可以是連接至該凸塊下金屬126，並且亦可以被安裝在一基板之上。
在圖2中所示的標籤(1)、(2)及(3)例如可以展示一疊層及/或形成順序。例如，相關於根據本揭露內容的各種特點的半導體裝置101，該中介件120係在該方向(1)上被形成(例如，從該第一介電層111來建構)，並且接著該半導體晶粒130係在該方向(2)上連接至該中介件120(例如，從該中介件120來建構)，並且接著該導電的互連結構160係在該方向(3)上被附接至該中介件120(例如，從該中介件120來建構)。
如同在此論述的，該模製材料140可以圍繞(或覆蓋)該半導體晶粒130的頂表面。一具有此種配置之範例的半導體裝置102係被展示在圖3中。該範例的半導體裝置102例如可以與任一個或是所有在此論述的範例的半導體裝置(例如，該半導體裝置100、半導體裝置101、等等)共用任一個或是所有的特徵。例如，在該範例的半導體裝置102中，除了該半導體晶粒130的側表面之外，該模製材料141可以完全地覆蓋該頂表面。由於該半導體晶粒130係大致在頂表面及側表面被該模製材料141所圍繞，因此該半導體晶粒130可受到保護而與外部的環境隔開。
再者，相較於關於圖1A-1J所論述的半導體裝置100，該範例的半導體裝置101及102分別包括一墊126(例如，一微凸塊墊)，該墊126係在一頂端(例如，以和該半導體晶粒130的一導電的凸塊131連接)比在一底端(例如，延伸穿過該第一介電層111)寬的。例如，其並非是如同在圖1G-1J的微凸塊墊126中所示的圓柱狀的，而是該微凸塊墊126可以是杯狀或是蕈狀的(例如，具有傾斜的桿側壁、或是垂直的桿側壁)。該微凸塊墊126亦被描繪為具有垂直的蓋側壁。
參照圖4，根據本揭露內容的各種特點的一種半導體裝置103的橫截面圖係被展示。該範例的半導體裝置103例如可以與在此論述的其它範例的半導體裝置共用任一個或是所有的特徵(例如，半導體裝置100、半導體裝置101、半導體裝置102、等等)。
如同在圖4中所示，該範例的半導體裝置103的第一導電層121可被形成在該半導體晶粒130的一安裝區域(或是覆蓋區)的外部，並且一球體墊127可被形成在該第一導電層121上。例如，一球體墊開口(或孔)例如可以用一種和在此論述的其它開口相同的方式(例如，藉由剝蝕、蝕刻、等等)，穿過該第一介電層111而被形成。一墊晶種層127a例如可以用一種和在此論述的其它晶種層相同的方式而被形成在該球體墊開口(或孔)中及/或在其周圍。該球體墊127接著可被形成在該球體墊晶種層127a上。該球體墊晶種層127a例如可以直接連接至該第一晶種層121a。
在形成該模製材料141之後，一直通模具穿孔142(TMV)可以穿過該模製材料141而被形成，以露出該球體墊127。該導電球體128接著例如可被形成在該直通模具穿孔142中，並且連接至該球體墊127(例如，電性及/或機械式地連接至該球體墊127)。該導電球體128可以透過該直通模具穿孔142而被露出到該模製材料141的外部。於是，一額外的半導體裝置或構件(未顯示)可以利用該導電球體128來電連接至該半導體裝置103。注意到的是，在一替代的實施方式中，該導電球體128可以被模製到該模製材料141中，並且接著藉由形成該TMV而被露出，以露出該導電球體128。
儘管該範例的半導體裝置103係包括一導電球體128，但是各種互連結構的任一種都可被利用(例如，導電的凸塊、導電柱或柱體、線、等等)。再者，儘管該範例的半導體裝置103係被描繪為該模製材料141覆蓋該半導體晶粒130的頂表面，但是該半導體晶粒130的頂表面亦可以從該模製材料141而被露出，例如是如同針對於在此的其它半導體裝置所描繪者。
現在參考到圖5，此種圖係展示根據本揭露內容的各種特點的一種半導體裝置104的橫截面圖。該範例的半導體裝置104例如可以與在此論述的其它範例的半導體裝置(例如，半導體裝置100、101、102、103、等等)共用任一個或是所有的特徵。
如同在圖5中所示，該半導體裝置104的第一導電層121可被形成在該半導體晶粒130的一安裝區域(或覆蓋區)的外部，並且一金屬柱129可被形成在該第一導電層121上。例如，一柱開口(或孔)例如可以用一種和在此論述的其它開口相同的方式(例如，藉由剝蝕、蝕刻、等等)，穿過該第一介電層111而被形成。一柱晶種層129a例如可以用一種和在此論述的其它晶種層相同的方式，被形成在該柱開口(或孔)中及/或在其周圍。
在形成該模製材料141之後，一直通模具穿孔142(TMV)可以穿過該模製材料141而被形成，以露出該柱晶種層129a。該金屬柱129接著例如可被形成在該柱晶種層129a上。該金屬柱129例如可以用複數個方式的任一個(例如，藉由電鍍、藉由塗敷及回焊、藉由佈線、等等)而被形成。該柱晶種層129a例如可以直接連接至該第一晶種層121a。再者，一金屬墊171可被形成在該金屬柱129上(例如，具有或是不具有一金屬墊晶種層171a)。於是，一額外的半導體裝置或構件(未顯示)可以電連接至該半導體裝置104。
注意到的是，該操作順序僅僅是例子而已，並且本揭露內容的範疇不應該受限於其。例如，參考在圖5中所示的範例的半導體裝置104，該金屬柱129可以在該模製材料149之前被形成。同樣注意到的是，該柱晶種層129a並不必一定被形成。例如，在一範例的實施方式中，該金屬柱129可被形成在該第一晶種層121a上(例如，在該第一晶種層121a的一與該第一導電層121被形成在其上的表面相反的表面上)。
現在參照圖6，此種圖係展示根據本揭露內容的各種特點的一種半導體裝置105的橫截面圖。該範例的半導體裝置105例如可以與在此論述的其它範例的半導體裝置(例如，半導體裝置100、101、102、103、104、等等)共用任一個或是所有的特徵。
如同在圖6中所示，一額外的導電層181(例如，一重新分佈層)可以進一步被形成在一金屬柱129上。該額外的導電層181例如可以與任何在此論述的導電層共用任一個或是所有的特徵。此外，該金屬柱129例如可以與任何在此論述的金屬柱或導電的互連結構共用任一個或是所有的特徵(例如，圖5的金屬柱129、等等)。
例如，一第一額外的介電層191(在此亦可被稱為一鈍化層)係被形成在該金屬柱129周圍的模製材料141上。該第一額外的介電層191例如可以與在此論述的任何介電層共用任一個或是所有的特徵。該額外的導電層181係經由在該第一額外的介電層191中的一開口(或孔)來連接至該金屬柱129，並且進一步被形成在該第一額外的介電層191上。注意到的是，該額外的導電層181可被形成在一額外的晶種層191a上，該晶種層191a例如可以與任何在此論述的晶種層共用任一個或是所有的特徵。
該額外的導電層181係接著被該第二額外的介電層192所覆蓋，並且一開口192a係被形成在該第二額外的介電層192的一預設的區域中。該第二額外的介電層192例如可以與任何其它在此論述的介電層共用任一個或是所有的特徵。該額外的導電層181的一特定的區域例如可以透過該開口192a而被露出至外部。於是，一額外的導電層181(例如，其在此亦可被稱為一重新分佈層)可被形成在該模製材料141的頂表面上，並且一額外的半導體裝置或構件(未顯示)可以電連接至該額外的導電層181。
在此，分別在圖1A-1J、2、3、4、5及6中所示的半導體裝置100、101、102、103、104及105的結構(或是其之任何部分)可被應用至在以下描述的各種半導體裝置的結構，並且本揭露內容並不限於一種半導體裝置的一特定的結構。類似地，形成此種結構的方法亦可以結合在此揭露的範例的方法的任一種來加以利用。
接著轉到圖7A至7H，此種圖係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置200之方法的橫截面圖。描繪在圖7A至7H的範例的半導體裝置及/或方法例如可以與在此提出(例如，關於圖1A至1J、圖2-6、等等)的其它範例的半導體裝置及/或方法的任一個或是全部共用任一個或是所有的特徵。
製造該半導體裝置200之範例的方法例如可以包括設置一具有一第一介電層211的載體210；形成一第一導電層221；附接一半導體晶粒230以及利用一模製材料240來模製；附接一晶圓支撐系統1並且移除該載體240；形成一穿過該第一介電層211的開口211a；形成一第二導電層225以及一凸塊下金屬227；附接一導電的互連結構260；以及分開該晶圓支撐系統1。
如同在圖7A中所示，在具有該第一介電層211的載體210的設置期間，例如是一具有一平的頂表面以及一平的底表面之矽晶圓的載體210係被設置。該載體210及/或其之設置或形成例如可以與在此論述(例如，圖1-6的載體110、等等)的任何載體及/或其之設置或形成共用任一個或是所有的特徵。
例如是一矽氧化物層及/或一矽氮化物層的第一介電層211可以透過一氧化製程而被形成在一矽晶圓的表面上。該第一介電層211以及其之設置或形成例如可以與在此論述的任何介電層(例如，在圖1-6中的第一介電層、等等)共用任一個或是所有的特徵。該第一介電層211在此亦可被稱為一保護層。
如同在圖7B中所示，在該第一導電層221(其亦可被稱為一重新分佈層)的形成期間，該第一導電層221可被形成在該第一介電層211上。該第一導電層221及/或其之形成例如可以與任何在此論述(例如，關於圖1-6、等等)的其它導電層及/或其之形成共用任一個或是所有的特徵。在一範例的實施方式中，一第一晶種層221a(例如參見圖8)係被形成在該第一介電層211上，並且該第一導電層221係被形成在該第一晶種層221a上。該第一導電層221接著可以被一第二介電層222所覆蓋。該第二介電層222及/或其之形成例如可以與任何在此論述(例如，關於圖1-6、等等)的其它介電層及/或其之形成共用任一個或是所有的特徵。
該第一導電層221(例如，具有或是不具有一晶種層221a)以及該第二介電層222的形成可以被重複任意次數(例如，利用相同的材料及/或製程、或是不同的個別的材料及/或製程)。在圖7B-7H中之範例的圖示係展示此種層的兩種形成。就此而論，該些層係在圖式中被提供類似的標籤(例如，其係重複該第一導電層221以及第二介電層222)。
此外，一開口222a(或孔)可被形成在對應於該第一導電層221(或是其之一部分)的第二介電層222中。該開口222a及/或其之形成可以與在此論述的其它開口及/或其之形成共用任一個或是所有的特徵。例如，該開口222a可以與在此論述(例如，關於圖1-6、等等)的開口122a共用任一個或是所有的特徵。
一微凸塊墊223(或是其它墊、接合(landing)、或是附接結構)例如可被形成在該開口222a中。該微凸塊墊223及/或其之形成例如可以與在此論述的其它墊(例如，圖1-6的微凸塊墊126、等等)共用任一個或是所有的特徵。例如，一微凸塊晶種層223a(例如參見圖8)可被形成在透過該開口222a而被露出的第一導電層221上(例如，直接在其上)，並且該微凸塊墊223可被形成在該微凸塊晶種層223a上。該微凸塊晶種層223a及/或微凸塊墊223在此亦可以被稱為導電層。
如同在此論述的(例如，關於圖1-6、等等)，在一範例的實施方式中，由於該第一導電層221(例如，具有或是不具有一下面的晶種層221a)可被形成在該無機的第一介電層211上，因此相較於其它可被形成在有機介電層上的導電層，其可被形成(或是更輕易地被形成)以具有一更細的線/間隔/厚度。
如同在圖7C中所示，在該半導體晶粒230的附接以及利用該模製材料240的模製期間，該半導體晶粒230係電連接至該微凸塊墊223，並且利用該模製材料240來加以模製。該半導體晶粒230及/或其之附接可以與在此論述的其它半導體晶粒及/或其之附接共用任一個或是所有的特徵(例如，在此關於圖1-6所論述的半導體晶粒130及/或其之附接、等等)。
例如，該半導體晶粒230的導電的凸塊231(或是其它導電的附接結構)係透過該焊料232來電連接至該微凸塊墊223。該半導體晶粒230的導電的凸塊231可以用各種方式的任一種來附接至該微凸塊墊223(或是其它墊或接合結構)，其之非限制性的例子係在此被提出。例如，該導電的凸塊231可以利用各種焊料附接製程的任一種(例如，一質量回焊製程、一熱壓縮製程、等等)而被焊接至該微凸塊墊223。同樣例如的是，該導電的凸塊231可以利用一導電的黏著劑、膏、等等來耦接至該微凸塊墊223。
在一範例的實施方式中，一底膠填充250可被形成在該半導體晶粒230與該中介件220(例如，該第二介電層222)之間，例如，其係圍繞該導電的凸塊231以及微凸塊墊223的露出至該底膠填充250的部分。該底膠填充250及/或其之形成可以與在此論述的其它底膠填充及/或其之形成(例如，在此關於圖1-6所論述的底膠填充150、等等)共用任一個或是所有的特徵。該底膠填充250可包括各種底膠填充材料的任一種。此外，該底膠填充250可以利用各種製程的任一種來加以形成(例如，一毛細管底膠填充製程、利用一預先施加的底膠填充材料、等等)。在該半導體晶粒230與中介件220(如同各種的層在圖7F-7H中被說明性地分組者)之間的底膠填充250例如可以避免或降低例如由於在該半導體晶粒230與中介件220之間的熱膨脹係數差異所造成的翹曲。
在該模製製程中，該半導體晶粒230及/或中介件220可以利用一模製材料240(例如，一模製樹脂或其它模製材料)來加以囊封。該模製材料240及/或其之形成例如可以與在此論述的其它模製材料及/或其之形成(例如，在此關於圖1-6所論述的模製材料140、等等)共用任一個或是所有的特徵。在一範例的實施方式中，該模製材料240係覆蓋該半導體晶粒230的側表面及頂表面。在另一範例的實施方式中，該模製材料240只覆蓋該半導體晶粒230的側表面(或是只有其之個別的部分)，因此讓該半導體晶粒230的頂表面從該模製材料240而被露出。該模製材料240可以用各種方式的任一種來加以形成(例如，壓縮模製、轉移模製、泛模製、等等)。該模製材料240可包括各種類型的模製材料的任一種。例如，該模製材料240可包括一樹脂、一環氧樹脂、一熱固的環氧樹脂模製化合物、一室溫固化類型、等等。如同在此論述的，該模製材料240例如亦可被利用以形成一模製的底膠填充，以代替該底膠填充250。
如同在圖7D中所示，在該晶圓支撐系統1的附接以及該載體210的移除期間，該晶圓支撐系統1係附接至該半導體晶粒230以及該模製材料240的頂表面，並且在該第一介電層211之下的載體210(例如，一矽晶圓)例如是透過一研磨製程及/或一蝕刻製程而被移除。該晶圓支撐系統1及/或其之附接例如可以與在此論述的其它晶圓支撐系統(例如，在此關於圖1-6所論述的範例的第一晶圓支撐系統1及/或第二晶圓支撐系統2、等等)共用任一個或是所有的特徵。此外，該載體210的移除例如可以與任何在此論述的載體移除(例如，在此關於圖1-6所論述的載體110的移除、等等)共用任一個或是所有的特徵。在一範例的實施方式中，在該載體210的移除之後，只有該第一介電層211係保留在該第一重新分佈層221以及該第二介電層222的底表面上。
如同在圖7E中所示，在該開口211a(或孔)在該第一介電層211中的形成期間，複數個開口211a係選擇性地被形成在該第一介電層211中。該開口211a及/或其之形成例如可以與在此論述(例如，關於圖1-6、等等)的其它開口及/或其之形成共用任一個或是所有的特徵。例如，該開口211a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、光蝕刻製程、等等)來加以形成。該些開口211a的每一個例如可以對應於該第一導電層221之一藉由該開口211a而被露出至外部的個別特定的區域。在一範例的實施方式中，一開口211a係穿過該無機的第一介電層211以將該第一導電層221之一個別特定的區域露出至外部。在一其中該第一導電層221係被形成在一第一晶種層221a上之範例的實施方式中，該第一晶種層221a的該第一導電層221被形成在其上的一特定的區域係穿過該無機的第一介電層211而被露出至外部。
圖7E的範例的圖示亦展示一第三介電層224被形成在該第一介電層211上(例如，直接在其上)。此種第三介電層224及/或其之形成可以與在此論述(例如，關於圖1-6、等等)的其它介電層或是其之形成共用任一個或是所有的特徵。在一範例情節中，該第三介電層224可包括一有機層，並且該第一介電層211可包括一無機層。在此種範例實施方式中，該開口211a可以在同一形成製程中，穿過該第三介電層224以及第一介電層211而被形成。
如同在圖7F中所示，在該第二導電層225以及凸塊下金屬227的形成期間，該第二導電層225以及凸塊下金屬227的至少一層係被形成在該第一導電層221之下且/或在該第三介電層224之下。
在一範例的實施方式中，一第二晶種層225a(例如參見圖8)係被形成在該開口211a的內部(例如，在被形成於該第一介電層211及/或第三介電層224中的開口211a的側壁上、及/或在該第一導電層221上)、及/或在該開口211a的外部(例如，在該開口211a周圍及/或從該開口211a延伸的第三介電層224的底表面上)。該第二晶種層225a在此亦可被稱為一導電層。在一範例的實施方式中，該第二晶種層225a可被直接形成在該第一晶種層221a上。然而，在各種的範例實施方式中，形成該第二晶種層225a可被跳過，並且該第二導電層225被形成在該第一晶種層221a上。
繼續該範例實施方式，該第二導電層225係被形成在該第二晶種層225a上。例如，該第二導電層225可被形成以填入在該第三介電層224中及/或在該第一介電層211中的開口211a(或是至少覆蓋其之側表面)。該第二導電層225例如可以利用和在此所提出的其它導電層相同的材料及/或製程(例如，圖1-6的第一導電層121、等等)來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該第二導電層225在此亦可被稱為一重新分佈層。
該第二導電層225接著例如可以被該第四介電層226所覆蓋。該第四介電層226例如可以利用和被用以形成該第二介電層222以及第三介電層224相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。
該第三介電層224以及該第二導電層225(例如，具有或是不具有一晶種層225a)的形成可以被重複任意次數(例如，其係利用相同的材料及/或製程、或是不同的個別的材料及/或製程)。在圖7F-7H中之範例的圖示係展示此種層的兩種形成。就此而論，該些層係在圖式中被提供類似的標籤(例如，其係重複該第三介電層224以及第二導電層225)。
一開口224a(或孔)例如可被形成在該第四介電層226中，並且該第二導電層225的一特定的區域可以透過該開口224a而被露出至外部。如同所有在此論述的開口，該開口224a可以用各種方式的任一種來加以形成(例如，機械式及/或雷射剝蝕、化學蝕刻、在該介電層的形成期間的遮罩、等等)。
一凸塊下晶種層227a(例如參見圖8)例如可被形成在該開口224a的內部(例如，在被形成於該第四介電層226中的開口224a的側壁上及/或在藉由該開口224a而被露出的第二導電層225上)及/或在該開口224a的外部(例如，在該第四介電層226的例如在圍繞及/或環繞該開口224a的底表面上)。如同在此論述的，該凸塊下晶種層227a可以利用和被用來形成在此論述的晶種層的任一個(例如，圖1-6的第一晶種層121a、第二晶種層123a、及/或凸塊下晶種層125a、等等)相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該凸塊下晶種層227a(或是任何在此論述的晶種層)在此亦可被稱為一導電層。
一凸塊下金屬227係被形成在該凸塊下晶種層227a上。該凸塊下金屬227及/或其之形成可以與在此論述的其它凸塊下金屬及/或其之形成(例如，圖1-6的凸塊下金屬125、等等)共用任一個或是所有的特徵。
為了在此討論之目的，該第一導電層221、第二介電層222、第二導電層225、第三介電層224、以及第四介電層226可被視為一中介件220的構件。再者，該微凸塊墊223以及凸塊下金屬227亦可被視為該中介件220的構件。
如同在圖7G中所示，在該導電的互連結構260的附接期間，該導電的互連結構260可以電連接至該凸塊下金屬227。在此時點，例如當該晶圓支撐系統1被附接至該半導體晶粒230以及模製材料240時，該導電的互連結構260可以電連接至該凸塊下金屬227。該導電的互連結構260及/或其之附接的方法例如可以與任何在此論述的導電的互連結構及/或其之附接的方法(例如，圖1-6的導電的互連結構160、等等)共用任一個或是所有的特徵。
如同在圖7H中所示，在該晶圓支撐系統1的分開期間，附接至該半導體晶粒230及/或模製材料240的晶圓支撐系統1係和該半導體晶粒230及/或模製材料240分開。該晶圓支撐系統1及/或其之分開的方法例如可以與任何在此論述的其它晶圓支撐系統及/或其之分開的方法(例如，圖1-6的第一晶圓支撐系統1及/或第二晶圓支撐系統2、等等)共用任一個或是所有的特徵。
在完成的範例的半導體裝置200中，該半導體晶粒230的頂表面例如可以透過該模製材料240的頂表面而被露出至外部。例如，該半導體晶粒230的頂表面以及該模製材料240的頂表面可以是共面的。在另一範例的實施方式中，該模製材料240可以覆蓋該半導體晶粒230的頂表面。
如同在此論述(例如，關於圖1-6、等等)的例子的任一個或是全部，該中介件220(或封裝200)例如可以用一種大量的配置、或是作為單一單元來加以形成。如同在此論述的，在一種其中該中介件220(或封裝200)係用一種大量的配置而被形成的範例情節中，一單粒化製程可加以執行。
參照圖8，此種圖係展示描繪根據本揭露內容的各種特點的一種半導體裝置201的橫截面圖。
如同在圖8中所示，該範例的半導體裝置201可包括一中介件220、一半導體晶粒230、一模製材料240、一底膠填充250、以及一導電的互連結構260。該半導體裝置201例如可以與在圖7A-7H中所示之範例的半導體裝置200、及/或任何其它在此提出(例如，相關圖1-6、等等)的半導體裝置共用任一個或是所有的特徵。
該中介件220例如是包括一在一第一介電層211(例如，一矽氧化物層及/或一矽氮化物層)上的第一晶種層221a；一在該第一晶種層221a上的第一導電層221；一覆蓋該第一導電層221的第二介電層222；一在該第一介電層211之下並且直接連接至該第一晶種層221a的第二晶種層225a；一在該第二晶種層225a之下的第二導電層225；以及一覆蓋該第二導電層225的第三介電層224。該第一導電層221的線/間隔/厚度例如可以是小於該第二導電層225的線/間隔/厚度。
該中介件220或是一般分組的層例如可以包括一微凸塊晶種層223a，其係延伸到該第二介電層222中且/或穿過該第二介電層222(例如，經由一被形成於其中的開口)並且在該第一導電層221上；一在該微凸塊晶種層223a上的微凸塊墊223；一在該第二導電層225之下的凸塊下晶種層227a；以及一在該凸塊下晶種層227a之下的凸塊下金屬227。在一範例的實施方式中，該第一晶種層221a以及第二晶種層225a係直接且電性連接至彼此。
該導電的凸塊231係在該半導體晶粒230上，並且該導電的凸塊231係透過該焊料232來電連接至該微凸塊墊223。該底膠填充250係介於該半導體晶粒230與中介件220(例如，該第二介電層222)之間，並且該模製材料240係圍繞該半導體晶粒230以及底膠填充250的側表面。在該舉例說明的例子中，該模製材料240係圍繞該半導體晶粒230的側表面，並且亦圍繞其之頂表面。
該導電的互連結構260例如可以連接至該凸塊下金屬227，並且亦可以被安裝在一如同在此論述的基板之上。
在圖8中所示的標籤(1)及(2)例如可以展示一疊層及/或形成的順序。例如，相關於該半導體裝置201，根據本揭露內容的各種特點，該中介件220的一第一部分係被形成在該方向(1)上(例如，從該第一介電層211來建構)並且該半導體晶粒230係電連接至此種第一部分，並且接著該中介件220的第二其餘的部分係被形成在該方向(2)上(例如，從該第一介電層211來建構)並且該導電的互連結構260係附接至此種第二其餘的部分。
參照圖9A至9J，此種圖係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置300之方法的橫截面圖。在圖9A至9J描繪之範例的半導體裝置及/或方法例如可以與在此提出(例如，關於圖1A至1J、圖2-6、圖7A-7H、圖8、等等)的其它範例的半導體裝置及/或方法的任一個或是全部共用任一個或是所有的特徵。
製造該半導體裝置300之範例的方法例如可以包括設置一具有一第一介電層311的載體310；形成一第一導電層321；形成一第二導電層323；形成一微凸塊墊325；附接一半導體晶粒330以及利用一模製材料340來模製；附接一晶圓支撐系統1；移除該載體310；在該第一介電層311中形成一開口311a；在該開口311a中及/或周圍形成一凸塊下金屬327；連接一導電的互連結構360；以及分開該晶圓支撐系統1。
如同在圖9A中所示，在具有該第一介電層311的載體310的形成或設置期間，例如是一具有一平的頂表面以及一平的底表面之矽晶圓的載體310係被設置。該載體310以及其之設置或形成例如可以與任何在此論述的載體(例如，圖1-6的載體110、圖7-8的載體210、等等)共用任一個或是所有的特徵。
該第一介電層311(例如一矽氧化物層及/或一矽氮化物層)可以透過一氧化製程而被形成在一矽晶圓的表面上。該第一介電層311以及其之設置或形成例如可以與任何在此論述的介電層(例如，圖1-6的第一介電層111、圖7-8的第一介電層211、等等)共用任一個或是所有的特徵。該第一介電層311在此亦可被稱為一保護層。
如同在圖9B中所示，在該第一導電層321(其亦可被稱為一重新分佈層)的形成期間，該第一導電層321可被形成在該第一介電層311上。該第一導電層321及/或其之形成可以與在此論述(例如，關於圖1-8、等等)的其它導電層共用任一個或是所有的特徵。在一範例的實施方式中，一第一晶種層321a(例如參見圖10)係被形成在該第一介電層311上，並且該第一導電層321係被形成在該第一晶種層321a上。
該第一導電層321接著可以被覆蓋一第二介電層322。該第二介電層322及/或其之形成例如可以與任何在此論述(例如，關於圖1-8、等等)的其它介電層及/或其之形成共用任一個或是所有的特徵。
該第一導電層321(例如，具有或是不具有一晶種層321a)以及該第二介電層322的形成可以被重複任意次數(例如，其係利用相同的材料及/或製程、或是不同的個別的材料及/或製程)。在圖9C-9J中之範例的圖示係展示此種層的兩種形成。就此而論，該些層係在圖式中被提供類似的標籤(例如，其係重複該第一導電層321以及第二介電層322)。
在圖9描繪的例子中，由於該導電的互連結構360係稍後連接至該第一導電層321，因此相較於在以下論述的第二導電層323的線/間隔/厚度，該第一導電層321的線/間隔/厚度例如可以被形成為較大的。然而，此揭露內容的範疇並不限於此種相對的尺寸。
如同在圖9C中所示，在該第二導電層323的形成期間，該第二導電層323係被形成在該第一導電層321上及/或在該第二介電層322上。在一範例的實施方式中，一第二晶種層323a(例如參見圖10)係被形成在該第二介電層322的一頂表面上及/或在其之一延伸穿過該第二介電層322至該第一導電層321的開口(或孔)中，一第二導電層323係被形成在該第二晶種層323a上，並且該第二導電層323係被該第三介電層324所覆蓋。再者，一開口324a可被形成在該第三介電層324中，使得該第二導電層323的一對應於該開口324a的特定的區域被露出至外部。該第二導電層323、第三介電層324、及/或於其中的開口(或孔)及/或其之形成可以與在此論述(例如，關於圖1-8、等等)的其它導電層、介電層、以及開口、以及其之形成共用任一個或是所有的特徵。例如，此種形成可以被重複任意次數。
如同在圖9D中所示，在該微凸塊墊325(或是其它墊、區域、附接結構、晶粒附接結構、等等)在該開口324a中的形成期間，該微凸塊墊325係被形成在該開口324a中，使得該微凸塊墊325係電連接至該第二導電層323。在一範例的實施方式中，一微凸塊晶種層325a(例如參見圖10)係被形成在該開口324a的內部(例如，在藉由該開口324a而被露出的第二導電層323上及/或在該開口324a的側壁上)、及/或在該開口324a的外部(例如，在該第三介電層324的頂表面(在圖9D中)上)。該微凸塊晶種層325a例如可以利用和在此關於其它晶種層所論述者相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該微凸塊晶種層325a及/或微凸塊墊325在此亦可被稱為一導電層。
該微凸塊墊325接著例如可被形成在該微凸塊晶種層325a上。例如，在一範例的實施方式中，該微凸塊晶種層325a係被插置在該第二導電層323與該微凸塊墊325之間。該微凸塊墊325及/或其之形成例如可以與任何在此論述的其它墊或微凸塊墊及/或其之形成(例如，關於圖1-6、圖7-8、等等)共用任一個或是所有的特徵。該微凸塊晶種層325a及/或微凸塊墊325在此亦可被稱為一導電層。
儘管未描繪在圖9A-9J中，在該凸塊下金屬325的形成之後，一有邊的修整(或是切削)製程可加以執行，例如是其中正被處理的晶圓的一邊緣係被修整(或是切削)。此種修整可以用例如是藉由研磨的各種方式來加以執行。此種邊緣修整例如可以保護該晶圓在後續的處理期間免於碎屑以及片狀剝落。
如同在圖9E中所示，在該半導體晶粒330的附接以及利用該模製材料340的模製期間，該半導體晶粒330係電連接至該微凸塊墊325，並且利用該模製材料340來加以模製。該半導體晶粒330及/或其之附接可以與在此論述的其它半導體晶粒及/或其之附接(例如，關於圖1-6、圖7-8、等等)共用任一個或是所有的特徵。例如，在一範例情節中，一焊料膏可以利用一模版以及刮漿板而被施加至該微凸塊墊326，該半導體晶粒330的導電的凸塊331可被設置在該焊料膏上或是之中(例如，其係利用一拾放的製程)，並且該焊料膏接著可加以回焊。在該半導體晶粒330的附接之後，該組件可被清洗(例如，利用熱DI水、等等)、受到一助焊劑清洗及烘烤製程、受到一電漿處理製程、等等。
例如，該半導體晶粒330的導電的凸塊331(或是其它導電的附接結構)係透過該焊料332來電連接至該微凸塊墊325。該半導體晶粒330的導電的凸塊331可以用各種方式的任一種來附接至該微凸塊墊325(或是其它墊或接合結構)，其之非限制性的例子係在此被提出。例如，該導電的凸塊331可以利用各種焊料附接製程的任一種(例如，一質量回焊製程、一熱壓縮製程、等等)而被焊接至該微凸塊墊325。同樣例如的是，該導電的凸塊331可以利用一導電的黏著劑、膏、等等來耦接至該微凸塊墊325。
在一範例的實施方式中，一底膠填充350可被形成在該半導體晶粒330與中介件320(例如，該第三介電層324)之間，例如，其係圍繞該導電的凸塊331以及微凸塊墊325的被露出至該底膠填充350的部分。該底膠填充350或是其之形成可以與在此論述(例如，關於圖1-6、圖7-8、等等)的其它底膠填充共用任一個或是所有的特徵。
在該模製製程中，該半導體晶粒330及/或中介件320可以利用一模製材料340(例如，一模製樹脂或是其它模製材料或囊封材料)而被囊封，該模製材料340接著可加以固化。該模製材料340及/或其之形成可以與在此論述的其它模製材料及/或其之形成(例如，關於圖1-6、圖7-8、等等)共用任一個或是所有的特徵。在一範例的實施方式中，該模製材料340係覆蓋該半導體晶粒330的側表面以及頂表面。在另一範例的實施方式中，該模製材料340只覆蓋該半導體晶粒330的側表面(或是只有其之個別的部分)，因此讓該半導體晶粒330的頂表面從該模製材料340被露出。如同在此論述的，該模製材料340亦可被利用以形成一模製的底膠填充，例如其係取代該底膠填充350。
如同在圖9F中所示，在該晶圓支撐系統1的附接期間，該晶圓支撐系統1係附接至該半導體晶粒330以及該模製材料340的頂表面。在另一範例的實施方式中，當該模製材料340覆蓋該半導體晶粒330的頂表面時，該晶圓支撐系統1係附接至該模製材料340的頂表面。該晶圓支撐系統1及/或其之附接例如可以與在此論述(例如，關於圖1-6、圖7-8、等等)的其它晶圓支撐系統及/或其之附接共用任一個或是所有的特徵。
如同在圖9G中所示，在該載體310的移除期間，附接至該第一介電層311的載體310(例如，一矽晶圓)係被移除。例如，大部分或全部的載體310可以透過一機械式研磨製程而被移除，並且接著任何剩餘的載體310可以透過一化學蝕刻製程而被完全地移除。該載體310的移除例如可以與任何在此論述(例如，關於圖1-6、圖7-8、等等)的載體移除共用任一個或是所有的特徵。在一範例的實施方式中，在該載體310的移除之後，只有原先被形成或設置在該載體310的表面上的第一介電層311(例如，一矽氧化物層及/或一矽氮化物層)係保留。
如同在圖9H中所示，在該些開口311a(或孔)於該第一介電層311中的形成期間，複數個開口311a係選擇性地被形成在該第一介電層311中。該些開口311a及/或其之形成例如可以與在此論述(例如，關於圖1-6、圖7-8、等等)的其它開口及/或其之形成共用任一個或是所有的特徵。例如，該些開口311a可以用各種方式的任一種來加以形成(例如，機械式及/或雷射剝蝕、化學蝕刻、光蝕刻製程，光遮罩及蝕刻製程、等等)。該些開口311a的每一個例如可以對應於該第一導電層321之一藉由該開口311a而被露出至外部的個別特定的區域。在一範例的實施方式中，一開口311a係穿過該無機的第一介電層311以將該第一導電層321之一個別特定的區域露出至外部。在一種其中該第一導電層321被形成在一第一晶種層321a上之範例的實施方式中，該第一晶種層321a的一該第一導電層321被形成在其上的特定的區域係穿過該無機的第一介電層311而被露出至外部。
圖9H的範例的圖示亦展示一第四介電層326被形成在該第一介電層311上(例如，直接在其上)或是之下。此種第四介電層326及/或其之形成可以與在此論述(例如，關於圖1-6、圖7-8、等等)的其它介電層及/或其之形成共用任一個或是所有的特徵。在一範例的實施方式中，該第四介電層326可包括一有機層，並且該第一介電層311可包括一無機層。在此種範例實施方式中，該些開口311a可以在同一個形成製程中，穿過該第四介電層326以及第一介電層311而被形成。
如同在圖9I中所示，該凸塊下金屬327係被形成在該開口311a中及/或之上，並且該導電的互連結構360係被附接至該凸塊下金屬327。該凸塊下金屬327及/或其之形成可以與在此論述(例如，關於圖1-6、圖7-8、等等)的其它凸塊下金屬及/或其之形成共用任一個或是所有的特徵。此外，該導電的互連結構360及/或其之附接可以與在此論述(例如關於圖1-6、圖7-8、等等)的其它導電的互連結構及/或其之附接共用任一個或是所有的特徵。
例如，一凸塊下晶種層327a(例如參見圖10)例如可被形成在該開口311a的內部(例如，在被形成於該第四介電層326中及/或被形成於該第一介電層311中的開口311a的側壁上、及/或在該第一導電層321或是對應的晶種層321a上)、以及在該開口311a的外部(例如，在該第四介電層326的圍繞或是環繞該開口311a的底表面上)。如同在此論述的，該凸塊下晶種層327a可以利用和被用來形成在此論述(例如，關於圖1-6、圖7-8、等等)的晶種層的任一個相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該凸塊下晶種層327a在此亦可被稱為一導電層。
當該凸塊下金屬327被形成在該第一介電層311的開口311a上，並且該導電的互連結構360係連接至該凸塊下金屬327時，該導電的互連結構360係電連接至該第一導電層321。在所提供的例子中，該第一晶種層321a以及凸塊下晶種層327a係直接且電性連接至彼此，其係彼此相互面對。在一替代的配置中，例如是在無專用的凸塊下晶種層327a被形成下，該第一導電層321可被形成在該第一晶種層321a的一第一側上，並且該凸塊下金屬層327可被形成在該第一晶種層321a的一第二側上。
為了在此討論之目的，該第一導電層321、第二介電層322、第二導電層323、以及第三介電層324可被視為一中介件320的構件。再者，上述的微凸塊墊325以及凸塊下金屬327亦可被視為該中介件320的構件。
如同在圖9J中所示，在該晶圓支撐系統1的分開期間，該晶圓支撐系統1係和該半導體晶粒330及/或該模製材料340分開。該晶圓支撐系統1及/或其之分開的方法例如可以與任何在此論述(例如，關於圖1-6、圖7-8、等等)的晶圓支撐系統及/或其之分開的方法共用任一個或是所有的特徵。
在該完成的範例的半導體裝置300中，該半導體晶粒330的頂表面例如可以透過該模製材料340的頂表面而被露出至外部。例如，該半導體晶粒330的頂表面以及該模製材料340的頂表面可以是共面的。在另一範例的實施方式中，該模製材料340可以覆蓋該半導體晶粒330的頂表面。
如同在此論述(例如，關於圖1-8、等等)的例子的任一個或是全部，該中介件320(或是封裝300)例如可以用一種大量的配置、或是作為單一單元來加以形成。如同在此論述的，在一其中該中介件320(或是封裝300)係用一種大量的配置而被形成的範例情節中，一單粒化製程可加以執行。
參照圖10，此種圖係展示描繪根據本揭露內容的各種特點的一種半導體裝置301的橫截面圖。
如同在圖10中所示，該範例的半導體裝置301可包括一中介件320、一半導體晶粒330、一模製材料340、一底膠填充350、以及一導電的互連結構360。該半導體裝置301例如可以與在圖9A-9J中所示的範例的半導體裝置300、及/或任何其它在此提出(例如，相關圖1-8、等等)的半導體裝置共用任一個或是所有的特點。
該中介件320例如可以包括一在一第一介電層311(例如，一矽氧化物層及/或一矽氮化物層)之上的第一晶種層321a；一在該第一晶種層321a上的第一導電層321；一覆蓋該第一導電層321的第二介電層322；一在該第一導電層321上的第二晶種層323a；一在該第二晶種層323a上的第二導電層323；以及一覆蓋該第二導電層323的第三介電層324。該第一導電層321的線/間隔/厚度例如可以是大於該第二導電層323的線/間隔/厚度。
該中介件320或是一般分組的層例如可以包括一微凸塊晶種層325a，其係延伸到該第三介電層324中且/或穿過該第三介電層324(例如，經由一被形成於其中的開口)並且在該第二導電層323上；一在該微凸塊晶種層325a上的微凸塊墊325；一在該第一導電層321之下的凸塊下晶種層327a；以及一在該凸塊下晶種層327a之下的凸塊下金屬327。在一範例的實施方式中，該第一晶種層321a以及該凸塊下晶種層327a係直接且電性連接至彼此。
該導電的凸塊331係在該半導體晶粒330上，並且該導電的凸塊331係透過該焊料332來電連接至該微凸塊墊325。該底膠填充350係在該半導體晶粒330與該中介件320(例如，該第三介電層324)之間，並且該模製材料340係圍繞該半導體晶粒330以及該底膠填充350的側邊部分。在該舉例說明的例子中，該模製材料340係圍繞該半導體晶粒330的側表面，並且亦圍繞其之頂表面。
該導電的互連結構360例如可以連接至該凸塊下金屬327，並且亦可以被安裝在一如同在此論述的基板之上。
在圖10中所示的標籤(1)及(2)例如可以展示一疊層及/或形成的順序。例如，相關於該半導體裝置301，根據本揭露內容的各種特點，該中介件320(或是其之一第一部分)係在該方向(1)上被形成(例如，從該第一介電層311來建構)，該半導體晶粒330係連接至該中介件320，並且接著凸塊下晶種層327a及凸塊下金屬327(其例如可被視為該中介件320的一第二部分)以及該導電的互連結構360係在該方向(2)上連接至該中介件320(例如，從該第一導電層321或第一晶種層321a來建構)。
參照圖11A，此種圖係展示在一種其中一中介件的平坦化製程並未被執行的範例情節中之一種結構的橫截面圖，並且參照圖11B，此種圖係展示根據本揭露內容的各種特點的在一種其中一中介件的一平坦化製程係被執行的範例情節中之一種結構的橫截面圖。
如同在圖11A中所示，由於該第一導電層321'的線/間隔/厚度係大於被形成在其上的第二導電層323'的線/間隔/厚度，因此若一平坦化製程並未被執行，則該第二導電層323'的平坦度可能會減小。再者，當另一第三導電層(未顯示)被形成在該第二導電層323'上時，該第三導電層的平坦度可能會進一步減小。範例的晶種層321a'及323a'亦被展示。
如同在圖11B中所示，在該第一導電層321被形成之後，一平坦化製程可加以執行，並且因此該第二導電層323的平坦度可加以改善。此外，另一被形成在該第二導電層323上的第三導電層(未顯示)的平坦度亦可加以改善。範例的晶種層321a及323a亦被展示。
參照圖12A，此種圖係展示描繪一第一範例的平坦化製程的橫截面圖，並且參照圖12B，此種圖係展示描繪(例如，導電層及/或介電層、等等的)一第二範例的平坦化製程的橫截面圖。
在圖12A所示的第一範例的平坦化製程中，只有該導電層321被平坦化。例如，在該導電層321被形成於該介電層322的舉例說明的凹處中以及在該凹處之外後，一化學及/或機械式平坦化製程係被施加至在該凹處之外的導電層321。例如，該導電層321及/或介電層322的頂表面可以透過一鑲嵌方法而被平坦化。
在圖12B所示的第二範例的平坦化製程中，只有該介電層322被平坦化。例如，在該導電層321被形成並且被該介電層322所覆蓋之後，一化學及/或機械式平坦化製程係被施加至該介電層322。例如，該導電層321及/或介電層322的頂表面可被平坦化，注意到的是，在圖12A及12B中所示的範例平坦化製程的任一個中，該導電層321以及介電層322都可被平坦化(例如，每一個都受到化學及/或機械式平坦化)。
該平坦化例如可以有助於針對最小化該一或多個導電層的線/間隔/厚度之努力。注意到的是，該平坦化製程可以內含於在此論述的製程流程的任一個中(例如，在一導電層及/或介電層的形成之後)。
參照圖13A至13J，此種圖係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置400之方法的橫截面圖。描繪在圖13A至13J中的範例的半導體裝置及/或方法例如可以與在此提出的其它範例的半導體裝置及/或方法的任一個或是全部共用任一個或是所有的特徵(例如，關於圖1A至1J，例如是用一玻璃、陶瓷、金屬、或其它類型來取代舉例說明的矽載體材料、或是關於任何其它圖)。
該範例的製造方法例如可以包括設置一具有一第一介電層411的載體410；形成一第一導電層421；形成一第二導電層423以及一凸塊下金屬425；附接一第一晶圓支撐系統1；移除該載體410；在該第一介電層411中形成一開口411a；在該開口411a形成一微凸塊墊426；附接一半導體晶粒430以及利用一模製材料440(例如，一樹脂、囊封材料、模製化合物、等等)來模製；分開該第一晶圓支撐系統1並且附接一第二晶圓支撐系統2以及附接一導電的互連結構460；以及分開該第二晶圓支撐系統2。
如同在圖13A中所示，在具有該第一介電層411的載體410的設置(或形成)期間，例如是具有一平的頂表面以及一平的底表面之一玻璃、多孔的陶瓷、或金屬的載體410係被設置。該載體410例如可以包括一種半導體材料(例如，矽、GaAs、等等)、玻璃、陶瓷(例如，多孔的陶瓷、等等)、金屬、等等。該載體410亦可包括各種不同類型的配置的任一種。例如，該載體410可以是具有一種片的形式(例如，一晶圓形式、一矩形面板形式、等等)。同樣例如的是，該載體410可以是具有一種單一的形式(例如，從一晶圓或面板被單粒化的、原先是以單一的形式被形成的、等等)。該載體410例如可以與任何在此論述的載體共用任一個或是所有的特徵。
一例如是一有機介電層(例如，其係由聚醯亞胺、苯並環丁烯、或是聚苯並噁唑、等等所形成)的第一介電層411可以是(或者可以是已經)例如透過一塗覆製程而被形成在該載體410的表面上。例如，該第一介電層411可以透過旋轉塗覆、噴霧塗覆、浸漬塗覆、桿塗覆、其等同物、等等的任一種或是多種而被形成，但是本揭露內容並不限於此。注意到的是，此揭露內容的範疇並不限於有機材料。該第一介電層411例如可以是從0.01到0.8微米厚的。該第一介電層411例如可以與任何在此論述的介電層共用任一個或是所有的特徵。例如，在各種的替代範例實施方式中，該介電層411可包括一種無機材料。
一具有細微的線/間隔/厚度之導電層可被形成在該有機第一介電層411上。例如，一具有大約2/2/2μm至大約10/10/10μm的線/間隔/厚度之導電層可被形成。
如同在圖13B中所示，在該第一導電層421(其亦可被稱為一重新分佈層)的形成期間，該第一導電層421可被形成在該第一介電層411上。在一範例的實施方式中，一第一晶種層421a(例如參見圖14)係被形成在該第一介電層411上，並且該第一導電層421係被形成在該第一晶種層421a上。該第一導電層421接著可以被一第二介電層422所覆蓋，該第二介電層422在此亦可被稱為一鈍化層。
該第一晶種層421a及/或其之形成可以與在此論述的晶種層及/或其之形成(例如，圖1的第一晶種層121、等等)共用任一個或是所有的特徵的任一個。該第一導電層421及/或其之形成可以與在此論述的導電層的任一個及/或其之形成(例如，圖1的第一導電層121、等等)共用任一個或是所有的特徵。例如，相較於在以下論述的第二導電層423，該第一導電層421可被形成以具有一更細的線/間隔/厚度。
該第二介電層422及/或其之形成可以與在此論述的介電層的任一個及/或其之形成(例如，圖1的第二介電層122、等等)共用任一個或是所有的特徵。一開口422a(或孔)例如可被形成在該第二介電層422中，並且該第一導電層421的一特定的區域可以透過該開口422a而被露出至外部。該開口422a及/或其之形成可以與任何在此論述的其它開口及/或其之形成(例如，圖1的開口122a、等等)共用任一個或是所有的特徵。
如同在圖13C中所示，在該第二導電層423以及凸塊下金屬425的形成期間，該第二導電層423以及凸塊下金屬425的至少一層係被形成在該第一導電層421上及/或在該第二介電層422上。
在一範例的實施方式中，一第二晶種層423a(例如參見圖14)係被形成在該開口422a的內部(例如，在被形成於該第二介電層422中的開口422a的側壁上、及/或在藉由該開口422a而被露出的第一導電層421上)、及/或在該開口422a的外部(例如，在該第二介電層422的頂表面上)。如同在此論述的，該第二晶種層423a可以利用和被用來形成該第一晶種層421a相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該第二晶種層423a及/或其之形成可以與任何在此論述的其它晶種層及/或其之形成(例如，圖1的第二晶種層123a、等等)共用任一個或是所有的特徵。該第二晶種層423a(或是任何在此論述的晶種層)在此亦可被稱為一導電層。
繼續該範例實施方式，該第二導電層423係被形成在該第二晶種層423a上。例如，該第二導電層423可被形成以填入在該第二介電層422中的開口422a(或是至少覆蓋其之側表面)。該第二導電層423例如可以利用和該第一導電層421相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該第二導電層423及/或其之形成可以與任何在此論述的其它導電層及/或其之形成(例如，圖1的第二導電層123、等等)共用任一個或是所有的特徵。該第二導電層423在此亦可被稱為一重新分佈層。
該第二導電層423接著例如可以被該第三介電層424所覆蓋。該第三介電層424例如可以利用和被用以形成該第二介電層422相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該第三介電層424及/或其之形成可以與任何在此論述的其它介電層及/或其之形成(例如，圖1的第三介電層124、等等)共用任一個或是所有的特徵。
一開口424a(或孔)例如可被形成在該第三介電層424中，並且該第二導電層423的一特定的區域可以透過該開口424a而被露出至外部。該開口424a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、等等)來加以形成。或者是，該第三介電層424例如可以是原先就被形成具有於其中的開口424a。該開口424a及/或其之形成可以與任何在此論述的開口及/或其之形成(例如，圖1的開口124a、等等)共用任一個或是所有的特徵。
一凸塊下晶種層425a(例如參見圖14)例如可被形成在該開口424a的內部(例如，在被形成於該第三介電層424中的開口424a的側壁上、及/或在藉由該開口424a而被露出的第二導電層423上)、及/或在該開口424a的外部(例如，在該第三介電層424的例如是圍繞及/或環繞該開口424a的頂表面上)。如同在此論述的，該凸塊下晶種層425a可以利用和被用來形成該第一晶種層421a及/或該第二晶種層423a相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該凸塊下晶種層425a及/或其之形成可以與在此論述的其它凸塊下晶種層及/或其之形成(例如，圖1的凸塊下晶種層125a、等等)共用任一個或是所有的特徵。該凸塊下晶種層425a(或是任何在此論述的晶種層)在此亦可被稱為一導電層。
一凸塊下金屬425係被形成在該凸塊下晶種層425a上。該凸塊下金屬425可以是由各種材料的任一種所形成的，其之非限制性的例子係在此被提出。例如，該凸塊下金屬425可以是由鉻、鎳、鈀、金、銀、其之合金、其之組合、其等同物、等等中的至少一種所形成的。該凸塊下金屬125例如可以包括Ni及Au。再者，凸塊下金屬125例如可以包括Cu、Ni及Au。該凸塊下金屬425亦可以利用各種製程的任一種來加以形成，其之非限制性的例子係在此被提出。例如，該凸塊下金屬425可以利用一無電的電鍍製程、電鍍製程、濺鍍製程、等等中的一或多個來加以形成。該凸塊下金屬425例如可以避免或禁止一金屬間化合物在該導電的互連結構460與該第二導電層423之間的介面處的形成，藉此改善至該導電的互連結構460的連接之可靠度。該凸塊下金屬425及/或其之形成可以與在此論述的其它凸塊下金屬及/或其之形成(例如，圖1的凸塊下金屬125、等等)共用任一個或是所有的特徵。該凸塊下金屬425在此亦可被稱為一導電層。注意到的是，該凸塊下金屬125可包括多個層。例如，該凸塊下金屬125可包括一第一層的Ni以及一第二層的Au。
儘管未描繪在圖13A-13J中，在該凸塊下金屬425的形成之後，一有邊的修整(或是切削)製程可加以執行，例如是其中正被處理的晶圓(或是板)的一邊緣係被修整(或是切削)。此種修整可以用例如是藉由研磨的各種方式來加以執行。此種邊緣修整例如可以保護該晶圓在後續的處理期間免於碎屑以及片狀剝落。
為了在此討論之目的，該第一導電層421、第二介電層422、第二導電層423、以及第三介電層424可被視為一中介件420的構件。再者，在此所述的凸塊下金屬425以及微凸塊墊426亦可被視為該中介件420的一構件。注意到的是，術語"中介件"係在此被使用來指稱被插置在其它結構之間的一般的封裝結構(例如，一介電質及導體的分層式結構)，並且此揭露內容的範疇不應該受限於有關中介件組成的任意概念、或是藉由其所界定。
如同在圖13D中所示，在該第一晶圓支撐系統(WSS)的附接期間，該第一晶圓支撐系統1係被附接至該第三介電層424。例如，該第一晶圓支撐系統1可以附接至該第三介電層424以及該凸塊下金屬425，並且在此時點，被展示在圖13C的底部的載體410係被重新設置到圖14D的頂端(例如，該圖係被倒轉)。該第一WSS 1可以用各種方式的任一種來附接至該第三介電層424及/或該凸塊下金屬425，其之非限制性的例子係在此加以提供。例如，該第一WSS 1(或是任何在此論述的WSS)可以利用一暫時的黏著劑來附接至該第三介電層424及/或該凸塊下金屬425，而該暫時的黏著劑在被曝露到熱能或光能時、在被曝露到特定的化學品時、等等，則喪失其黏著性。一或多個額外的脫開層亦可被利用以使得該第一晶圓支撐系統1的後續的脫開變得容易。該附接製程例如可以包括烘烤該組件(例如，在250°下30分鐘、等等)。該第一晶圓支撐系統1可以由各種材料的任一種來加以形成。例如，該第一WSS 1(或是任何在此論述的WSS)可以是由一矽晶圓、一玻璃晶圓、一陶瓷晶圓、一金屬晶圓、等等中的一或多個所形成的。儘管該第一WSS 1在此大致是被呈現具有一晶圓的形式，但是此揭露內容的範疇並不限於此種形狀。圖13D的WSS 1及/或其之附接或分離可以與任何在此論述的WSS及/或其之附接或分離(例如，圖1D的WSS 1、等等)共用任一個或是所有的特徵。
如同在圖13E中所示，在該載體410的移除期間，在該結構的與該第一晶圓支撐系統1相反的一側邊上的載體410(例如，該第一介電層411被形成在其上的一玻璃晶圓)係被移除。該第一WSS 1可以用各種方式的任一種而被移除，其之非限制性的例子係在此被提出(例如，其係相關於任何在此論述的晶圓支撐系統)。
在一範例的實施方式中，當雷射射束、熱射束、或是紅外線射束被提供至該載體410時，該載體410可以和該第一介電層411分開。例如，當光或熱能被提供至該載體410以及該第一介電層411的介面時，在該載體410與該第一介電層411之間的黏著係被降低，於是該載體410係和該第一介電層411分開。
在另一範例的實施方式中，大部分的載體410可以透過一機械式研磨製程而被移除，並且接著其餘的載體410可以透過一化學蝕刻製程而被移除。因此，以此種方式，只有被形成在該載體410的表面上的第一介電層411(例如，一聚醯亞胺層)係留下。例如，如同在圖13E中所繪，只有具有一預設厚度的第一介電層411係保留在該第一導電層421以及第二介電層422上。注意到的是，該載體移除製程亦可以移除該第一介電層411的一部分；例如，相較於原先被形成在該載體410上者，該第一介電層411在該載體410的移除之後可能是較薄的。在一範例的實施方式中，如同在以上所提及的，該第一介電層411可以是由一種有機材料所形成的，並且該第二及第三介電層422及424亦可以是由一種有機材料所形成的。然而，注意到的是，本揭露內容的範疇並不限於此種範例類型的材料。
如同在圖13F中所示，在該開口411a(或孔)在該第一介電層411中的形成期間，複數個開口411a係選擇性地被形成在該第一介電層411中。該些開口411a可以用各種方式的任一種來加以形成(例如，機械式及/或雷射剝蝕、化學蝕刻、光蝕刻製程、光遮罩及蝕刻製程、等等)。該些開口411a的每一個例如可以對應於該第一導電層421之一藉由該開口411a而被露出至外部的個別特定的區域。在一範例的實施方式中，一開口411a係穿過該有機第一介電層411以將該第一導電層421之一個別特定的區域露出至外部。在一種其中該第一導電層421被形成在一第一晶種層421a上之範例的實施方式中，該第一晶種層421a的一該第一導電層421被形成在其上的特定的區域係穿過該有機第一介電層411而被露出至外部。該開口411a及/或其之形成可以與任何在此論述的其它開口及/或其之形成(例如，圖1的開口111a、等等)共用任一個或是所有的特徵。注意到的是，在一種其中一介電層(或鈍化層)遮罩係在一蝕刻該開口411a的製程期間被利用的範例情節中，該介電層可以在此種蝕刻之後被剝除，但是亦可以保留(例如，作為一鈍化層、等等)。
如同在圖13G中所示，在該微凸塊墊426(或是其它墊、接合、附接結構、等等)在該開口411a中的形成期間，該微凸塊墊426係被形成在該開口411a中，使得該微凸塊墊426係電連接(例如，直接連接、經由一晶種層連接、等等)至該第一導電層421。在一範例的實施方式中，該微凸塊晶種層426a(例如，如同在圖14中所示)係被形成在該開口411a的內部(例如，在被形成於該第一介電層411中的開口411a的側壁上、及/或在該第一導電層421上)、及/或在該開口411a的外部(例如，在該第一介電層411的圍繞該開口411a的頂表面(在圖13G中)上)。該微凸塊晶種層426a例如可以利用和在此關於其它晶種層或導電層所論述的相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該微凸塊晶種層426a及/或其之形成例如可以與任何在此論述的其它微凸塊晶種層及/或其之形成(例如，圖1的微凸塊晶種層126a、等等)共用任一個或是所有的特徵。
該微凸塊墊426接著例如可被形成在該微凸塊晶種層426a上。在一範例的實施方式中，該第一晶種層421a(例如，該第一導電層421係被形成在其上)以及該微凸塊晶種層426a(例如，該微凸塊墊426係被形成在其上)可以被插置在該第一導電層421與該微凸塊墊426之間。例如，該第一晶種層421a以及微凸塊晶種層426a可以直接連接至彼此，其係彼此相互面對。注意到的是，在各種的範例實施方式中，該微凸塊晶種層426a可被跳過，並且該微凸塊墊426係被形成在透過該開口411a而被露出的第一晶種層421a上(例如，在一種其中該第一晶種層421a係充分地被形成以用此種方式來加以利用之範例的實施方式中)。該微凸塊晶種層426a及/或微凸塊墊426在此亦可被稱為一導電層。
該微凸塊墊426可包括各種材料的任一種，其之非限制性的例子係在此加以提供。例如，該微凸塊墊426可包括銅、鋁、金、銀、鈀、一般的導電材料、導電材料、其等同物、其之組合、其之合金、任何在此論述的導電材料、等等。在一範例的實施方式中，該微凸塊墊426可包括Ni以及Au。在另一範例的實施方式中，該微凸塊墊426可包括Ni、Au以及Cu。該微凸塊墊426可以利用各種製程的任一種來加以形成，其之非限制性的例子係在此加以提供。例如，該微凸塊墊426可以利用一無電的電鍍製程、一電解的電鍍製程、一濺鍍製程、等等中的一或多種來加以形成。
該微凸塊墊426係在圖13G中被展示為延伸超出(或是突出)該第一介電層411的頂表面，但是此揭露內容的範疇並不限於此。例如，該微凸塊墊426可包括一頂表面是與該第一介電層411的頂表面共平面的、或是可包括一頂表面是低於該第一介電層411的頂表面。儘管大致被展示為包括一圓柱形的形狀，但是圖13G的微凸塊墊426可包括各種幾何配置的任一種，其之各種非限制性的例子係在此加以提供。該微凸塊墊426及/或其之形成例如可以與任何在此論述的其它微凸塊墊及/或其之形成(例如，圖1的微凸塊墊126、等等)共用任一個或是所有的特徵。
同樣注意到的是，該微凸塊墊426可以替代地在接近圖13A-13J中所示的整體製程的開始時，被形成在該第一介電層411的一孔中。例如，在圖13A與13B之間，一孔可被形成在該第一介電層411中(若此種層存在的話)，並且該微凸塊墊426可以在該第一導電層421於其上的形成之前，被形成在此種孔中的載體410上。
如同在圖13H中所示，在該半導體晶粒430的附接以及利用該模製材料440的模製期間，該半導體晶粒430係電連接至該微凸塊墊426，並且利用該模製材料440來加以模製。例如，該半導體晶粒430的導電的凸塊431(或是其它導電的附接結構，例如導電柱、等等)係透過該焊料432來電連接至該微凸塊墊426。該半導體晶粒430的導電的凸塊431可以用各種方式的任一種來附接至該微凸塊墊426，其之非限制性的例子係在此被提出。例如，該導電的凸塊431可以利用各種焊料附接製程的任一種(例如，一質量回焊製程、一熱壓縮製程、一雷射焊接製程、等等)而被焊接至該微凸塊墊426。同樣例如的是，該導電的凸塊431可以利用一導電的黏著劑、膏、等等來耦接至該微凸塊墊426。在一範例情節中，一焊料膏可以利用一模版及刮漿板而被施加至該微凸塊墊426，該半導體晶粒430的導電的凸塊431可被設置在該焊料膏上或是之中(例如，利用一種拾放的製程)，並且該焊料膏接著可加以回焊。在該半導體晶粒430的附接之後，該組件可被清洗(例如，利用熱DI水、等等)、受到一助焊劑清洗及烘烤製程、受到一電漿處理製程、等等。
在一範例的實施方式中，一底膠填充450可被形成在該半導體晶粒430與該第一介電層411之間，其例如是圍繞該凸塊431以及微凸塊墊426的被曝露到該底膠填充450(並且因此被其所囊封)的部分。該底膠填充450可包括各種底膠填充材料的任一種。此外，該底膠填充450可以利用各種製程的任一種(例如，一毛細管底膠填充製程、利用一預先施加的底膠填充材料、等等)來加以形成。在該半導體晶粒430與中介件420(如同在圖13H中說明性地分組的各種的層)之間的底膠填充450例如可以避免或降低例如是由於在該半導體晶粒430與該中介件420之間的熱膨脹係數差異所造成的翹曲。
在該模製(或囊封)製程中，該半導體晶粒430及/或中介件420可以利用一模製材料440(例如，一模製樹脂、或是其它的模製材料或囊封材料)而被囊封，該模製材料440接著可加以固化。在一範例的實施方式中，該模製材料440係覆蓋該半導體晶粒430的側表面以及頂表面。在另一範例的實施方式中，該模製材料440只有覆蓋該半導體晶粒430的側表面(或是只有其之個別的部分)，因此讓該半導體晶粒430的頂表面從該模製材料440被露出。該模製材料440可以用各種方式的任一種(例如，壓縮模製、轉移模製、泛模製、等等)來加以形成。該模製材料440可包括各種類型的模製材料的任一種。例如，該模製材料440可包括一樹脂、一環氧樹脂、一熱固的環氧樹脂模製化合物、一室溫固化類型、等等。
當該模製材料440的一填充物(例如，一有機填充物或是其它粒子構件)的尺寸是小於(或是遠小於)在該中介件420與該半導體晶粒430之間的一空間或一間隙的尺寸時，該底膠填充450可以不被利用，並且該模製材料440可以替代地填入在該中介件420與該半導體晶粒430之間的一空間或間隙。在此種範例情節中，該底膠填充製程以及該模製製程可以被組合成為具有一模製的底膠填充之單一模製製程。該模製材料440及/或其之形成例如可以與任何在此論述的模製材料及/或其之形成(例如，圖1的模製材料140、等等)共用任一個或是所有的特徵。
該半導體晶粒430例如可包括各種類型的半導體晶粒的任一種，其之非限制性的例子係在此加以提供。例如，該半導體晶粒130可包括一數位信號處理器(DSP)、一微控制器、一微處理器、一網路處理器、一電源管理處理器、一音訊處理器、一視訊處理器、一RF電路、一無線基頻系統單晶片(SoC)處理器、一感測器、一特殊應用積體電路、等等。
如同在圖13I中所示，在該第二晶圓支撐系統2的附接、該第一晶圓支撐系統1的分開、以及該導電的互連結構460的附接期間，該第二WSS 2可以附接至該半導體晶粒430及/或模製材料440。例如，該第二WSS 2可以與該第一WSS 1共用任一個或是所有的特徵。該第二WSS 2例如可以用一種和該第一WSS 1相同的方式(例如，利用一暫時的黏著劑、真空、機械式附接機構、等等)來加以附接。
在該第二WSS2的附接之後，附接至該第三介電層424的第一晶圓支撐系統1係和該第三介電層424及/或凸塊下金屬425分開。如同在此論述的，該第一WSS 1可以是已經利用一暫時的黏著劑來附接至該第三介電層424及/或該凸塊下金屬425，而該暫時的黏著劑在被曝露到熱能、雷射能量、化學劑、等等時，則喪失其黏著性(或是其之一大部分)。該第一WSS 1從該第三介電層424及/或凸塊下金屬425的分開例如可以藉由將該暫時的黏著劑曝露至使得該黏著劑鬆開的能量及/或化學品來加以執行。在一種其中一脫開層被利用以附接一玻璃的第一WSS 1的範例情節中，該脫開層(例如，在該黏著劑與該第一WSS1之間)可以透過該玻璃的第一WSS 1而受到雷射照射，以達成或協助該第一WSS1從該黏著劑的脫開。注意到的是，其它形式的WSS附接/分離亦可被利用(例如，真空附接、機械式附接、等等)。若必要的話，被利用來附接該第一WSS 1的黏著劑例如可以利用一溶劑而被移除。
該導電的互連結構460(或是複數個導電的互連結構460)可以電連接至該露出的凸塊下金屬425。在此時點，例如當該第二晶圓支撐系統2被附接至該半導體晶粒430以及模製材料440時，該導電的互連結構460可以電連接至該凸塊下金屬425。
該導電的互連結構460可包括各種特徵的任一種，其之非限制性的例子係在此被提出。例如，該導電的互連結構460可以是由一共晶焊料(Sn37Pb)、一高鉛的焊料(Sn95Pb)、一無鉛的焊料(SnAg、SnAu、SnCu、SnZn、SnZnBi、SnAgCu、以及SnAgBi)、其之組合、其等同物、等等中之一所形成的。該導電的互連結構460(及/或任何在此論述的導電的互連結構)例如可以包括一導電球體(例如，一焊料球、一銅核心的焊料球、等等)、一導電的凸塊、一導電柱或柱體(例如，一銅柱、一焊料封頂的銅柱、一導線、等等)、等等。
該導電的互連結構460例如可以利用各種回焊及/或電鍍製程的任一種來連接至該凸塊下金屬425。例如，揮發性助焊劑可加以沉積(例如，打點、印刷、等等)在該凸塊下金屬425上，該導電的互連結構460可加以沉積(例如，滴落、等等)在該揮發性助焊劑上，並且接著一大約150°C至大約250°C的回焊溫度可加以提供。在此時點，該揮發性助焊劑例如可以被揮發並且完全地移除。
如同在以上所提及的，該導電的互連結構460可被稱為一導電的凸塊、一導電球體、一導電柱、一導電柱體、一導線、等等，並且例如可以被安裝在一剛性的印刷電路板、一撓性的印刷電路板、一導線架、等等之上。例如，包含該中介件420的半導體晶粒430接著可以(例如，用一覆晶的形式、或是類似於一覆晶的形式)電連接至各種基板(例如，主機板基板、封裝基板、導線架基板、等等)的任一種。
如同在圖13J中所示，在該第二晶圓支撐系統2的分開期間，附接至該半導體晶粒430及/或模製材料440的第二晶圓支撐系統2係和該半導體晶粒430及/或模製材料440分開。例如，在該完成的半導體裝置400中，該半導體晶粒430的頂表面可以透過該模製材料440的頂表面而被露出至外部。例如，該半導體晶粒430的頂表面以及該模製材料440的頂表面可以是共面的。在另一範例的實施方式中，該模製材料440可以覆蓋該半導體晶粒430的頂表面。
該中介件420(或是封裝或裝置400)例如可以用一種大量的配置(例如，用一晶圓、面板、條帶、矩陣、等等)或是作為單一單元來加以形成。在一種其中該中介件120(或是封裝或裝置400)是用一種大量的配置而被形成的情節中，在該第二晶圓支撐系統2的分開之後(或是在此種分開之前)，該中介件420以及模製材料440可被單粒化或切割(例如，其係藉由一鑽石刀片或雷射射束、斷開、拉開、等等)。在此種情節中，該中介件420以及模製材料440的側表面可以藉由此種單粒化製程而被做成是共面的。在一範例情節中，複數個封裝或裝置400可被置放(例如，模具側向下)在一鋸帶上，並且接著加以鋸開。該鋸例如可以切穿該些封裝或裝置400，並且部分地切穿該鋸帶。在鋸開之後，該些封裝或裝置400可被烘烤。在單粒化之後，該些個別的封裝或裝置400可以個別地被插入盤中(例如，其係利用一拾放製程)。
根據在圖1中所描繪提出並且在此論述的例子，本揭露內容係提供一種半導體裝置400(以及其之製造方法)，其係包括該中介件420，其例如是不具有直通矽晶穿孔。例如在不利用複雜且昂貴的直通矽晶穿孔製程下，此種半導體裝置400例如可以利用一般的凸塊接合設備來加以製造。例如，根據本揭露內容的各種特點，一具有相當細微的線/間隔/厚度的導電層首先可被形成在該載體410(例如，一玻璃晶圓)上，並且接著此種載體410可被移除。
參考圖14，此種圖係展示根據本揭露內容的各種特點的一種半導體裝置401的橫截面圖。為了舉例說明的清楚起見，只有一導電的互連結構460係被展示。
如同在圖14中所示，該範例的半導體裝置401可包括一中介件420、一半導體晶粒430、一模製材料440、一底膠填充450、以及一導電的互連結構460。該半導體裝置401例如可以與任一或是所有其它在此提出的半導體裝置(例如，在圖13A-13J中所示的範例的半導體裝置400、在圖1-6、圖7-8及圖9-12中所示的半導體裝置的任一個、等等)共用任一個或是所有的特點。
該中介件420或是一般分組的層例如可以包括一在一第一介電層411(例如，一聚醯亞胺層)之下的第一晶種層421a；一在該第一晶種層421a之下的第一導電層421；一覆蓋該第一導電層421(或是其之部分)的第二介電層422；一在該第一導電層421之下的第二晶種層423a；一在該第二晶種層423a之下的第二導電層423；以及一覆蓋該第二導電層423(或是其之部分)的第三介電層424。該第一導電層421的線/間隔/厚度例如可以是小於該第二導電層423的線/間隔/厚度。
該中介件420例如可以包括一微凸塊晶種層426a，其係延伸到該第一介電層411中且/或穿過該第一介電層411(例如，透過一被形成於其中的開口)以及在該第一晶種層421a上；一在該微凸塊晶種層426a上的微凸塊墊426；一在該第二導電層423之下的凸塊下晶種層125a；以及一在該凸塊下晶種層425a之下的凸塊下金屬425。在一範例的實施方式中，該第一晶種層421a以及微凸塊晶種層426a係直接且電性連接至彼此。
如同在此論述的，該術語"中介件"在此可被利用來便利地分組各種的層以供討論。然而，應該瞭解的是，一中介件或是中介件結構可包括在此論述的各種層的任一種，並且不限於任何特定組的層。
該導電的凸塊431係在該半導體晶粒430上，並且該導電的凸塊431係透過該焊料432來電連接至該微凸塊墊426。該底膠填充450係在該半導體晶粒430與該中介件420(例如，該第一介電層411)之間，並且該模製材料440係圍繞該半導體晶粒430以及該底膠填充450的側表面。在該舉例說明的例子中，相對於在圖13J中所示的範例裝置400，該模製材料440係圍繞該半導體晶粒430的側表面，並且亦圍繞其之頂表面。該導電的互連結構460例如可以連接至該凸塊下金屬425，並且亦可以被安裝在一如同在此論述的基板之上。
在圖14中所示的標籤(1)、(2)及(3)例如可以展示一疊層及/或形成的順序。例如，相關於該半導體裝置401，根據本揭露內容的各種特點，該中介件420係被形成在該方向(1)上(例如，從該第一介電層411來建構)，並且接著該半導體晶粒430係在該方向(2)上連接至該中介件420(例如，從該中介件420來建構)，並且接著該導電的互連結構460係在該方向(3)上被附接至該中介件420(例如，從該中介件420來建構)。
相較於關於圖13A-13J所論述的半導體裝置400，該範例的半導體裝置401係包括一墊426(例如，一微凸塊墊)，其係在一頂端(例如，將和該半導體晶粒430的一導電的凸塊431連接)比在一底端(例如，延伸穿過該第一介電層411)較寬的。例如，其並非是如同在圖13G-13J的微凸塊墊426中所示地呈圓柱形的，而是該微凸塊墊426可以是杯狀或蕈狀的(例如，其係具有傾斜的桿側壁、或者替代的是垂直的桿側壁)。該微凸塊墊426亦被描繪為具有垂直的蓋側壁。
參照圖15A至15H，此種圖係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置500之方法的橫截面圖。在圖15A至15H中描繪的範例的半導體裝置及/或方法例如可以與在此提出的其它範例的半導體裝置及/或方法的任一個或是全部共用任一個或是所有的特徵(例如，關於圖7A至7H，其例如是用一玻璃、陶瓷、金屬、或是其它類型的載體來取代該舉例說明的矽載體210、或是任何其它圖)。
製造該半導體裝置500的範例的方法例如可以包括設置一具有一第一介電層511的載體510；形成一第一導電層521；附接一半導體晶粒530及利用一模製材料540來模製；附接一晶圓支撐系統1及移除該載體510；穿過該第一介電層511來形成一開口511a；形成一第二導電層525以及一凸塊下金屬527；附接一導電的互連結構560；以及分開該晶圓支撐系統1。
如同在圖15A中所示，在具有該第一介電層511的載體510的設置期間，例如是一玻璃、多孔的陶瓷、金屬、等等的載體510(例如，其係具有一平的頂表面以及一平的底表面)係被設置。該載體510及/或其之設置或形成例如可以與任何在此論述的載體及/或其之設置或形成(例如，圖7A-7H的載體210、等等)共用任一個或是所有的特徵。
一第一介電層511(例如，其係由聚醯亞胺、苯並環丁烯、聚苯並噁唑、等等所形成的)可以透過一塗覆製程而被形成在該載體511的表面上。該第一介電層511及/或其之設置或形成例如可以與任何在此論述的介電層及/或其之形成(例如，圖13-14的第一介電層411、等等)共用任一個或是所有的特徵。
如同在圖15B中所示，在該第一導電層521(其亦可被稱為一重新分佈層)的形成期間，該第一導電層521可被形成在該第一介電層511上。該第一導電層521及/或其之形成例如可以與任何在此論述(例如，關於圖7-8、等等)的其它導電層及/或其之形成共用任一個或是所有的特徵。在一範例的實施方式中，一第一晶種層521a(例如參見圖17)係被形成在該第一介電層511上，並且該第一導電層521係被形成在該第一晶種層521a上。
該第一導電層521接著可被一第二介電層522所覆蓋。該第二介電層522及/或其之形成例如可以與任何在此論述(例如，關於圖7-8、等等)的其它介電層及/或其之形成共用任一個或是所有的特徵。
該第一導電層521(例如，具有或是不具有一晶種層521a)以及該第二介電層522的形成可以被重複任意次數(例如，其係利用相同的材料及/或製程、或是不同的個別的材料及/或製程)。
此外，一開口522a(或孔)可被形成在對應於該第一導電層521(或是其之一部分)的第二介電層522中。該開口522a及/或其之形成可以與在此論述的其它開口及/或其之形成共用任一個或是所有的特徵。例如，該開口522a可以與在此論述(例如，關於圖7-8、等等)的開口222a共用任一個或是所有的特徵。
一微凸塊墊523(或是其它墊、接合、或附接結構)例如可以被形成在該開口522a中。該微凸塊墊523及/或其之形成例如可以與在此論述的其它墊(例如，圖7-8的微凸塊墊226、等等)共用任一個或是所有的特徵。例如，一微凸塊晶種層523a可被形成在透過該開口522a而被露出的第一導電層521上(例如，直接在其上)，並且該微凸塊墊523可被形成在該微凸塊晶種層523a上。該微凸塊晶種層523a及/或微凸塊墊523在此亦可被稱為導電層。
如同在圖15C中所示，在該半導體晶粒530的附接以及利用該模製材料540的模製期間，該半導體晶粒530係電連接至該微凸塊墊523，並且利用該模製材料540來加以模製。該半導體晶粒530及/或其之附接可以與在此論述的其它半導體晶粒及/或其之附接(例如，在此關於圖7-8所論述的半導體晶粒430及/或其之附接、等等)共用任一個或是所有的特徵。
例如，該半導體晶粒530的導電的凸塊531(或是其它導電的附接結構)係透過該焊料542來電連接至該微凸塊墊523。該半導體晶粒530的導電的凸塊531可以用各種方式的任一種來附接至該微凸塊墊523(或是其它墊或接合結構)，其之非限制性的例子係在此被提出。例如，該導電的凸塊531可以利用各種焊料附接製程的任一種(例如，一質量回焊製程、一熱壓縮製程、等等)而被焊接至該微凸塊墊523。同樣例如的是，該導電的凸塊531可以利用一導電的黏著劑、膏、等等來耦接至該微凸塊墊523。
在一範例的實施方式中，一底膠填充550可被形成在該半導體晶粒530與該中介件520(例如，該第二介電層522)之間，例如其係圍繞該導電的凸塊531以及微凸塊墊523的被露出至該底膠填充550的部分。該底膠填充550及/或其之形成可以與在此論述的其它底膠填充及/或其之形成(例如，在此關於圖7-8所論述的底膠填充450、等等)共用任一個或是所有的特徵。該底膠填充550可包括各種底膠填充材料的任一種。此外，該底膠填充550可以利用各種製程的任一種(例如，一毛細管底膠填充製程、利用一預先施加的底膠填充材料、等等)來加以形成。在該半導體晶粒230以及該中介件520(如同在圖17中說明性地分組的各種的層)之間的底膠填充550例如可以避免或降低例如是由於在該半導體晶粒530與該中介件520之間的熱膨脹係數的差異所造成的翹曲。
在該模製製程中，該半導體晶粒530及/或中介件520可以利用一模製材料540(例如，一模製樹脂或是其它模製材料)而被囊封。該模製材料540及/或其之形成例如可以與在此論述的其它模製材料及/或其之形成(例如，在此關於圖7-8所論述的模製材料440、等等)共用任一個或是所有的特徵。在一範例的實施方式中，該模製材料540係覆蓋該半導體晶粒530的側表面以及頂表面。在另一範例的實施方式中，該模製材料540只有覆蓋該半導體晶粒530的側表面(或是只有其之個別的部分)，因此讓該半導體晶粒530的頂表面從該模製材料540被露出。該模製材料540可以用各種方式的任一種(例如，壓縮模製、轉移模製、泛模製、等等)來加以形成。該模製材料540可包括各種類型的模製材料的任一種。例如，該模製材料540可包括一樹脂、一環氧樹脂、一熱固的環氧樹脂模製化合物、一室溫固化類型、等等。如同在此論述的，該模製材料540亦可被利用以形成一模製的底膠填充，例如是取代該底膠填充550。
如同在圖15D中所示，在該晶圓支撐系統1的附接以及該載體510的移除期間，該晶圓支撐系統1係附接至該半導體晶粒530以及模製材料540的頂表面，並且接著在該第一介電層511之下的載體510(例如，一玻璃晶圓或面板)係被移除。該晶圓支撐系統1及/或其之附接例如可以與在此論述的其它晶圓支撐系統(例如，圖7-8的範例的第一晶圓支撐系統1、等等)共用任一個或是所有的特徵。
該載體510可以用各種方式的任一種而被移除，其之非限制性的例子係在此加以提供。例如，該載體510可以用關於在此論述的其它載體的任一個(例如，有關圖13的載體410、等等)的任何在此論述的方式而被移除。在一範例的實施方式中，當一雷射射束、熱射束、或是紅外線射束被提供至該載體510時，該載體510可以和該第一介電層511分開。例如，在一範例的實施方式中，光或熱能可被提供至該載體510以及該第一介電層511的介面，以降低或消除在該載體510與該第一介電層511之間的黏著性，該載體510在該時點可以和該第一介電層511分開。在另一範例的實施方式中，大部分(或是全部)的載體510可以透過一機械式研磨製程而被移除，並且接著其餘的載體510(若有的話)可以透過一化學蝕刻製程而被移除。
在一種其中全體的載體510都被移除的範例情節中，只有原先被形成或設置在該載體510的表面上的第一介電層511(例如，一聚醯亞胺層)係保留。例如，只有該第一介電層511可以保留在該第一導電層521以及第二介電層522的底表面上。
如同在圖15E中所示，在該開口511a(或孔)於該第一介電層511中的形成期間，複數個開口511a係選擇性地被形成在該第一介電層511中。該些開口511a及/或其之形成例如可以與在此論述(例如，關於圖1-6、等等)的其它開口及/或其之形成共用任一個或是所有的特徵。例如，該些開口511a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、光蝕刻製程、等等)來加以形成。該些開口511a的每一個例如可以對應於該第一導電層521之一藉由該開口511a而被露出至外部的個別特定的區域。在一範例的實施方式中，一開口511a係穿過該有機第一介電層511，以將該第一導電層521之一個別特定的區域露出至外部。在一種其中該第一導電層521被形成在一第一晶種層521a上的範例的實施方式中，該第一晶種層521a的該第一導電層521被形成在其上的一特定的區域係穿過該有機第一介電層511而被露出至外部。
圖15E的範例的圖示亦展示一第三介電層524被形成在該第一介電層511上(例如，直接在其上)。此種第三介電層524及/或其之形成可以與在此論述(例如，關於圖7-8、等等)的其它介電層或是其之形成共用任一個或是所有的特徵。在一範例情節中，該第三介電層524可包括一有機層，並且該第一介電層511亦可包括一有機層。在此種範例實施方式中，該開口511a可以在同一個形成製程中，穿過該第三介電層524以及第一介電層511兩者而被形成。
如同在圖15F中所示，在該第二導電層525以及凸塊下金屬527的形成期間，該第二導電層525以及凸塊下金屬527的至少一層係被形成在該第一導電層521之下及/或在該第三介電層524之下。
在一範例的實施方式中，一第二晶種層525a(例如參見圖17)係被形成在該開口511a的內部(例如，在被形成於該第一介電層511及/或第三介電層524中的開口511a的側壁上、及/或在該第一導電層521上)、及/或在該開口511a的外部(例如，在該第三介電層524的底表面上)。該第二晶種層525a在此亦可被稱為一導電層。在一範例的實施方式中，該第二晶種層525a可被直接形成在該第一晶種層521a上。然而，在各種的範例實施方式中，形成該第二晶種層525a可被跳過，並且該第二導電層525係被形成在該第一晶種層521a上。
繼續該範例的實施方式，該第二導電層525係被形成在該第二晶種層525a上。例如，該第二導電層525可被形成以填入在該第三介電層524中及/或在該第一介電層511中的開口511a(或是至少覆蓋其之側表面)。該第二導電層525例如可以利用和在此所提出的其它導電層(例如，圖7-8的第二導電層225)相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該第二導電層225在此亦可被稱為一重新分佈層。
該第二導電層525接著例如可以被一第四介電層526所覆蓋。該第四介電層526例如可以利用和被利用以形成該第一介電層511、第二介電層522、及/或第三介電層524相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。
該第三介電層524以及該第二導電層525(例如，具有或是不具有一晶種層525a)的形成可以被重複任意次數(例如，其係利用相同的材料及/或製程、或是不同的個別的材料及/或製程)。在圖15F-15H中的範例的圖示係展示此種層的兩種形成。就此而論，該些層係在圖式中被提供類似的標籤(例如，其係重複該第三介電層524以及該第二導電層525)。
一開口524a(或孔)例如可被形成在該第四介電層526中，並且該第二導電層525的一特定的區域可以透過該開口524a而被露出至外部。如同所有在此論述的開口，該開口524a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、在該介電層的形成期間的遮罩、等等)來加以形成。
一凸塊下晶種層527a(例如參見圖17)例如可被形成在該開口524a的內部(例如，在被形成於該第四介電層526中的開口524a的側壁上、及/或在藉由該開口524a而被露出的第二導電層525上)、及/或在該開口524a的外部(例如，在該第四介電層526的例如是在圍繞及/或環繞該開口524a的底表面上)。如同在此論述的，該凸塊下晶種層527a可以利用和被用來形成在此論述的晶種層(例如，圖7-8的凸塊下晶種層227a、等等)的任一個相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該凸塊下晶種層527a在此亦可被稱為一導電層。
一凸塊下金屬527係被形成在該凸塊下晶種層527a上。該凸塊下金屬527及/或其之形成可以與在此論述的其它凸塊下金屬及/或其之形成(例如，圖7-8的凸塊下金屬227、等等)共用任一個或是所有的特徵。
為了在此討論之目的，該第一導電層521、第二介電層522、第二導電層525、第三介電層524、以及第四介電層526可被視為該中介件520的構件。再者，該微凸塊墊523以及凸塊下金屬527亦可被視為該中介件520的構件。
如同在圖15G中所示，在該導電的互連結構560的附接期間，該導電的互連結構560係電連接至該凸塊下金屬527。在此時點，當該晶圓支撐系統1被附接至該半導體晶粒530以及模製材料540時，該導電的互連結構560可以電連接至該凸塊下金屬527。該導電的互連結構560及/或其之附接的方法例如可以與任何在此論述的導電的互連結構及/或其之附接的方法(例如，圖7-8的導電的互連結構260、等等)共用任一個或是所有的特徵。
如同在圖15H中所示，在該晶圓支撐系統1的分開期間，附接至該半導體晶粒530及/或該模製材料540的晶圓支撐系統1係和該半導體晶粒530及/或模製材料540分開。該晶圓支撐系統1及/或其之分開的方法例如可以與任何在此論述的其它晶圓支撐系統及/或其之分開的方法(例如，圖7-8的第一晶圓支撐系統1、等等)共用任一個或是所有的特徵。
在該完成的範例的半導體裝置500中，該半導體晶粒530的頂表面例如可以透過該模製材料540的頂表面而被露出至外部。例如，該半導體晶粒530的頂表面以及該模製材料540的頂表面可以是共面的。在另一範例的實施方式中，該模製材料540可以覆蓋該半導體晶粒530的頂表面。
如同在此論述(例如，關於圖1-6、圖7-8、等等)的例子的任一個或是全部，該中介件520(或封裝500)例如可以用一種大量的配置或是作為單一單元來加以形成。如同在此論述的，在一種其中該中介件520(或封裝500)係用一種大量的配置而被形成的範例情節中，一單粒化製程可加以執行。
參照圖16，此種圖係展示根據本揭露內容的各種特點的一種從一載體510分開一半導體晶粒530之方法的橫截面圖。描繪在圖16中並且在此論述的範例載體及/或其之移除的方法例如可以與任何在此論述的載體及/或移除方法共用任一個或是所有的特徵。
如同在圖16中所示，一第一介電層511(例如，一聚醯亞胺層)可被形成在一載體510(例如，一玻璃晶圓)上；一第一導電層521以及一第二介電層522可被形成在該第一介電層511上；一微凸塊墊523可被形成在該第一導電層521上；一半導體晶粒530的一導電的凸塊531可以透過一焊料532來連接至該微凸塊墊523，並且接著該半導體晶粒530可以利用一模製材料540來加以模製。
當一雷射射束(例如，一準分子雷射射束)、熱射束、紅外線射束、等等被提供至在該載體510與該第一介電層511之間的介面時，在該載體510以及該第一介電層511之間的黏著性可被降低或消除。在此種時點，該載體510可以輕易地和該第一介電層511分開。
當該載體510被移除時，該第一介電層511可被露出至外部，並且後續的製程(例如，該第三介電層524的形成以及該第二導電層525的形成)可加以執行。
參照圖17，此種圖係展示根據本揭露內容的各種特點的一種半導體裝置501的橫截面圖。
如同在圖17中所示，該範例的半導體裝置501可包括一中介件520、一半導體晶粒530、一模製材料540、一底膠填充550、以及一導電的互連結構560。該半導體裝置501例如可以與在圖15A-15H中所示的範例的半導體裝置500、及/或任何其它在此提出(例如，關於圖1-16、等等)的半導體裝置共用任一個或是所有的特徵。
該中介件520例如是包括一在一第一介電層511(例如，一聚醯亞胺層)上的第一晶種層521a；一在該第一晶種層521a上的第一導電層521；一覆蓋該第一導電層521的第二介電層522；一在該第一介電層511之下並且直接連接至該第一晶種層521a的第二晶種層525a；一在該第二晶種層525a之下的第二導電層525；以及一覆蓋該第二導電層525的第三介電層524。該第一導電層521的線/間隔/厚度例如可以是小於該第二導電層525的線/間隔/厚度。
該中介件520或是一般分組的層例如可以包括一微凸塊晶種層525a，其係延伸到該第二介電層522中及/或穿過該第二介電層522(例如，經由一被形成於其中的開口)以及在該第一導電層521上；一在該微凸塊晶種層525a上的微凸塊墊523；一在該第二導電層525之下的凸塊下晶種層527a；以及一在該凸塊下晶種層527a之下的凸塊下金屬527。在一範例的實施方式中，該第一晶種層521a以及該第二晶種層525a係直接且電性連接至彼此。
該導電的凸塊531係在該半導體晶粒530上，並且該導電的凸塊531係透過該焊料532來電連接至該微凸塊墊523。該底膠填充550係在該半導體晶粒530與該中介件520之間，並且該模製材料540係圍繞該半導體晶粒530以及該底膠填充550的側邊部分。在該舉例說明的例子中，該模製材料540係圍繞該半導體晶粒530的側表面，並且亦圍繞其之頂表面。
該導電的互連結構560例如可以連接至該凸塊下金屬527，並且亦可以被安裝在一如同在此論述的基板之上。
在圖17中所示的標籤(1)及(2)例如可以展示一疊層及/或形成的順序。例如，相關於該半導體裝置501，根據本揭露內容的各種特點，該中介件520的一第一部分係被形成在該方向(1)上(例如，從該第一介電層511來建構)並且該半導體晶粒530係電連接至此種第一部分，並且接著該中介件520的第二其餘的部分係被形成在該方向(2)上(例如，從該第一介電層511來建構)並且該導電的互連結構560係附接至此種第二其餘的部分。
參考到圖18A至18J，此種圖係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置600之方法的橫截面圖。描繪在圖18A至18J的範例的半導體裝置及/或方法例如可以與在此提出的其它範例的半導體裝置及/或方法的任一個或是全部共用任一個或是所有的特徵(例如，關於圖9A-9J，其例如是用一玻璃、陶瓷、金屬、或是其它類型的載體來取代該舉例說明的矽載體310、任何其它圖、或是任何其之部分)。
製造該半導體裝置600的範例的方法例如可以包括設置一具有一第一介電層611的載體610；形成一第一導電層621；形成一第二導電層623；形成一微凸塊墊625；附接一半導體晶粒630以及利用一模製材料640來模製；附接一晶圓支撐系統1；移除該載體610；在該第一介電層611中形成一開口611a；在該開口611a中及/或周圍形成一凸塊下金屬627；連接一導電的互連結構660；以及分開該晶圓支撐系統1。
如同在圖18A中所示，在具有該第一介電層611的載體610的形成或設置期間，例如是一玻璃、多孔的陶瓷、金屬、等等(例如，具有一平的頂表面以及一平的底表面)的載體610係被設置。該載體610以及其之設置或形成例如可以與任何在此論述的載體(例如，圖1-6的載體110、圖7-8的載體210、等等)共用任一個或是所有的特徵。
一例如是一有機介電層(例如，其係由聚醯亞胺、苯並環丁烯、聚苯並噁唑、等等所形成的)的第一介電層611可以是(或者可以是已經)例如透過一塗覆製程而被形成在該載體610的表面上。該第一介電層611及/或其之設置或形成例如可以與任何在此論述的介電層及/或其之形成(例如，圖13-14的第一介電層411、等等)共用任一個或是所有的特徵。
如同在圖18B中所示，在該第一導電層621(其亦可被稱為一重新分佈層)的形成期間，該第一導電層621可被形成在該第一介電層上。該第一導電層621及/或其之形成例如可以與任何在此論述(例如，關於圖9-12、等等)的其它導電層及/或其之形成共用任一個或是所有的特徵。在一範例的實施方式中，一第一晶種層621a(例如參見圖19)係被形成在該第一介電層611上，並且該第一導電層621係被形成在該第一晶種層621a上。
該第一導電層621接著可以被一第二介電層622所覆蓋。該第二介電層622及/或其之形成例如可以與在此論述(例如，關於圖9-12、等等)的其它介電層及/或其之形成共用任一個或是所有的特徵。
該第一導電層621(例如，具有或是不具有一晶種層621a)以及該第二介電層622的形成可以被重複任意次數(例如，其係利用相同的材料及/或製程、或是不同的個別的材料及/或製程)。在圖18C-18J中的範例的圖示係展示此種層的兩種形成。就此而論，該些層係在圖式中被提供類似的標籤(例如，其係重複該第一導電層621以及該第二介電層622)。
在圖18所描繪的例子中，由於該導電的互連結構660係稍後連接至該第一導電層621，因此相較於在以下論述的第二導電層623的線/間隔/厚度，該第一導電層621的線/間隔/厚度例如可以被形成為較大的。然而，此揭露內容的範疇並不限於此種相對的尺寸。
如同在圖18C中所示，在該第二導電層623的形成期間，該第二導電層623係被形成在該第一導電層621上及/或在該第二介電層622上。在一範例的實施方式中，一第二晶種層623a(例如參見圖19)係被形成在該第二介電層622的一頂表面上及/或在其之一延伸穿過該第二介電層622至該第一導電層621的開口(或孔)中；一第二導電層623係被形成在該第二晶種層623a上；並且該第二導電層623係被該第三介電層624所覆蓋。再者，一開口624a可被形成在該第三介電層624中，使得該第二導電層623的一對應於該開口624a的特定的區域係被露出至外部。該第二導電層623、第三介電層624、及/或於其中的開口(或孔)、及/或其之形成可以與在此論述(例如，關於圖1-8、等等)的其它導電層、介電層、以及開口、及/或其之形成共用任一個或是所有的特徵。例如，此種形成可以被重複任意次數。
如同在圖18D中所示，在該微凸塊墊625(或是其它墊、接合、附接結構、晶粒附接結構、等等)在該開口624a中的形成期間，該微凸塊墊625係被形成在該開口624a中，因而該微凸塊墊625係電連接至該第二導電層623。在一範例的實施方式中，一微凸塊晶種層625a(例如參見圖19)係被形成在該開口624a的內部(例如，在藉由該開口624a而被露出的第二導電層623上、及/或在該開口624a的側壁上)、及/或在該開口624a的外部(例如，在該第三介電層624的頂表面(在圖18D中)上)。該微凸塊晶種層625a例如可以利用和在此關於其它晶種層所論述的相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該微凸塊晶種層625a及/或微凸塊墊625在此亦可以被稱為一導電層。
該微凸塊墊625接著例如可被形成在該微凸塊晶種層625a上。例如，在一範例的實施方式中，該微凸塊晶種層625a係被插置在該第二導電層623與該微凸塊墊625之間。該微凸塊墊625及/或其之形成例如可以與任何在此論述(例如，關於圖9-12、圖1-6、等等)的其它墊或微凸塊墊及/或其之形成共用任一個或是所有的特徵。該微凸塊晶種層625a及/或微凸塊墊625在此亦可以被稱為一導電層。
儘管未描繪在圖18A-18J中，在該凸塊下金屬625的形成之後，一種有邊的修整(或是切削)製程可加以執行，例如是其中正被處理的晶圓的一邊緣係被修整(或是切削)。此種修整可以用例如是藉由研磨的各種方式來加以執行。此種邊緣修整例如可以保護該晶圓在後續的處理期間免於碎屑以及片狀剝落。
如同在圖18E中所示，在該半導體晶粒630的附接以及利用該模製材料640的模製期間，該半導體晶粒630係電連接至該微凸塊墊625，並且利用該模製材料640來加以模製。該半導體晶粒630及/或其之附接可以與在此論述的其它半導體晶粒及/或其之附接(例如，關於圖9-12、圖1-6、等等)共用任一個或是所有的特徵。例如，在一範例情節中，一焊料膏可以利用一模版以及刮漿板而被施加至該微凸塊墊126，該半導體晶粒630的導電的凸塊631可被設置(例如，其係利用一拾放的製程)在該焊料膏上或是之中，並且該焊料膏接著可加以回焊。在該半導體晶粒630的附接之後，該組件可加以清洗(例如，其係利用熱DI水、等等)、受到一助焊劑清洗及烘烤製程、受到一電漿處理製程、等等。
例如，該半導體晶粒630的導電的凸塊631(或是其它導電的附接結構)係透過該焊料632來電連接至該微凸塊墊625。該半導體晶粒630的導電的凸塊631可以用各種方式的任一種來附接至該微凸塊墊625(或是其它墊或接合結構)，其之非限制性的例子係在此被提出。例如，該導電的凸塊631可以利用各種焊料附接製程的任一種(例如，一質量回焊製程、一熱壓縮製程、等等)而被焊接至該微凸塊墊625。同樣例如的是，該導電的凸塊631可以利用一導電的黏著劑、膏、等等來耦接至該微凸塊墊625。
在一範例的實施方式中，一底膠填充650可被形成在該半導體晶粒630與該中介件620(例如，該第三介電層624)之間，例如，其係圍繞該導電的凸塊631以及微凸塊墊625的被露出至該底膠填充650的部分。該底膠填充650或是其之形成可以與在此論述(例如，關於圖9-12、圖1-6、等等)的其它底膠填充共用任一個或是所有的特徵。
在該模製製程中，該半導體晶粒630及/或中介件620可利用一模製材料640(例如，一模製樹脂或是其它模製材料或囊封材料)而被囊封，該模製材料640接著可加以固化。該模製材料640及/或其之形成可以與在此論述(例如，關於圖9-12、圖1-6、等等)的其它模製材料及/或其之形成共用任一個或是所有的特徵。在一範例的實施方式中，該模製材料640係覆蓋該半導體晶粒630的側表面以及頂表面。在另一範例的實施方式中，該模製材料640只有覆蓋該半導體晶粒630的側表面(或是只有其之個別的部分)，因此讓該半導體晶粒630的頂表面從該模製材料640被露出。如同在此論述的，該模製材料640亦可被利用以形成一模製的底膠填充，其例如是替代該底膠填充650。
如同在圖18F中所示，在該晶圓支撐系統1的附接期間，該晶圓支撐系統1係附接至該半導體晶粒630以及該模製材料640的頂表面。在另一範例的實施方式中，當該模製材料640覆蓋該半導體晶粒630的頂表面時，該晶圓支撐系統1係附接至該模製材料640的頂表面。該晶圓支撐系統1及/或其之附接例如可以與在此論述(例如，關於圖9-12、圖13-14、圖15-17、圖1-8、等等)的其它晶圓支撐系統及/或其之附接共用任一個或是所有的特徵。
如同在圖18G中所示，在該載體610的移除期間，附接至該第一介電層611的載體610(例如，一玻璃晶圓或面板)係被移除。該載體610可以用各種方式的任一種而被移除，其之非限制性的例子係在此加以提供。例如，該載體610可以用關於在此論述(例如，關於圖13-14、1-6、等等)的其它載體的任一個的任何在此論述的方式而被移除。在一範例的實施方式中，當一雷射射束、熱射束、或是紅外線射束被提供至該載體610時，該載體610可以和該第一介電層611分開。例如，在一範例的實施方式中，光或熱能可被提供至該載體610以及該第一介電層611的介面，以降低或消除在該載體610與該第一介電層611之間的黏著性，在該時點，該載體610可以和該第一介電層611分開。在另一範例的實施方式中，大部分(或是全部)的載體610可以透過一機械式研磨製程而被移除，並且接著其餘的載體610(若有的話)可以透過一化學蝕刻製程而被移除。
在一種其中該載體610的全體都被移除的範例情節中，只有原先被形成或設置在該載體610的表面上的第一介電層611(例如，一聚醯亞胺層)係保留。例如，只有該第一介電層611可以保留在該第一導電層621以及該第二介電層622的底表面上。
如同在圖18H中所示，在該開口611a(或孔)在該第一介電層611中的形成期間，複數個開口611a係選擇性地被形成在該第一介電層611中。該些開口611a及/或其之形成例如可以與在此論述(例如，關於圖1-6、圖7-8、等等)的其它開口及/或其之形成共用任一個或是所有的特徵。例如，該些開口611a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、光蝕刻製程、光遮罩及蝕刻製程、等等)來加以形成。該些開口611a的每一個例如可以對應於該第一導電層621之一藉由該開口611a而被露出至外部的個別特定的區域。在一範例的實施方式中，一開口611a係穿過該有機第一介電層611以將該第一導電層621之一個別特定的區域露出至外部。在一種其中該第一導電層621被形成在一第一晶種層621a上之範例的實施方式中，該第一晶種層621a的該第一導電層621被形成在其上的一特定的區域係穿過該有機第一介電層611而被露出至外部。
儘管圖18H的範例的圖示並未展示例如是如同在圖9H中所示的一第四介電層被形成在該第一介電層611上(例如，直接在其上)，但是此種層亦可被形成在圖18H的例子中。
如同在圖18I中所示，該凸塊下金屬627係被形成在該開口611a中及/或之上，並且該導電的互連結構660係被附接至該凸塊下金屬627。該凸塊下金屬627及/或其之形成可以與在此論述(例如，關於圖9-12、圖1-6、等等)的其它凸塊下金屬及/或其之形成共用任一個或是所有的特徵。此外，該導電的互連結構660及/或其之附接可以與在此論述的其它導電的互連結構及/或其之附接(例如關於圖9-12、圖1-6、等等)共用任一個或是所有的特徵。
例如，一凸塊下晶種層627a(例如參見圖19)例如可被形成在該開口611a的內部(例如，在被形成於該第一介電層611中的開口611a的側壁上、及/或在該第一導電層621或是對應的晶種層621a上)、以及在該開口611a的外部(例如，在該第一介電層611的圍繞或環繞該開口611a的底表面上)。如同在此論述的，該凸塊下晶種層627a可以利用和被用來形成在此論述(例如，關於圖9-12、圖1-6、等等)的晶種層的任一個相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該凸塊下晶種層627a在此亦可被稱為一導電層。
由於該凸塊下金屬627被形成在該第一介電層611的開口611a上，並且該導電的互連結構660係連接至該凸塊下金屬627，因此該導電的互連結構660係電連接至該第一導電層621。在所提供的例子中，該第一晶種層621a以及該凸塊下晶種層627a係直接且電性連接至彼此，其係彼此相互面對。在一替代的配置中，例如是在無專用的凸塊下晶種層627a被形成下，該第一導電層621可被形成在該第一晶種層621a的一第一側邊上，並且該凸塊下金屬層627可被形成在該第一晶種層621a的一第二側邊上。
為了在此討論之目的，該第一導電層621、第二介電層622、第二導電層623、以及第三介電層624可被視為一中介件620的構件。再者，上述的微凸塊墊625以及凸塊下金屬627亦可被視為該中介件620的構件。
如同在圖18J中所示，在該晶圓支撐系統1的分開期間，該晶圓支撐系統1係和該半導體晶粒630及/或該模製材料640分開。該晶圓支撐系統1及/或其之分開的方法例如可以與任何在此論述(例如，關於圖9-12、圖1-6、等等)的晶圓支撐系統及/或其之分開的方法共用任一個或是所有的特徵。
在完成的範例的半導體裝置600中，該半導體晶粒630的頂表面例如可以是透過該模製材料640的頂表面而被露出至外部。例如，該半導體晶粒630的頂表面以及該模製材料640的頂表面可以是共面的。在另一範例的實施方式中，該模製材料640可以覆蓋該半導體晶粒630的頂表面。
如同在此論述(例如，關於圖1-17、等等)的例子的任一個或是全部，該中介件620(或封裝600)例如可以用一種大量的配置、或是作為單一單元來加以形成。如同在此論述的，在一種其中該中介件620(或封裝600)係用一種大量的配置而被形成的範例情節中，一單粒化製程可加以執行。
參照圖19，此種圖係展示描繪根據本揭露內容的各種特點的一種半導體裝置601的橫截面圖。
如同在圖19中所示，該範例的半導體裝置601可包括一中介件620、一半導體晶粒630、一模製材料640、一底膠填充650、以及一導電的互連結構660。該半導體裝置601例如可以與在圖18A-18J中所示的範例的半導體裝置600及/或任何其它在此提出(例如，相關圖1-17、等等)的半導體裝置共用任一個或是所有的特點。
該中介件620例如可以包括一在一第一介電層611(例如，一聚醯亞胺層)之上的第一晶種層621a；一在該第一晶種層621a上的第一導電層621；一覆蓋該第一導電層621的第二介電層622；一在該第一導電層621上的第二晶種層623a；一在該第二晶種層623a上的第二導電層623；以及一覆蓋該第二導電層623的第三介電層624。該第一導電層621的線/間隔/厚度例如可以是大於該第二導電層623的線/間隔/厚度。
該中介件620或是一般分組的層例如可以包括一微凸塊晶種層625a，其係延伸到該第三介電層624中及/或穿過該第三介電層624(例如，經由一被形成於其中的開口)以及在該第二導電層623上；一在該微凸塊晶種層625a上的微凸塊墊625；一在該第一導電層621之下的凸塊下晶種層627a；以及一在該凸塊下晶種層627a之下的凸塊下金屬627。在一範例的實施方式中，該第一晶種層621a以及該凸塊下晶種層627a係直接且電性連接至彼此。
該導電的凸塊631係在該半導體晶粒630上，並且該導電的凸塊631係透過該焊料632來電連接至該微凸塊墊625。該底膠填充650係在該半導體晶粒630與該中介件620(例如，該第三介電層624)之間，並且該模製材料640係圍繞該半導體晶粒630以及該底膠填充650的側邊部分。在該舉例說明的例子中，該模製材料640係圍繞該半導體晶粒630的側表面，並且亦圍繞其之頂表面。
該導電的互連結構660例如可以是連接至該凸塊下金屬627，並且亦可以被安裝在一如同在此論述的基板之上。
在圖19中所示的標籤(1)及(2)例如可以展示一疊層及/或形成的順序。例如，相關於該半導體裝置601，根據本揭露內容的各種特點，該中介件620(或是其之一第一部分)係被形成在該方向(1)上(例如，從該第一介電層611來建構)並且該半導體晶粒630係連接至該中介件620，並且接著連接至凸塊下晶種層627a以及凸塊下金屬627(其例如可以被視為該中介件620的一第二部分)，並且該導電的互連結構660係在該方向(2)上連接至該中介件320(例如，從該第一導電層621或是第一晶種層621a來建構)。
參照圖20A至20J，此種圖係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置700之方法的橫截面圖。在圖20A至20J中描繪的範例的半導體裝置及/或方法例如可以與在此提出(例如，關於圖1A至1J、圖2-6、等等)的其它範例的半導體裝置及/或方法的任一個或是全部共用任一個或是所有的特徵。
該範例的製造方法例如可以包括設置一載體710；形成一第一介電層711；形成一第一導電層721；形成一第二導電層723以及一凸塊下金屬725；附接一第一晶圓支撐系統1；移除該載體710；在該第一導電層721形成一微凸塊墊726；附接一半導體晶粒730以及利用一模製材料740來模製；附接一第二晶圓支撐系統2及分開該第一晶圓支撐系統1並且附接一導電的互連結構760；以及分開該第二晶圓支撐系統2。
如同在圖20A中所示，在該載體710的設置(或形成)期間，例如是一具有一平的頂表面以及一平的底表面之矽晶圓的載體710係被設置。該載體710可包括各種不同類型的載體材料的任一種。該載體710例如可以包括一種半導體材料(例如，矽、GaAs、等等)、玻璃、陶瓷(例如，多孔的陶瓷、等等)、金屬、等等。在一範例的實施方式中，該載體710在其之頂表面上並不具有例如是矽氧化物、矽氮化物、或是矽氧化物/矽氮化物的任何無機層。再者，若該載體在頂表面上具有一原生氧化物層，則該原生氧化物層可以利用例如一化學溶液而被移除。移除該原生氧化物層的結果是，該載體710的頂表面可以具有一乾淨的表面。
如同在圖20B中所示，在該第一介電層711的形成期間，例如是一有機層(例如，像是聚醯亞胺、苯環丁烯(BCB)、聚苯並噁唑(PBO)的聚合物、其等同物、其之組合、等等)的第一介電層711可以是(或者可以是已經)被形成在該載體710的頂表面上。該第一介電層711可以藉由例如是旋轉塗覆、噴霧塗覆、浸漬塗覆、桿塗覆以及其等同物中的一或多種來加以形成，但是此揭露內容的範疇並不限於此。舉例而言，該第一介電層711可以藉由疊層一乾膜來加以形成。該第一介電層711亦可被稱為一鈍化層。再者，一開口711a(或孔)可以利用例如是一微影製程、雷射及/或機械式剝蝕製程、化學蝕刻、以及其等同物中的一或多種而被形成在該第一介電層711中，但是此揭露內容的範疇並不限於此。因此，該載體710的頂表面的一特定的區域係直接且/或部分地透過該開口711a而被露出至外部。
如同在圖20C中所示，在該第一導電層721(例如，一重新分佈層)的形成期間，該第一導電層721可被形成在該載體710的頂表面上。在一範例的實施方式中，一第一晶種層721a(例如參見圖21)係被形成在該載體710的經由該開口711a而被露出的表面以及該第一介電層711上，並且該第一導電層721係被形成在該第一晶種層721a上。該第一導電層721接著可以被一第二介電層722所覆蓋，該第二介電層722亦可被稱為一鈍化層。
該第一導電層721(例如，具有或是不具有一晶種層721a)以及該第二介電層722的形成可以被重複任意次數(例如，其係利用相同的材料及/或製程、或是不同的個別的材料及/或製程)。在圖20C-20D中的範例的圖示係展示此種層的兩種形成。就此而論，該些層係在圖式中被提供類似的標籤(例如，其係重複該第一導電層721以及該第二介電層722)。
一開口722a(或孔)例如可被形成在該第二介電層722中，並且該第一導電層721的一特定的區域可以透過該開口722a而被露出至外部。該開口722a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、等等)來加以形成。注意到的是，該第二介電層722(或是任何在此論述的介電層)亦可以是原先就形成具有開口722a，其例如是藉由遮罩、或是其它選擇性的介電層形成製程。
如同在圖20D中所示，在該第二導電層723以及該凸塊下金屬725的形成期間，該第二導電層723以及凸塊下金屬725的至少一層係被形成在該第一導電層721上及/或在該第二介電層722上。在一範例的實施方式中，一第二晶種層723a(例如參見圖21)係被形成在該開口722a的內部(例如，在被形成於該第二介電層722中的開口722a的側壁上、及/或在藉由該開口722a而被露出的第一導電層721上)、及/或在該開口722a的外部(例如，在該第二介電層722的頂表面上)。如同在此論述的，該第二晶種層723a可以利用和被用來形成該第一晶種層721a相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該第二晶種層723a(或是任何在此論述的晶種層)在此亦可被稱為一導電層。
繼續該範例實施方式，該第二導電層723係被形成在該第二晶種層723a上。例如，該第二導電層723可被形成以填入在該第二介電層722中的開口722a(或是至少覆蓋其之側表面)。該第二導電層723例如可以利用和該第一導電層721相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該第二導電層723在此亦可被稱為一重新分佈層。
該第二導電層723接著例如可以被該第三介電層724所覆蓋。該第三介電層724可以是由各種材料的任一種且/或利用各種形成介電質的製程的任一種所形成的。例如，該第三介電層724可以利用和被利用以形成該第二介電層722相同的材料及/或製程來加以形成。
一開口724a(或孔)例如可被形成在該第三介電層724中，並且該第二導電層723的一特定的區域可以透過該開口724a而被露出至外部。該開口724a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、等等)來加以形成。或者是，該第三介電層724例如可以是原先就被形成具有該開口724a於其中。
一凸塊下晶種層725a(例如參見圖21)例如可被形成在該開口724a的內部及/或在該開口724a的外部。該凸塊下晶種層725a及/或其之形成例如可以與任何在此論述的其它凸塊下晶種層及/或其之形成(例如，在此關於圖1、2-6、等等所論述的凸塊下晶種層125a)共用任一個或是所有的特徵。
一凸塊下金屬725係被形成在該凸塊下晶種層725a上。該凸塊下金屬725及/或其之形成例如可以與任何凸塊下金屬及/或其之形成(例如，在此關於圖1，2-6、等等所論述的凸塊下金屬125及/或其之形成)共用任一個或是所有的特徵。
如同在圖20E中所示，在該第一晶圓支撐系統(WSS)的附接期間，該第一晶圓支撐系統1係被附接至該第三介電層724。例如，該第一晶圓支撐系統1可以附接至該第三介電層724以及該凸塊下金屬725。在此時點，被展示在圖20D的底部的載體110係被重新設置到圖20E的頂端(例如，該圖係被倒轉)。該第一WSS 1及/或其之附接例如可以與任何其它晶圓支撐系統及/或其之附接(例如，在此關於圖1及2-6、等等所論述的第一WSS 1)共用任一個或是所有的特徵。
如同在圖20F中所示，在該載體710的移除期間，在該結構的一與該第一晶圓支撐系統1相反的側邊上的載體710(例如，該第一介電層711被形成在其上的一矽晶圓)係被移除。在一範例的實施方式中，大部分的載體710可以透過一機械式研磨製程而被移除，並且接著該其餘的載體710可以透過一化學蝕刻製程而被移除。例如，一矽載體可以被研磨到10-30μm的厚度，並且接著剩餘部分可以藉由一種除了研磨之外的製程(例如，藉由化學蝕刻、等等)來加以移除。因此，以此種方式，該第一介電層711以及被形成在該載體710的表面上的第一導電層721的一特定的區域(例如，更明確地說為該第一晶種層721a，例如見於圖21)係被露出至外部。例如，該第一導電層721的該特定的區域(例如，更明確地說為該第一晶種層721a，例如見於圖21)係穿過該第一介電層711而被露出至外部。注意到的是，若為所要的話，該第一晶種層721a在此時點可被移除。
如同在圖20G中所示，在該微凸塊墊726(或是其它墊、區域、附接結構、晶粒附接結構、等等)的形成期間，該微凸塊墊726係被形成在該第一導電層721(例如，更明確地說為該第一晶種層721a，例如見於圖21)上。例如，該微凸塊墊726係電連接(例如，直接連接、經由一晶種層連接、等等)至該第一導電層721。在一範例的實施方式中，該微凸塊晶種層726a(例如，如同在圖21中所示)可被形成在該第一導電層721(例如，更明確地說為該第一晶種層721a)上、及/或在該露出的第一導電層721的周圍(例如，在該第一介電層711的圍繞該露出的第一導電層721的頂表面(在圖20G中)上)。該微凸塊晶種層726a例如可以利用和在此關於其它晶種層或導電層所論述的相同的材料及/或製程來加以形成、或是可以利用不同的個別的材料及/或製程來加以形成。該微凸塊晶種層726a及/或微凸塊墊726在此亦可被稱為一導電層。
該微凸塊墊726接著例如可被形成在該微凸塊晶種層726a上。在一範例的實施方式中，該第一晶種層721a(例如，該第一導電層721係被形成在其上)以及該微凸塊晶種層726a(例如，該微凸塊墊726係被形成在其上)可以被插置在該第一導電層721與該微凸塊墊726之間。例如，該第一晶種層721a以及微凸塊晶種層726a可以直接連接至彼此，其係彼此相互面對。注意到的是，在各種的範例實施方式中，該微凸塊晶種層726a的形成可被跳過，並且該微凸塊墊726係被形成在從該第一介電層711被露出的第一晶種層721a上(例如，在一種其中該第一晶種層721a係充分地被形成以用此種方式而被利用之範例的實施方式中)。該微凸塊墊726及/或其之形成例如可以與任何在此論述的微凸塊及/或其之形成(例如，在此關於圖1及2-6、等等所論述的微凸塊墊126及/或其之形成)共用任一個或是所有的特徵。
為了在此討論之目的，該第一介電層711、第一導電層721、第二介電層722、第二導電層723、以及第三介電層724可被視為一中介件720的構件。再者，在此所述的凸塊下金屬725以及微凸塊墊726亦可被視為該中介件720的構件。
如同在圖20H中所示，在該半導體晶粒730的附接以及利用該模製材料740的模製期間，該半導體晶粒730係電連接至該微凸塊墊726，並且利用該模製材料740來加以模製。例如，該半導體晶粒730的導電的凸塊731(或是其它導電的附接結構，例如導電柱、等等)係透過該焊料732來電連接至該微凸塊墊726。該導電的凸塊731及/或其之形成例如可以與任何在此論述的導電的凸塊及/或其之形成(例如，在此關於圖1及2-6、等等所論述的導電的凸塊131及/或其之形成)共用任一個或是所有的特徵。
在一範例的實施方式中，一底膠填充750可被形成在該半導體晶粒730與該第一介電層711之間，例如其係圍繞該導電的凸塊731以及微凸塊墊726的被曝露到該底膠填充750的部分(並且因此被其所囊封)。該底膠填充750及/或其之形成例如可以與任何在此論述的底膠填充及/或其之形成(例如，在此關於圖1及2-6、等等所論述的底膠填充150及/或其之形成)共用任一個或是所有的特徵。
在該模製(或是囊封)製程中，該半導體晶粒730及/或中介件720可以利用一模製材料740(例如，一模製樹脂或是其它模製材料或囊封材料)而被囊封，該模製材料740接著可加以固化。在一範例的實施方式中，該模製材料740只有覆蓋該半導體晶粒730的側表面(或是只有其之個別的部分)，因此讓該半導體晶粒730的頂表面從該模製材料740被露出。在另一範例的實施方式中，該模製材料740係覆蓋該半導體晶粒730的側表面以及頂表面。該模製材料740及/或其之形成例如可以與任何在此論述的模製材料及/或其之形成(例如，在此關於圖1及2-6、等等所論述的模製材料140及/或其之形成)共用任一個或是所有的特徵。
如同在圖20I中所示，在該第二晶圓支撐系統(WSS)2的附接、該第一晶圓支撐系統1的分開、以及該導電的互連結構760的附接期間，該第二WSS 2可以附接至該半導體晶粒730及/或模製材料740。該WSS 2及/或其之附接例如可以與任何在此論述的晶圓支撐系統及/或其之附接(例如，在此關於圖1及2-6、等等所論述的WSS2及/或其之附接)共用任一個或是所有的特徵。
在該第二WSS 2的附接之後，附接至該第三介電層724的第一晶圓支撐系統1係和該第三介電層724及/或凸塊下金屬725分開。因此，該凸塊下金屬725係被露出至外部。該第一WSS 1的分開例如可以與任何在此論述的晶圓支撐系統的分開(例如，在此關於圖1及2-6、等等所論述的第一WSS 1的分開)共用任一個或是所有的特徵。
該導電的互連結構760(或是複數個導電的互連結構760)可以電連接至該露出的凸塊下金屬725(例如，其係在該第一WSS 1的移除之後被露出)。在此時點，例如是在該第二晶圓支撐系統2被附接至該半導體晶粒730以及該模製材料740時，該導電的互連結構760可以電連接至該凸塊下金屬725。該導電的互連結構760及/或其之形成例如可以與任何在此論述的導電的互連結構及/或其之形成(例如，在此關於圖1及2-6、等等所論述的互連結構160或是其之形成)共用任一個或是所有的特徵。
如同在圖20J中所示，在該第二晶圓支撐系統2的分開期間，附接至該半導體晶粒730及/或該模製材料740的第二晶圓支撐系統2係和該半導體晶粒730及/或模製材料740分開。該第二WSS 2的分開例如可以與任何在此論述的晶圓支撐系統(例如，在此關於圖1及2-6、等等所論述的第二WSS 2的分開)共用任一個或是所有的特徵的分開。
參考到圖21，此種圖係展示描繪根據本揭露內容的各種特點的一種半導體裝置701的橫截面圖。
如同在圖21中所示，該範例的半導體裝置701可包括一中介件720、一半導體晶粒730、一模製材料741、一底膠填充750、以及一導電的互連結構760。該半導體裝置701例如可以與任一或是所有其它在此提出的半導體裝置(例如，在圖20A-20J中所示的範例的半導體裝置700、等等)共用任一個或是所有的特徵。
該中介件720或是一般的分組的層例如可以包括一第一晶種層721a，其係在一第一介電層711(例如，像是聚醯亞胺、苯環丁烯(BCB)、聚苯並噁唑(PBO)的聚合物、其等同物、其之組合、等等)中及/或之下；一在該第一晶種層721a之下的第一導電層721；一覆蓋該第一導電層721(或是其之部分)的第二介電層722；一在該第一導電層721之下的第二晶種層723a；一在該第二晶種層723a之下的第二導電層723；以及一覆蓋該第二導電層723(或是其之部分)的第三介電層724。該第一導電層721的線/間隔/厚度例如可以是小於該第二導電層723的線/間隔/厚度。
該中介件720例如可以包括一微凸塊晶種層726a，其係延伸在該第一介電層111上以及在該第一晶種層721a上；一在該微凸塊晶種層726a上的微凸塊墊726；一在該第二導電層723之下的凸塊下晶種層725a；以及一在該凸塊下晶種層725a之下的凸塊下金屬725。在一範例的實施方式中，該第一晶種層721a以及該微凸塊晶種層726a係直接且電性連接至彼此。
該導電的凸塊731係在該半導體晶粒730上，並且該導電的凸塊731係透過該焊料732來電連接至該微凸塊墊726。該底膠填充750係在該半導體晶粒730與該中介件720(例如，該第一介電層711)之間，並且該模製材料741係圍繞該半導體晶粒730以及該底膠填充750的側邊及頂表面。
如同在此論述的，該模製材料741可以圍繞(或是覆蓋)該半導體晶粒730的頂表面以及側表面。例如，在該範例的半導體裝置701中，除了該半導體晶粒730的側表面之外，該模製材料741可以完全覆蓋頂表面。由於該半導體晶粒730大致是在頂表面以及側表面被該模製材料741所圍繞，因此該半導體晶粒730可被保護以與外部的環境隔開。在另一範例的實施方式中，該模製材料741只有圍繞該半導體晶粒730的側表面，但是並不圍繞(或覆蓋)頂表面，因此該半導體晶粒730的頂表面可被露出至外部。再者，該半導體晶粒730的頂表面以及該模製材料741的頂表面可以是共面的。
該導電的互連結構760例如可以連接至該凸塊下金屬726，並且亦可以被安裝在一如同在此論述的基板之上。
參照圖22A至22J，此種圖係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置800之方法的橫截面圖。描繪在圖22A至22J中的範例的半導體裝置及/或方法例如可以與在此提出(例如，關於圖1A至1J、圖2-6、20A至20J、21、等等)的其它範例的半導體裝置及/或方法的任一個或是全部共用任一個或是所有的特徵。
製造該半導體裝置800的範例的方法例如可以包括設置一載體810；形成一凸塊下金屬821；形成一第一導電層823；形成一第二導電層825；形成一微凸塊墊827；附接一半導體晶粒830以及利用一模製材料840來模製；附接一晶圓支撐系統1；移除該載體810；連接一導電的互連結構860；以及分開該晶圓支撐系統1。
如同在圖22A中所示，在該載體810的形成或設置期間，例如是一具有一平的頂表面以及一平的底表面之矽晶圓的載體810係被設置。
如同在圖22B及22C中所示，在該凸塊下金屬821的形成期間，該凸塊下金屬821的至少一層係直接被形成在該載體810上。在一範例的實施方式中，該凸塊下金屬821可以是由各種材料的任一種所形成的，其之非限制性的例子係在此被提出。例如，該凸塊下金屬821可以是由鉻、鎳、鈀、金、銀、其之合金、其之組合、其等同物、等等中的至少一種所形成的。該凸塊下金屬821例如可以包括Ni以及Au。再者，該凸塊下金屬821例如可以包括Cu、Ni及Au。該凸塊下金屬821亦可以利用各種製程的任一種來加以形成，其之非限制性的例子係在此被提出。例如，該凸塊下金屬821可以利用一無電的電鍍製程、電鍍製程、濺鍍製程、等等中的一或多種而被形成在該載體810上。該凸塊下金屬821例如可以避免或禁止一金屬間化合物在該導電的互連結構860與該第一導電層823之間的介面處的形成，藉此改善至該導電的互連結構860的連接的可靠度。注意到的是，該凸塊下金屬821可包括在該載體810上的多個層。例如，該凸塊下金屬821可包括一第一層的Ni以及一第二層的Au。
再者，該凸塊下金屬821接著可以被一例如是一有機層(例如，像是聚醯亞胺、苯環丁烯(BCB)、聚苯並噁唑(PBO)的聚合物、其等同物、其之組合、等等)的第一介電層822所覆蓋，該第一介電層822亦可被稱為一鈍化層。例如，該第一介電層822可被形成在該凸塊下金屬821以及該載體810的頂表面上。該第一介電層822可以利用旋轉塗覆、噴霧塗覆、浸漬塗覆、桿塗覆、其等同物、其之組合、等等中的一或多種而被形成，但是本揭露內容的範疇並不限於此。舉例而言，該第一介電層822可以藉由疊層一乾膜來加以形成。
一開口822a(或孔)例如可被形成在該第一介電層822中，並且該凸塊下金屬821的一特定的區域(例如，整個頂表面、該頂表面的一部分、該頂表面的一中心區域、等等)可以透過該開口822a而被露出至外部。該開口822a可以用各種方式的任一種(例如，機械式及/或雷射剝蝕、化學蝕刻、微影、等等)來加以形成。注意到的是，該第二介電層122(或是任何在此論述的介電層)亦可以是原先就形成具有開口122a，其例如是藉由遮罩、或是其它選擇性的介電層形成製程。
如同在圖22D中所示，在該第一導電層823(其亦可被稱為一重新分佈層)的形成期間，該第一導電層823可被形成在該凸塊下金屬821以及該第一介電層822上。例如，該第一導電層823可以耦接至該凸塊下金屬821。在一範例的實施方式中，一第一晶種層823a(例如參見圖23)係被形成在該凸塊下金屬821以及第一介電層822上，並且該第一導電層823係被形成在該第一晶種層823a上。該第一導電層823及/或其之形成例如可以與任何在此論述的其它導電層及/或其之形成共用任一個或是所有的特徵。
該第一導電層823接著可以被一第二介電層824所覆蓋。該第二介電層824亦可被稱為一鈍化層。該第二介電層824及/或其之形成例如可以與任何在此論述的其它介電層及/或其之形成共用任一個或是所有的特徵。
一開口824a(或孔)例如可被形成在該第二介電層824中，並且該第一導電層823的一特定的區域可以透過該開口824a而被露出至外部。該開口824a及/或其之形成例如可以與任何在此論述的其它介電層開口及/或其之形成共用任一個或是所有的特徵。
在圖22描繪的例子中，由於該導電的互連結構860係稍後經由該凸塊下金屬821來連接至該第一導電層823，因此相較於在以下論述的第二導電層825的線/間隔/厚度，該第一導電層823的線/間隔/厚度例如可以是被形成為較大的。然而，此揭露內容的範疇並不限於此種相對的尺寸。
如同形成一第二導電層825的圖22E所展示的，該第二導電層825係被形成在該第一導電層823上及/或在該第二介電層824上。在一範例的實施方式中，一第二晶種層825a(例如參見圖23)係被形成在該第二介電層824的一頂表面上、及/或在其之一延伸穿過該第二介電層824至該第一導電層823的開口(或孔)824a中(例如，在該開口824a的側壁上)。該晶種層825a及/或其之形成例如可以與任何在此論述的晶種層及/或其之形成共用任一個或是所有的特徵。該第二導電層825係接著被形成在該第二晶種層825a上。該第二導電層825及/或其之形成例如可以與任何在此論述的導電層及/或其之形成共用任一個或是所有的特徵。該第二導電層825係接著被該第三介電層826所覆蓋，該第三介電層826亦可被稱為一鈍化層。該第三介電層826及/或其之形成例如可以與任何在此論述的介電層及/或其之形成共用任一個或是所有的特徵。再者，一開口826a可被形成在該第三介電層826中，使得該第二導電層825的對應於該開口826a的一特定的區域被露出至外部。該開口826a及/或其之形成例如可以與任何在此論述的其它介電層開口及/或其之形成共用任一個或是所有的特徵。
再者，該第二導電層825(例如，具有或是不具有一晶種層825a)以及該第三介電層826的形成可以被重複任意次數(例如，其係利用相同的材料及/或製程、或是不同的個別的材料及/或製程)。在圖22E中的範例的圖示係展示此種層的兩種形成。就此而論，該些層係在圖式中被提供類似的標籤(例如，其係重複該第二導電層825以及該第三介電層826)。
如同在圖22F中所示，在該微凸塊墊827在該開口826a中的形成期間，該微凸塊墊827係被形成在該開口826a中，因而該微凸塊墊827係電連接至該第二導電層825。在一範例的實施方式中，一微凸塊晶種層827a(例如參見圖23)係被形成在該開口826a的內部(例如，在藉由該開口826a而被露出的第二導電層825上、及/或在該開口826a的側壁上)、及/或在該開口826a的外部(例如，在該第三介電層826的頂表面(在圖23中)上)。該微凸塊晶種層827a及/或其之形成例如可以與任何在此論述的其它晶種層(例如，微凸塊晶種層、等等)及/或其之形成共用任一個或是所有的特徵。
該微凸塊墊827接著例如可被形成在該微凸塊晶種層827a上。例如，在一範例的實施方式中，該微凸塊晶種層827a係被插置在該第二導電層825與該微凸塊墊827之間。該微凸塊墊827及/或其之形成例如可以與任何在此論述的其它微凸塊墊及/或其之形成共用任一個或是所有的特徵。
為了在此討論之目的，該凸塊下金屬821、第一介電層822、第一導電層823、第二介電層824、第二導電層825、第三介電層826以及微凸塊墊827可被視為一中介件820的構件。
如同在圖22G中所示，在該半導體晶粒830的附接以及利用該模製材料840的模製期間，該半導體晶粒830係電連接至該微凸塊墊827，並且利用該模製材料840來加以模製。例如，該半導體晶粒830的導電的凸塊831(或是其它導電的附接結構)係透過該焊料832來電連接至該微凸塊墊827。該半導體晶粒830的導電的凸塊831可以用各種方式的任一種來附接至該微凸塊墊827，其之非限制性的例子係在此被提出。例如，該導電的凸塊831可以利用各種焊料附接製程的任一種(例如，一質量回焊製程、一熱壓縮製程、等等)而被焊接至該微凸塊墊827。同樣例如的是，該導電的凸塊831可以利用一導電的黏著劑、膏、等等來耦接至該微凸塊墊827。該導電的凸塊831及/或其之形成例如可以與任何在此論述的導電的凸塊及/或其之形成共用任一個或是所有的特徵。
在一範例的實施方式中，一底膠填充850可被形成在該半導體晶粒830與該中介件820(例如，該第三介電層826)之間，其例如是圍繞該導電的凸塊831以及微凸塊墊827的被曝露到該底膠填充850(並且因此被其所囊封)的部分。該底膠填充850及/或其之形成例如可以與任何在此論述的底膠填充及/或其之形成共用任一個或是所有的特徵。
在該模製(或是囊封)製程中，該半導體晶粒830及/或中介件820可利用一模製材料840(例如，一模製樹脂或是其它模製材料或囊封材料)而被囊封，該模製材料840接著可加以固化。在一範例的實施方式中，該模製材料840只有覆蓋該半導體晶粒830的側表面(或是只有其之個別的部分)，因此讓該半導體晶粒830的頂表面從該模製材料840被露出。在另一範例的實施方式中，該模製材料840係覆蓋該半導體晶粒830的側表面以及頂表面。該模製材料840及/或其之形成例如可以與任何在此論述的模製材料及/或其之形成共用任一個或是所有的特徵。
如同在圖22H中所示，在該晶圓支撐系統(WSS)1的附接期間，該晶圓支撐系統1係附接至該半導體晶粒830以及該模製材料840的頂表面。在另一範例的實施方式中，當該模製材料840係覆蓋該半導體晶粒830的頂表面時，該晶圓支撐系統1係附接至該模製材料840的頂表面。該晶圓支撐系統1及/或其之附接例如可以與任何在此論述的晶圓支撐系統及/或其之附接共用任一個或是所有的特徵。
如同在圖22I中所示，在該載體810的移除期間，附接至該凸塊下金屬821以及該第一介電層822的載體810(例如，一矽晶圓)係被移除。例如，大部分或是全部的載體810可以透過一機械式研磨製程而被移除，並且接著任何其餘的載體810可以透過一化學蝕刻製程而被完全地移除。該載體810的移除例如可以與任何在此論述的載體移除共用任一個或是所有的特徵。在一範例的實施方式中，在該載體810的移除之後，該凸塊下金屬821可以透過該第一介電層822(例如，有機層)而被露出至外部，並且該凸塊下金屬821以及該第一介電層822的底表面可以是共面的。
如同在圖22I中所示，在該導電的互連結構860的連接期間，該導電的互連結構860(或是複數個導電的互連結構860)係連接至該凸塊下金屬821。例如，該導電的互連結構860係經由該凸塊下金屬821來電連接至該第一導電層823。該導電的互連結構860及/或其之形成例如可以與任何在此論述的其它互連結構及/或其之形成共用任一個或是所有的特徵。
如同在圖22J中所示，在該晶圓支撐系統1的分開期間，該晶圓支撐系統1係和該半導體晶粒830及/或該模製材料840分開。該晶圓支撐系統1的分開例如可以與任何在此論述的晶圓支撐系統的分開共用任一個或是所有的特徵。
在完成的範例的半導體裝置800中，該半導體晶粒830的頂表面例如可以透過該模製材料840的頂表面而被露出至外部。例如，該半導體晶粒830的頂表面以及該模製材料840的頂表面可以是共面的。在另一範例的實施方式中，該模製材料840可以覆蓋該半導體晶粒830的頂表面。
如上所述，根據本揭露內容的各種特點的範例的半導體裝置800可以藉由在一載體上用一種堆積或堆疊的方式來形成該中介件；電連接該半導體晶粒至該中介件；利用模製材料來模製該半導體晶粒；移除該載體；以及在該中介件上形成該導電的互連結構來加以完成。因此，在該半導體裝置800中，在該第一導電層與該凸塊下金屬之間的失準係被降低或是消除。此外，在該範例的半導體裝置800中，該凸塊下金屬係先被形成，並且該導電層、介電層以及微凸塊係接著被形成，藉此簡化該半導體裝置800的整體製程。
參照圖23，此種圖係展示描繪根據本揭露內容的各種特點的一種半導體裝置801的橫截面圖。
如同在圖23中所示，該範例的半導體裝置801可包括一中介件820、一半導體晶粒830、一模製材料841、一底膠填充850、以及一導電的互連結構860。該半導體裝置801例如可以與在圖22A-22J中所示的範例的半導體裝置800及/或任何其它在此提出的半導體裝置共用任一個或是所有的特點。
該中介件820例如可以包括一凸塊下金屬821；一第一介電層822；一在該凸塊下金屬821以及該第一介電層822(例如，一有機層)之上的第一晶種層823a；一在該第一晶種層823a上的第一導電層823；一覆蓋該第一導電層823的第二介電層824；一在該第一導電層823上的第二晶種層825a；一在該第二晶種層825a上的第二導電層825；以及一覆蓋該第二導電層825的第三介電層826。該第一導電層823的線/間隔/厚度例如可以是大於該第二導電層825的線/間隔/厚度。再者，該中介件820或是一般分組的層例如可以包括一微凸塊晶種層827a，其係延伸到該第三介電層826中及/或穿過該第三介電層826(例如，經由一被形成於其中的開口)以及在該第二導電層825上；以及一在該微凸塊晶種層827a上的微凸塊墊827。在一範例的實施方式中，該微凸塊晶種層827a以及該第二導電層825係直接且電性連接至彼此。
該導電的凸塊831係在該半導體晶粒830上，並且該導電的凸塊831係透過該焊料832來電連接至該微凸塊墊827。該底膠填充850係在該半導體晶粒830與該中介件820(例如，該第三介電層826)之間，並且該模製材料841係圍繞該半導體晶粒830以及該底膠填充850的側邊以及頂表面。
該導電的互連結構860例如可以連接至該凸塊下金屬821，並且亦可以被安裝在一如同在此論述的基板之上。
總之，此揭露內容的各種特點係提供一種用於製造一半導體裝置之方法，其例如是包括提供一不具有直通矽晶穿孔的中介件。此揭露內容的各種特點亦提供一種半導體裝置，其例如是包括一不具有直通矽晶穿孔的中介件。儘管先前的內容已經參考某些特點及例子來加以敘述，但是將會被熟習此項技術者理解到可以做成各種的改變，並且等同物可加以取代，而不脫離本揭露內容的範疇。此外，可以做成許多修改以將一特定的情況或材料調適至本揭露內容的教示，而不脫離其範疇。因此，所欲的是本揭露內容不受限於所揭露之特定的例子，而是本揭露內容將會包含落入所附的申請專利範圍的範疇內之所有的例子。
1:第一晶圓支撐系統 2:第二晶圓支撐系統 100、101、102、103、104、105:半導體裝置 110:載體 111:第一介電層 111a:開口 120:中介件 121:第一導電層 121a:第一晶種層 122:第二介電層 122a:開口(孔) 123:第二導電層 123a:第二晶種層 124:第三介電層 124a:開口(孔) 125:凸塊下金屬 125a:凸塊下晶種層 126:微凸塊墊 126a:微凸塊晶種層 127:球體墊 127a:球體墊晶種層 128:導電球體 129:金屬柱 129a:柱晶種層 130:半導體晶粒 131:導電的凸塊 132:焊料 140、141:模製材料 142:直通模具穿孔(TMV) 150:底膠填充 160:導電的互連結構 171:金屬墊 171a:金屬墊晶種層 181:額外的導電層 191:第一額外的介電層 191a:額外的晶種層 192:第二額外的介電層 192a:開口 200、201:半導體裝置 210:載體 211:第一介電層 211a:開口 220:中介件 221:第一導電層(第一重新分佈層) 221a:第一晶種層 222:第二介電層 222a:開口(孔) 223:微凸塊墊 223a:微凸塊晶種層 224:第三介電層 224a:開口(孔) 225:第二導電層 225a:第二晶種層 226:第四介電層 227:凸塊下金屬 227a:凸塊下晶種層 230:半導體晶粒 231:導電的凸塊 232:焊料 240:模製材料 250:底膠填充 260:導電的互連結構 300、301:半導體裝置 310:載體 311:第一介電層 311a:開口 320:中介件 321、321':第一導電層 321a、321a':第一晶種層 322:第二介電層 323、323':第二導電層 323a、323a':第二晶種層 324:第三介電層 324a:開口 325:微凸塊墊 325a:微凸塊晶種層 326:第四介電層 327:凸塊下金屬 327a:凸塊下晶種層 330:半導體晶粒 331:導電的凸塊 332:焊料 340:模製材料 350:底膠填充 360:導電的互連結構 400、401:半導體裝置 410:載體 411:第一介電層 411a:開口 420:中介件 421:第一導電層 421a:第一晶種層 422:第二介電層 422a:開口(孔) 423:第二導電層 423a:第二晶種層 424:第三介電層 424a:開口(孔) 425:凸塊下金屬 425a:凸塊下晶種層 426:微凸塊墊 426a:微凸塊晶種層 430:半導體晶粒 431:導電的凸塊 432:焊料 440:模製材料 450:底膠填充 460:導電的互連結構 500、501:半導體裝置 510:載體 511:第一介電層 511a:開口(孔) 520:中介件 521:第一導電層 521a:第一晶種層 522:第二介電層 522a:開口(孔) 523:微凸塊墊 523a:微凸塊晶種層 524:第三介電層 524a:開口(孔) 525:第二導電層 525a:第二晶種層 526:第四介電層 527:凸塊下金屬 527a:凸塊下晶種層 530:半導體晶粒 531:導電的凸塊 532:焊料 540:模製材料 542:焊料 550:底膠填充 560:導電的互連結構 600、601:半導體裝置 610:載體 611:第一介電層 611a:開口 620:中介件 621:第一導電層 621a:第一晶種層 622:第二介電層 623:第二導電層 623a:第二晶種層 624:第三介電層 624a:開口 625:微凸塊墊 625a:微凸塊晶種層 627:凸塊下金屬 627a:凸塊下晶種層 630:半導體晶粒 631:導電的凸塊 632:焊料 640:模製材料 650:底膠填充 660:導電的互連結構 700、701:半導體裝置 710:載體 711:第一介電層 711a:開口(孔) 720:中介件 721:第一導電層 721a:第一晶種層 722:第二介電層 722a:開口(孔) 723:第二導電層 723a:第二晶種層 724:第三介電層 724a:開口(孔) 725:凸塊下金屬 725a:凸塊下晶種層 726:微凸塊墊 726a:微凸塊晶種層 730:半導體晶粒 731:導電的凸塊 732:焊料 740、741:模製材料 750:底膠填充 760:導電的互連結構 800、801:半導體裝置 810:載體 820:中介件 821:凸塊下金屬 822:第一介電層 822a:開口(孔) 823:第一導電層 823a:第一晶種層 824:第二介電層 824a:開口(孔) 825:第二導電層 825a:第二晶種層 826:第三介電層 826a:開口 827:微凸塊墊 827a:微凸塊晶種層 830:半導體晶粒 831:導電的凸塊 832:焊料 840、841:模製材料 850:底膠填充 860:導電的互連結構
[圖1]A至1J係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置之方法的橫截面圖； [圖2]是展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖3]是展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖4]是展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖5]是展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖6]是展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖7]A至7H是展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置之方法的橫截面圖； [圖8]是展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖9]A至9J是展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置之方法的橫截面圖； [圖10]是展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖11]A係展示在一種其中一平坦化中介件的製程並未被執行的範例情節中之一結構的橫截面圖，並且圖11B係展示根據本揭露內容的各種特點的在一種其中一平坦化中介件的製程係被執行的範例情節中之一結構的橫截面圖； [圖12]A係展示描繪根據本揭露內容的各種特點的一第一範例的平坦化製程的橫截面圖，並且圖12B係展示描繪一第二範例的平坦化製程的橫截面圖； [圖13]A至13J係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置之方法的橫截面圖； [圖14]係展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖15]A至15H係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置之方法的橫截面圖； [圖16]係展示描繪根據本揭露內容的各種特點的一種從一載體分開一半導體晶粒之方法的橫截面圖； [圖17]係展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖18]A至18J係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置之方法的橫截面圖； [圖19]係展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖20]A至20J係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置之方法的橫截面圖； [圖21]係展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖； [圖22]A至22J係展示描繪根據本揭露內容的各種特點的一種製造一半導體裝置之方法的橫截面圖；以及 [圖23]係展示描繪根據本揭露內容的各種特點的一種半導體裝置的橫截面圖。
100:半導體裝置
111:第一介電層
120:中介件
121:第一導電層
122:第二介電層
123:第二導電層
124:第三介電層
125:凸塊下金屬
126:微凸塊墊
130:半導體晶粒
131:導電的凸塊
132:焊料
140:模製材料
150:底膠填充
160:導電的互連結構

Claims (14)

  1. 一種半導體封裝，包括： 上方信號重新分佈結構，包括上方信號重新分佈結構上側和上方信號重新分佈結構下側； 下方信號重新分佈結構，包括下方信號重新分佈結構上側和下方信號重新分佈結構下側，所述下方信號重新分佈結構上側耦接至所述上方信號重新分佈結構下側； 半導體晶粒，包括晶粒上側和晶粒下側，所述晶粒下側耦接至所述上方信號重新分佈結構上側；以及 導電的互連結構，耦接至所述下方信號重新分佈結構下側， 其中： 所述上方信號重新分佈結構包括上方導電通孔，所述上方導電通孔具有向上開口的凹部形狀；以及 所述下方信號重新分佈結構包括下方導電通孔，所述下方導電通孔具有向下開口的凹部形狀。
  2. 如請求項1的半導體封裝，其中： 所述上方導電通孔包括上方晶種層和鍍覆在所述上方晶種層的上側上的上方鍍覆導電層；以及 所述下方導電通孔包括下方晶種層和鍍覆在所述下方晶種層的下側上的下方鍍覆導電層。
  3. 如請求項1的半導體封裝，其中所述第二信號重新分佈結構包括凸塊下金屬結構，所述凸塊下金屬結構具有向下開口的凹部形狀，其中所述凸塊下金屬結構包括凸塊下金屬結構上側和凸塊下金屬結構下側，所述凸塊下金屬結構上側耦接至所述下方信號重新分佈結構下側。
  4. 如請求項3的半導體封裝，其中： 所述凸塊下金屬結構在横向方向上比所述下方導電通孔還寬；以及 所述下方導電通孔在横向方向上比所述上方導電通孔還寬。
  5. 如請求項1的半導體封裝，其中所述上方信號重新分佈結構包括下方介電層，所述下方介電層横向地圍繞所述下方導電通孔但是並未横向地圍繞任何横向延伸的線路。
  6. 如請求項5的半導體封裝，其中所述下方信號重新分佈結構包括上方介電層，所述上方介電層横向地圍繞所述下方導電通孔但是並未横向地圍繞任何横向延伸的線路。
  7. 一種製造半導體封裝的方法，所述方法包括： 提供第一結構，包括： 載體； 半導體晶粒，包括晶粒第一側和與所述晶粒第一側相對的晶粒第二側，所述晶粒第一側耦接至所述載體，所述晶粒第二側包括晶粒墊； 導電柱，其自所述晶粒墊延伸；以及 囊封材料，包括面對所述載體的囊封物第一側和背對所述載體的囊封物第二側，其中所述囊封材料横向地圍繞所述半導體晶粒和所述導電柱；以及 形成信號重新分佈結構在所述晶粒第二側上方和所述囊封物第二側上方，其中所述信號重新分佈結構包括： 介電層，包括介電層第一側和與所述介電層第一側相對的介電層第二側，所述介電層第一側面向所述半導體晶粒和所述囊封材料；以及 導電路徑，包括： 導電通孔，延伸穿過在所述介電層第一側和所述介電層第二側之間的所述介電層；以及 水平線路，在所述介電層第二側上並且連接至所述導電通孔。
  8. 如請求項7的方法，其中所述囊封材料接觸所述半導體晶粒和所述導電柱。
  9. 如請求項7的方法，其中所述信號重新分佈結構的介電材料横向地圍繞所述導電通孔但是並未横向地圍繞所述水平線路。
  10. 如請求項7的方法，其中所述信號重新分佈結構包括： 凸塊下金屬，耦接至所述導電路徑；以及 第二介電材料，横向地圍繞所述水平線路並且横向地圍繞所述凸塊下金屬的部分。
  11. 一種製造半導體封裝的方法，所述方法包括： 提供第一結構，包括： 載體， 其中所述第一結構包括第一結構第一側和與所述第一結構第一側相對的第一結構第二側； 形成第一信號重新分佈結構於所述第一結構第一側上，其至少部分藉由在第一方向上在所述第一結構第一側上依序形成所述第一信號重新分佈結構的第一複數層，所述第一複數層包括第一信號重新分佈結構導電層，所述第一信號重新分佈結構導電層橫向地繞送電信號； 移除所述載體； 在移除所述載體之後，在所述第一信號重新分佈結構上形成第二信號重新分佈結構，其至少部分藉由在第二方向上依序形成所述第二信號重新分佈結構的第二複數層，所述第二方向與所述第一方向相對；以及 耦接半導體晶粒。
  12. 如請求項11的方法，其中耦接所述半導體晶粒包括將所述半導體晶粒附接至所述第一信號重新分佈結構。
  13. 如請求項11的方法，其中 所述第一複數層包括第一垂直導電通孔和第一横向延伸線路； 所述第一信號重新分佈結構包括介電層，所述介電層横向地圍繞所述第一垂直導電通孔和所述第一横向延伸線路；以及 在所述第一信號重新分佈結構和所述第二信號重新分佈結構之間的介面處，所述半導體封裝包括中間介電層，所述中間介電層僅横向地圍繞垂直的導電通孔但是並未横向地圍繞横向延伸線路。
  14. 如請求項11的方法，其中耦接所述半導體晶粒包括在形成所述第二信號重新分佈結構之前，將所述半導體晶粒附接至所述第一信號重新分佈結構。
TW110127012A 2015-03-18 2016-03-18 半導體裝置和其製造方法 TWI784632B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020150037481A KR101731700B1 (ko) 2015-03-18 2015-03-18 반도체 디바이스 및 그 제조 방법
KR10-2015-0037481 2015-03-18
US15/041,649 US10008393B2 (en) 2015-03-18 2016-02-11 Semiconductor device and manufacturing method thereof
US15/041,649 2016-02-11

Publications (2)

Publication Number Publication Date
TW202141697A true TW202141697A (zh) 2021-11-01
TWI784632B TWI784632B (zh) 2022-11-21

Family

ID=56925244

Family Applications (4)

Application Number Title Priority Date Filing Date
TW112107861A TW202333244A (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法
TW110127012A TWI784632B (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法
TW111140281A TWI797053B (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法
TW105108448A TWI735431B (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW112107861A TW202333244A (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW111140281A TWI797053B (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法
TW105108448A TWI735431B (zh) 2015-03-18 2016-03-18 半導體裝置和其製造方法

Country Status (4)

Country Link
US (4) US10008393B2 (zh)
KR (1) KR101731700B1 (zh)
CN (2) CN114999944A (zh)
TW (4) TW202333244A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799238B (zh) * 2022-04-22 2023-04-11 宏齊科技股份有限公司 封裝方法及封裝結構
TWI825823B (zh) * 2022-05-17 2023-12-11 南亞科技股份有限公司 具有氟捕捉層之半導體元件結構的製備方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101676916B1 (ko) 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US20170287838A1 (en) 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
US20170338128A1 (en) * 2016-05-17 2017-11-23 Powertech Technology Inc. Manufacturing method of package structure
KR20170143129A (ko) * 2016-06-20 2017-12-29 삼성디스플레이 주식회사 전자 장치 및 이의 제조 방법
US10141198B2 (en) * 2016-07-08 2018-11-27 Dyi-chung Hu Electronic package and manufacturing method thereof
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9865570B1 (en) 2017-02-14 2018-01-09 Globalfoundries Inc. Integrated circuit package with thermally conductive pillar
US10037949B1 (en) * 2017-03-02 2018-07-31 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US10177011B2 (en) * 2017-04-13 2019-01-08 Powertech Technology Inc. Chip packaging method by using a temporary carrier for flattening a multi-layer structure
TWI699840B (zh) * 2017-10-23 2020-07-21 美商應用材料股份有限公司 形成扇出互連結構與互連結構的方法
CN109727944B (zh) * 2017-10-31 2021-02-05 长鑫存储技术有限公司 一种集成封装半导体器件
KR102055595B1 (ko) * 2017-12-15 2019-12-16 삼성전자주식회사 반도체 패키지
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
JP7100980B2 (ja) 2018-01-22 2022-07-14 ローム株式会社 Ｌｅｄパッケージ
KR102450570B1 (ko) 2018-10-02 2022-10-07 삼성전자주식회사 반도체 패키지
KR102530322B1 (ko) 2018-12-18 2023-05-10 삼성전자주식회사 반도체 패키지
KR102208065B1 (ko) * 2019-01-04 2021-01-27 주식회사 프로텍 플립칩 레이저 본딩 시스템
KR20200113069A (ko) * 2019-03-20 2020-10-06 삼성전자주식회사 반도체 소자 제조 방법
DE102019107760A1 (de) * 2019-03-26 2020-10-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung einer verbindungsstruktur und halbleiterbauelement
DE102019115369A1 (de) * 2019-06-06 2020-12-10 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-flip-chip-package
US10770424B1 (en) * 2019-08-13 2020-09-08 Nanya Technology Corporation Semiconductor structure and method of manufacturing thereof
KR20210028398A (ko) 2019-09-04 2021-03-12 삼성전자주식회사 재배선 패턴을 가지는 집적회로 소자
US11721603B2 (en) 2020-10-15 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan out method utilizing a filler-free insulating material
US11784114B2 (en) * 2020-12-08 2023-10-10 Texas Instruments Incorporated Plated metal layer in power packages

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2199462C (en) 1996-03-14 2006-01-03 Charles J. Winslow Method and instrumentation for implant insertion
SG106054A1 (en) 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
SG115456A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
EP1527480A2 (en) 2002-08-09 2005-05-04 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP4565861B2 (ja) * 2004-02-27 2010-10-20 日本特殊陶業株式会社 配線基板の製造方法
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
JP5577760B2 (ja) 2009-03-09 2014-08-27 新光電気工業株式会社 パッケージ基板および半導体装置の製造方法
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
KR101121827B1 (ko) 2010-04-13 2012-03-21 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US8581418B2 (en) * 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes
JP2012069734A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 半導体装置の製造方法
US9224647B2 (en) 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
JP6028449B2 (ja) * 2011-10-05 2016-11-16 富士通株式会社 半導体装置、電子装置、半導体装置の製造方法
US8686570B2 (en) 2012-01-20 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-dimensional integrated circuit structures and methods of forming the same
US8741691B2 (en) 2012-04-20 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating three dimensional integrated circuit
US20130337648A1 (en) 2012-06-14 2013-12-19 Bridge Semiconductor Corporation Method of making cavity substrate with built-in stiffener and cavity
US8618648B1 (en) 2012-07-12 2013-12-31 Xilinx, Inc. Methods for flip chip stacking
US8872326B2 (en) 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
US9209156B2 (en) 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
KR101419601B1 (ko) 2012-11-20 2014-07-16 앰코 테크놀로지 코리아 주식회사 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8946884B2 (en) * 2013-03-08 2015-02-03 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (SSIT) product
US8951838B2 (en) * 2013-03-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Low cost and ultra-thin chip on wafer on substrate (CoWoS) formation
US8941244B1 (en) * 2013-07-03 2015-01-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9159678B2 (en) * 2013-11-18 2015-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9524942B2 (en) * 2013-12-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-substrate packaging on carrier
US9793243B2 (en) * 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
KR101676916B1 (ko) * 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9502321B2 (en) * 2014-10-24 2016-11-22 Dyi-chung Hu Thin film RDL for IC package
US9818684B2 (en) * 2016-03-10 2017-11-14 Amkor Technology, Inc. Electronic device with a plurality of redistribution structures having different respective sizes
US10032756B2 (en) * 2015-05-21 2018-07-24 Mediatek Inc. Semiconductor package assembly with facing active surfaces of first and second semiconductor die and method for forming the same
US10103125B2 (en) * 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799238B (zh) * 2022-04-22 2023-04-11 宏齊科技股份有限公司 封裝方法及封裝結構
TWI825823B (zh) * 2022-05-17 2023-12-11 南亞科技股份有限公司 具有氟捕捉層之半導體元件結構的製備方法

Also Published As

Publication number Publication date
US10553451B2 (en) 2020-02-04
TWI735431B (zh) 2021-08-11
US11948808B2 (en) 2024-04-02
US20180308712A1 (en) 2018-10-25
US11195726B2 (en) 2021-12-07
KR20160112210A (ko) 2016-09-28
US10008393B2 (en) 2018-06-26
US20200321222A1 (en) 2020-10-08
US20160276174A1 (en) 2016-09-22
KR101731700B1 (ko) 2017-04-28
TWI797053B (zh) 2023-03-21
CN114999944A (zh) 2022-09-02
TW201701406A (zh) 2017-01-01
TWI784632B (zh) 2022-11-21
TW202333244A (zh) 2023-08-16
TW202305958A (zh) 2023-02-01
CN106170857A (zh) 2016-11-30
CN106170857B (zh) 2022-05-31
US20220165582A1 (en) 2022-05-26

Similar Documents

Publication Publication Date Title
TWI735431B (zh) 半導體裝置和其製造方法
US11942581B2 (en) Semiconductor device with transmissive layer and manufacturing method thereof
US11901343B2 (en) Semiconductor device with integrated heat distribution and manufacturing method thereof
CN108630676B (zh) 半导体封装件及其形成方法
TWI819767B (zh) 半導體封裝以及製造其之方法
TWI606523B (zh) 形成低輪廓的嵌入式晶圓級球柵陣列模製的雷射封裝之半導體裝置及方法
TWI649811B (zh) 用於應用處理器和記憶體整合的薄的三維扇出嵌入式晶圓級封裝
CN109786350B (zh) 半导体封装件和方法
TWI570820B (zh) 半導體元件和在晶粒及互連結構之間形成應力減輕層之方法
TWI839972B (zh) 半導體裝置及其製造方法
WO2016149441A1 (en) Semiconductor device and manufacturing method thereof
TW202407917A (zh) 半導體封裝以及製造其之方法