JP5579126B2 - 三次元構成デバイス - Google Patents

三次元構成デバイス Download PDF

Info

Publication number
JP5579126B2
JP5579126B2 JP2011120407A JP2011120407A JP5579126B2 JP 5579126 B2 JP5579126 B2 JP 5579126B2 JP 2011120407 A JP2011120407 A JP 2011120407A JP 2011120407 A JP2011120407 A JP 2011120407A JP 5579126 B2 JP5579126 B2 JP 5579126B2
Authority
JP
Japan
Prior art keywords
conductive
chip
connection hole
electronic circuit
memory chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011120407A
Other languages
English (en)
Other versions
JP2012248740A (ja
Inventor
隆一郎 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Electronic Materials Corp
Original Assignee
Japan Electronic Materials Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Electronic Materials Corp filed Critical Japan Electronic Materials Corp
Priority to JP2011120407A priority Critical patent/JP5579126B2/ja
Publication of JP2012248740A publication Critical patent/JP2012248740A/ja
Application granted granted Critical
Publication of JP5579126B2 publication Critical patent/JP5579126B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

本発明は三次元構成デバイスに関し、特に、三次元構成デバイスの電子回路部品同士の接続に関する。
従来の三次元構成デバイスとしては、基板（電子回路部品）と、この基板上に積層されたロジックチップ（電子回路部品）と、このロジックチップ上に積層された複数のメモリチップ（電子回路部品）とを備えたものがある。基板は、ロジックチップ対向面に設けられたパッドを有している。ロジックチップは、その中央部を貫通する複数の貫通電極を有している。メモリチップは、その中央部を貫通する貫通電極を有している。ロジックチップの貫通電極の第１端は、はんだ等の導通バンプにより基板のパッドに接合されている。ロジックチップの貫通電極の第２端は、はんだ等の導通バンプによりメモリチップの貫通電極の第１端に接合されている。上下に位置するメモリチップの貫通電極間ははんだ等の導通バンプにより接合されている（特許文献１の明細書の段落００１５〜００１８及び図１参照）。
特開２０１０−１６１１０２号公報
前記三次元構成デバイスは、基板のパッドとロジックチップの貫通電極との間、ロジックチップの貫通電極と最下層のメモリチップの貫通電極との間及び上下に位置するメモリチップの貫通電極間が導電バンプにより接合された状態で、ロジックチップ及び／又はメモリチップの電気試験が行われる。この電気試験によりロジックチップ及び／又はメモリチップに不具合が発見されたとしても、前記三次元構成デバイスは、基板のパッドとロジックチップの貫通電極との間、ロジックチップの貫通電極と最下層のメモリチップの貫通電極との間及び上下に位置するメモリチップの貫通電極間が導電バンプにより接合されているので、ロジックチップ及び／又はメモリチップを容易に交換することができない。
本発明は、上記事情に鑑みて創案されたものであって、その目的とするところは、電子回路部品を容易に交換することが可能な三次元構成デバイスを提供することにある。
本発明の三次元構成デバイスは、導電ポストを有する第１電子回路部品と、第２電子回路部品とを備えている。前記第２電子回路部品は、回路部と、前記回路部上に設けられた絶縁樹脂層と、前記絶縁樹脂層に設けられており且つ前記導電ポストが弾性的に嵌め合わせ可能な接続穴とを有している。前記接続穴の内壁面は導電領域を有している。前記ポストが前記接続穴に弾性的に嵌め合わされ、前記導電領域に接触するようになっている。
このような発明の態様による場合、第１電子回路部品の導電ポストが第２電子回路部品の接続穴に弾性的に嵌め合わされ、当該接続穴の導電領域に接触することにより、第１電子回路部品と第２電子回路部品とが電気的且つ機械的に接続される。よって、レジン等の絶縁樹脂により第１及び／又は第２電子回路部品を封止する前に第１及び／又は第２電子回路部品の電気試験を行うことができる。この電気試験において、第１及び／又は第２電子回路部品に不具合が見つかったとしても、導電ポストを接続穴から抜くだけで、第１、第２電子回路部品間の電気的且つ機械的な接続を解除することができるので、第１及び／又は第２電子回路部品を容易に交換することができる。また、導電ポストを接続穴に嵌め合わせるだけで、第１、第２電子回路部品間が電気的且つ機械的に接続されるので、第１、第２電子回路部品間の電気的且つ機械的な接続を容易に行うことができる。よって、三次元構成デバイスの組み立て作業が容易になり、三次元構成デバイスの組み立てコストの低減を図ることができる。
本発明の別の三次元構成デバイスは、導電ポストを有する第１電子回路部品と、第２電子回路部品とを備えている。前記第２電子回路部品は、回路部と、前記回路部上に設けられた絶縁樹脂層と、前記絶縁樹脂層に設けられており且つ前記導電ポストが弾性的に嵌め合わせ可能な接続穴とを有している。前記接続穴の内壁面は、内底面と、当該接続穴に嵌め合わされた前記導電ポストが接触する導電領域が設けられた内周面とを有している。前記内周面は、前記接続穴の内径が開口側に漸次拡大するテーパ面である。前記接続穴の開口部の内径が前記導電ポストの外径より大きく、前記接続穴の中間部の内径が前記導電ポストの外径と略同じである。
このような発明の態様による場合、第１電子回路部品の導電ポストが第２電子回路部品の接続穴に弾性的に嵌め合わされ、当該接続穴の導電領域に接触することにより、第１電子回路部品と第２電子回路部品とが電気的且つ機械的に接続される。よって、レジン等の絶縁樹脂により第１及び／又は第２電子回路部品を封止する前に第１及び／又は第２電子回路部品の電気試験を行うことができる。この電気試験において、第１及び／又は第２電子回路部品に不具合が見つかったとしても、導電ポストを接続穴から抜くだけで、第１、第２電子回路部品間の電気的且つ機械的な接続を解除することができるので、第１及び／又は第２電子回路部品を容易に交換することができる。また、導電ポストを接続穴に嵌め合わせるだけで、第１、第２電子回路部品間が電気的且つ機械的に接続されるので、第１、第２電子回路部品間の電気的且つ機械的な接続を容易に行うことができる。よって、三次元構成デバイスの組み立て作業が容易になり、三次元構成デバイスの組み立てコストの低減を図ることができる。
また、接続穴の内周面は、前記接続穴の内径が開口側に漸次拡大するテーパ面であり、前記接続穴の開口部の内径が前記導電ポストの外径より大きく、前記接続穴の中間部の内径が前記導電ポストの外径と略同じになっている。よって、導電ポストを接続穴に弾性的に嵌め合わせると、導電ポストが内周面の導電領域に確実に接触するので、導電ポストと導電領域との接触の確実性を向上させることができる。
上記第１電子回路部品は、複数の前記導電ポストを有し、上記第２電子回路部品は、複数の前記接続穴を有する構成とすることが可能である。前記導電ポストは対応する前記接続穴に弾性的に嵌め合わされている。
図１は本発明の実施例１に係る三次元構成デバイスの概略的断面図である。 図２Ａは前記三次元構成デバイスのロジックチップの正面、平面及び左側面を表した概略的斜視図である。 図２Ｂは前記三次元構成デバイスのロジックチップの背面、底面及び左側面を表した概略的斜視図である。 図３Ａは前記三次元構成デバイスのメモリチップの正面、平面及び左側面を表した概略的斜視図である。 図３Ｂは前記三次元構成デバイスのメモリチップの背面、底面及び左側面を表した概略的斜視図である。 図４は本発明の実施例２に係る三次元構成デバイスの概略的断面図である。 図５は前記三次元構成デバイスの基板の正面、平面及び左側面を表した概略的斜視図である。 図６は前記三次元構成デバイスのロジックチップの正面、平面及び左側面を表した概略的斜視図である。 図７は前記三次元構成デバイスのメモリチップの正面、平面及び左側面を表した概略的斜視図である。 図８は実施例１の前記三次元構成デバイスの接続穴の変形例を示す部分拡大断面図である。
以下、本発明の実施例１及び２について説明する。
まず、本発明の実施例１に係る三次元構成デバイスについて図１〜図３Ｂを参照しつつ説明する。図１に示す三次元構成デバイスは、基板１００と、ロジックチップ２００（第１電子回路部品）と、複数のメモリチップ３００ａ〜３００ｆ（第２電子回路部品）とを備えた半導体装置である。以下、前記三次元構成デバイスの各構成要素について詳しく説明する。
基板１００は周知の回路基板である。この基板１００は、図１に示すように、第１面１０１と、その裏側の第２面１０２と、複数の外部電極１１０と、複数の電極１２０とを有している。電極１２０は第２面１０２に間隔をあけてマトリックス状に配設されている。外部電極１１０は、第１面１０１に電極１２０よりも大きな間隔をあけてマトリックス状に配設されている。外部電極１１０と電極１２０との間は、第１、第２面１０１、１０２及び／又は基板１００内部に設けられた図示しない導電ラインにより接続されている。基板１００の第２面１０２上には、ロジックチップ２００及びメモリチップ３００ａ〜３００ｆが上下に積層され、図示しないレジン等の絶縁樹脂で封止されている。
ロジックチップ２００は、図１に示すように基板１００の第２面１０２上に対向配置されている。ロジックチップ２００は、図１〜図２Ｂに示すように、第１面２０１と、第２面２０２と、複数の貫通電極２１０とを有している。第１面２０１は基板１００の第２面１０２に略平行に対向している。第２面２０２は、第１面２０１の裏側面であって、メモリチップ３００ａに対向している。この第２面２０２上には、ロジックチップ２００の図示しないロジック回路が形成されている。貫通電極２１０はロジックチップ２００を貫通した剛性の高い導電金属（例えば、銅）製の円柱であって、電極１２０と同じ間隔でマトリックス状に配列されている。貫通電極２１０は前記ロジック回路に接続されている。貫通電極２１０は、第１面２０１から突出する第１導電ポスト２１１と、第２面２０２から突出する第２導電ポスト２１２とを有している。第１導電ポスト２１１は、はんだ等の導通バンプＸにより基板１００の電極１２０に各々接合されている。すなわち、第１導電ポスト２１１が導通バンプＸにより基板１００の電極１２０に電気的且つ機械的に接続されている。
メモリチップ３００ａ〜３００ｆは、図１に示すようにロジックチップ２００の第２面２０２上に積層されている。具体的には、メモリチップ３００ａがロジックチップ２００に、メモリチップ３００ｂがメモリチップ３００ａに、メモリチップ３００ｃがメモリチップ３００ｂに、メモリチップ３００ｄがメモリチップ３００ｃに、メモリチップ３００ｅがメモリチップ３００ｄに、メモリチップ３００ｆがメモリチップ３００ｅに積層されている。メモリチップ３００ａ〜３００ｆは、チップ本体３１０ａ〜３１０ｆ（第２電子回路部品の回路部）と、絶縁樹脂層３２０ａ〜３２０ｆと、複数の導電ポスト３３０ａ〜３３０ｆと、複数の接続穴３４０ａ〜３４０ｆとを有している。
チップ本体３１０ａ〜３１０ｆは、図１、図３Ａ及び図３Ｂに示すように、第１面３１１ａ〜３１１ｆと、第２面３１２ａ〜３１２ｆとを有している。チップ本体３１０ａ〜３１０ｆの第２面３１２ａ〜３１２ｆには、メモリチップ３００ａの図示しないメモリ回路が形成されている。
導電ポスト３３０ａ〜３３０ｆは、図１及び図３Ａに示すように、剛性の高い導電性を有する金属（例えば、銅）製の円柱であって、チップ本体３１０ａ〜３１０ｆの第２面３１２ａ〜３１２ｆ上に貫通電極２１０と同じ間隔でマトリックス状に配設されている。導電ポスト３３０ａ〜３３０ｆは、前記メモリ回路に接続されている。
絶縁樹脂層３２０ａ〜３２０ｆは、図１及び図３Ｂに示すように、ポリイミド等であって、チップ本体３１０ａ〜３１０ｆの第１面３１１ａ〜３１１ｆ上に設けられている。絶縁樹脂層３２０ａ〜３２０ｆは第１面３２１ａ〜３２１ｆを有している。第１面３２１ａは、ロジックチップ２００の第２面２０２に対向し、第１面３２１ｂ〜３２１ｆは、チップ本体３１０ａ〜３１０ｅの第２面３１２ａ〜３１２ｅに対向している。
接続穴３４０ａ〜３４０ｆは、図１及び図３Ｂに示すように、絶縁樹脂層３２０ａ〜３２０ｆの第１面３２１ａ〜３２１ｆに形成された円柱状の穴であって、導電ポスト３３０ａ〜３３０ｆと同じ間隔で配置されている。接続穴３４０ａ〜３４０ｆは、絶縁樹脂層３２０ａ〜３２０ｆを厚み方向に貫通する円柱状の穴である。接続穴３４０ａ〜３４０ｆの底はチップ本体３１０ａ〜３１０ｆにより塞がれている。接続穴３４０ａ〜３４０ｆの内周面及び内底面（内壁面）には、導電性を有する膜（例えば、金）である導電層３４１ａ〜３４１ｆ（導電領域）が形成されている。この導電層３４１ａ〜〜３４１ｆは、チップ本体３１０ａ〜３１０ｆ内部の図示しない接続ラインを通じてメモリチップ３００ａ〜３００ｆの前記メモリ回路及び導電ポスト３３０ａ〜３３０ｆに接続されている。なお、図１において、導電層３４１ａ〜〜３４１ｆの厚みは誇張して描かれている。
ロジックチップ２００の貫通電極２１０の外径と、メモリチップ３００の導電ポスト３３０ａ〜３３０ｆの外径と、メモリチップ３００の接続穴３４０ａ〜３４０ｆの内径とが略同じに設定されている。ロジックチップ２００の貫通電極２１０の第２導電ポスト２１２は、メモリチップ３００ａの接続穴３４０ａに弾性的に嵌合し、導電層３４１ａに接触している。これにより、第２導電ポスト２１２が接続穴３４０ａに電気的に接続され且つ絶縁樹脂層３２０ａに弾性的に保持されている。メモリチップ３００ａの導電ポスト３３０ａは、メモリチップ３００ｂの接続穴３４０ｂに弾性的に嵌合し、導電層３４１ｂに接触している。これにより、導電ポスト３３０ａが接続穴３４０ｂに電気的に接続され且つ絶縁樹脂層３２０ｂに弾性的に保持されている。メモリチップ３００ｂの導電ポスト３３０ｂは、メモリチップ３００ｃの接続穴３４０ｃに弾性的に嵌合し、導電層３４１ｃに接触している。これにより、導電ポスト３３０ｂが接続穴３４０ｃに電気的に接続され且つ絶縁樹脂層３２０ｃに弾性的に保持されている。メモリチップ３００ｃの導電ポスト３３０ｃは、メモリチップ３００ｄの接続穴３４０ｄに弾性的に嵌合し、導電層３４１ｄに接触している。これにより、導電ポスト３３０ｃが接続穴３４０ｄに電気的に接続され且つ絶縁樹脂層３２０ｄに弾性的に保持されている。メモリチップ３００ｄの導電ポスト３３０ｄは、メモリチップ３００ｅの接続穴３４０ｅに弾性的に嵌合し、導電層３４１ｅに接触している。これにより、導電ポスト３３０ｄが接続穴３４０ｅに電気的に接続され且つ絶縁樹脂層３２０ｅに弾性的に保持されている。メモリチップ３００ｅの導電ポスト３３０ｅは、メモリチップ３００ｆの接続穴３４０ｆに弾性的に嵌合し、導電層３４１ｆに接触している。これにより、導電ポスト３３０ｅが接続穴３４０ｆに電気的に接続され且つ絶縁樹脂層３２０ｆに弾性的に保持されている。
以下、上述した三次元構成デバイスのロジックチップ２００の製造方法について詳しく説明する。まず、ロジックチップ２００を用意する。このロジックチップ２００には貫通電極２１０が設けられていない。その後、ロジックチップ２００の一方の面上にレジストを塗布する。その後、図示しないマスクを用いて前記レジストを露光・現像し、当該レジストに貫通電極２１０に対応する円柱状の複数の開口を形成する。その後、前記レジストをマスクとしてロジックチップ２００に対して異方性エッチングを行い、当該ロジックチップ２００に複数の有底穴を形成する。その後、レジストを周知の溶剤等を用いて除去する。
その後、ロジックチップ２００の有底穴に導電金属を電解めっきにより充填する。その後、ロジックチップ２００の一方の面（第１面２０１）上にレジストを塗布する。その後、図示しないマスクを用いて前記レジストを露光・現像し、当該レジストにロジックチップ２００の有底穴に充填された導電金属が露出する円柱状の複数の開口を形成する。その後、前記開口に導電金属を電解めっきにより充填する。その後、前記レジストを周知の溶剤等を用いて除去する。前記導電金属が第１導電ポスト２１１となる。その後、ロジックチップ２００の他方の面を削り、当該ロジックチップ２００を薄型化する。これにより、前記有底穴に充填された導電金属が露出する。その後、ロジックチップ２００の削られた他方の面（第２面２０２）上にレジストを塗布する。その後、図示しないマスクを用いて前記レジストを露光・現像し、当該レジストにロジックチップ２００の貫通孔に充填された導電金属が露出する円柱状の複数の開口を形成する。その後、前記開口に導電金属を電解めっきにより充填する。その後、レジストを周知の溶剤等を用いて除去する。前記導電金属が第２導電ポスト２１２となる。なお、上記ロジック回路は、第１、第２導電ポスト２１１、２１２を形成する工程の前後の何れか一方に第１面２０１上に形成すれば良い。
以下、メモリチップ３００ａ〜３００ｆの製造方法について詳しく説明する。まず、チップ本体３１０ａ〜３１０ｆを用意する。その後、チップ本体３１０ａ〜３１０ｆの第２面３１２ａ〜３１２ｆ上にレジストを塗布する。その後、図示しないマスクを用いて前記レジストを露光・現像し、当該レジストに導電ポスト３３０ａ〜３３０ｆに対応する円柱状の複数の開口を形成する。その後、前記開口に導電金属を電解めっきにより充填する。その後、前記レジストを周知の溶剤等を用いて除去する。前記導電金属が導電ポスト３３０ａ〜３３０ｆとなる。
その一方、スピンコーティング法等を用いて感光性絶縁樹脂をチップ本体３１０ａ〜３１０ｆの第１面３１１ａ〜３１１ｆ上に塗布し、当該感光性絶縁樹脂を加熱又は赤外線照射等により硬化させ、絶縁樹脂層３２０ａ〜３２０ｆを形成する。その後、絶縁樹脂層３２０ａ〜３２０ｆの第１面３２１ａ〜３２１ｆ上にレジストを塗布する。その後、図示しないマスクを用いて前記レジストを露光・現像し、当該レジストに接続穴３４０ａ〜３４０ｆに対応する円柱状の複数の開口を形成する。その後、前記レジストをマスクとして絶縁樹脂層３２０ａ〜３２０ｆに対して異方性エッチングを行い、接続穴３４０ａ〜３４０ｆを開設する。その後、レジストを周知の溶剤等を用いて除去する。
その後、絶縁樹脂層３２０ａ〜３２０ｆの第１面３２１ａ〜３２１ｆ上に再度レジストを塗布する。その後、図示しないマスクを用いて前記レジストを露光・現像し、当該レジストに接続穴３４０ａ〜３４０ｆが露出する複数の開口を形成する。その後、前記レジストをマスクとしてスパッタ法等により導電金属膜を接続穴３４０ａ〜３４０ｆの内周面及び内底面に蒸着させる。前記導電金属膜が導電層３４１ａ〜３４１ｆとなる。その後、レジストを周知の溶剤等を用いて除去する。なお、上記メモリ回路は、導電ポスト３３０ａ〜３３０ｆを形成する工程の前後の何れか一方又は導電層３４１ａ〜３４１ｆを形成する工程の前後の何れか一方に第２面３１２ａ〜３１２ｆに形成すれば良い。
以下、上記三次元構成デバイスの組み立て手順について詳しく説明する。まず、基板１００及びロジックチップ２００を用意する。その後、基板１００の電極１２０とロジックチップ２００の第１導電ポスト２１１と導通バンプＸで接合する。これにより、ロジックチップ２００が基板１００に電気的且つ機械的に接続され、当該基板１００上に積層される。
その後、メモリチップ３００ａを用意する。その後、ロジックチップ２００の第２導電ポスト２１２をメモリチップ３００ａの接続穴３４０ａに弾性的に嵌合させ、導電層３４１ａに接触させる。これにより、メモリチップ３００ａがロジックチップ２００に電気的且つ機械的に接続され、当該ロジックチップ２００上に積層される。
その後、メモリチップ３００ｂを用意する。その後、メモリチップ３００ａの導電ポスト３３０ａをメモリチップ３００ｂの接続穴３４０ｂに弾性的に嵌合させ、導電層３４１ｂに接触させる。これにより、メモリチップ３００ｂがメモリチップ３００ａに電気的且つ機械的に接続され、当該メモリチップ３００ａ上に積層される。これと同様に、メモリチップ３００ｃをメモリチップ３００ｂに電気的且つ機械的に接続し、当該メモリチップ３００ｂ上に積層する。メモリチップ３００ｄをメモリチップ３００ｃに電気的且つ機械的に接続し、当該メモリチップ３００ｃ上に積層する。メモリチップ３００ｅをメモリチップ３００ｄに電気的且つ機械的に接続し、当該メモリチップ３００ｄ上に積層する。メモリチップ３００ｆをメモリチップ３００ｅに電気的且つ機械的に接続し、当該メモリチップ３００ｅ上に積層する。
この状態で、ロジックチップ２００及びメモリチップ３００ａ〜３００ｆの電気試験を行う。この電気試験において、ロジックチップ２００及びメモリチップ３００ａ〜３００ｆに不具合が発見されなかった場合、ロジックチップ２００及びメモリチップ３００ａ〜３００ｆをレジン等の絶縁樹脂により基板１００上に封止する。
前記電気試験において、ロジックチップ２００に不具合が見つかった場合、ロジックチップ２００の第２導電ポスト２１２をメモリチップ３００ａの接続穴３４０ａから引き抜く。その後、導通バンプＸを加熱して溶融させ、基板１００の電極１２０とロジックチップ２００の第１導電ポスト２１１との接合を解除する。その後、ロジックチップ２００を交換し、上述の通り、ロジックチップ２００を基板１００とメモリチップ３００ａとに電気的且つ機械的に接続する。
前記電気試験において、メモリチップ３００ａに不具合が見つかった場合、ロジックチップ２００の第２導電ポスト２１２をメモリチップ３００ａの接続穴３４０ａから引き抜く一方、メモリチップ３００ａの導電ポスト３３０ａをメモリチップ３００ｂの接続穴３４０ｂから引き抜く。その後、メモリチップ３００ａを交換し、上述の通り、メモリチップ３００ａをロジックチップ２００とメモリチップ３００ｂに電気的且つ機械的に接続する。
前記電気試験において、メモリチップ３００ｂに不具合が見つかった場合、メモリチップ３００ａの導電ポスト３３０ａをメモリチップ３００ｂの接続穴３４０ｂから引き抜く一方、メモリチップ３００ｂの導電ポスト３３０ｂをメモリチップ３００ｃの接続穴３４０ｃから引き抜く。その後、メモリチップ３００ｂを交換し、上述の通り、メモリチップ３００ｂをメモリチップ３００ａとメモリチップ３００ｃに電気的且つ機械的に接続する。なお、メモリチップ３００ｃ〜３００ｅに不具合が見つかった場合も、メモリチップ３００ｂと同様に、メモリチップ３００ｃ〜３００ｅを交換する。
前記電気試験において、メモリチップ３００ｆに不具合が見つかった場合、メモリチップ３００ｅの導電ポスト３３０ｅをメモリチップ３００ｆの接続穴３４０ｆから引き抜く。その後、メモリチップ３００ｆを交換し、上述の通り、メモリチップ３００ｆをメモリチップ３００ｅに電気的且つ機械的に接続する。
ロジックチップ２００、メモリチップ３００ａ、３００ｂ、３００ｃ、３００ｄ、３００ｅ及び／又は３００ｆを交換した後、電気試験を再度行う。その結果、交換したロジックチップ及び／又はメモリチップに不具合が発見されなかったときには、ロジックチップ２００及びメモリチップ３００ａ〜３００ｆをレジン等の絶縁樹脂により基板１００上に封止する。
以上のような三次元構成デバイスによる場合、ロジックチップ２００の第２導電ポスト２１２がメモリチップ３００ａの接続穴３４０ａに弾性的に嵌合し、導電層３４１ａに接触することにより、メモリチップ３００ａがロジックチップ２００に電気的且つ機械的に接続されている。メモリチップ３００ａ〜３００ｅの導電ポスト３３０ａ〜３３０ｅがメモリチップ３００ｂ〜３００ｆの接続穴３４０ｂ〜３３０ｆに弾性的に嵌合し、導電層３４１ｂ〜３４１ｆに接触することにより、メモリチップ３００ａ〜３００ｅがメモリチップ３００ｂ〜３００ｆに電気的且つ機械的に接続されている。よって、ロジックチップ２００及びメモリチップ３００ａ〜３００ｆをレジン等の絶縁樹脂により基板１００上に封止する前に、ロジックチップ２００及びメモリチップ３００ａ〜３００ｆの電気試験を行うことができる。この電気試験により不具合が見つかった場合には、上述したように導電ポストを接続穴から引き抜くことにより、ロジックチップ２００、メモリチップ３００ａ〜３００ｂを容易に交換することができる。
しかも、ロジックチップ２００の第２導電ポスト２１２をメモリチップ３００ａの接続穴３４０ａに弾性的に嵌合させ、導電層３４１ａに接触させるだけで、ロジックチップ２００をメモリチップ３００ａに電気的且つ機械的に容易に接続することができる。同様に、メモリチップ３００ａ〜３００ｅの導電ポスト３３０ａ〜３３０ｅをメモリチップ３００ｂ〜３００ｆの接続穴３４０ｂ〜３３０ｆに弾性的に嵌合させ、導電層３４１ｂ〜３４１ｆに接触させるだけで、メモリチップ３００ａ〜３００ｅをメモリチップ３００ｂ〜３００ｆに電気的且つ機械的に容易に接続することができる。このため、三次元構成デバイスの組み立て作業が容易になり、三次元構成デバイスの組み立てコストの低減を図ることができる。
次に、本発明の実施例２に係る三次元構成デバイスについて図４〜図７を参照しつつ説明する。図４に示す三次元構成デバイスは、基板４００（第２電子回路部品）と、ロジックチップ５００（第１電子回路部品）と、メモリチップ６００（第１電子回路部品）とを備えた半導体装置である。以下、前記三次元構成デバイスの各構成要素について詳しく説明する。
基板４００は、図４及び図５に示すように、基板本体４１０（第２電子回路部品の回路部）と、絶縁樹脂層４２０と、複数の外部電極４３０と、複数の接続穴４４０ａ、４４０ｂとを有している。基板本体４１０は周知の回路基板である。基板本体４１０は、第１面４１１と、その裏側の第２面４１２とを有している。第１面４１１上には、外部電極４３０が間隔をあけてマトリックス状に配設されている。第２面４１２上には、ポリイミド等で構成された絶縁樹脂層４２０が形成されている。
絶縁樹脂層４２０は、ロジックチップ５００及びメモリチップ６００が積層される実装面４２１を有している。この実装面４２１にロジックチップ５００及びメモリチップ６００が積層された状態で、ロジックチップ５００及びメモリチップ６００が実装面４２１上に図示しないレジン等の絶縁樹脂で封止されている。また、実装面４２１には、図４及び図５に示すように、接続穴４４０ａ、４４０ｂが各々間隔をあけてマトリックス状に配設されている。接続穴４４０ａ、４４０ｂは、絶縁樹脂層４２０を厚み方向に貫通する円柱状の穴である。接続穴４４０ａ、４４０ｂの底は、基板本体４１０により塞がれている。接続穴４４０ａ、４４０ｂの内周面及び内底面（内壁面）には、導電性を有する膜（例えば、金）である導電層４４１ａ、４４１ｂ（導電領域）が形成されている。外部電極１１０と導電層４４１ａ、４４１ｂとの間は、第１、第２面４１１、４１２及び／又は基板４００内部に設けられた図示しない導電ラインにより接続されている。
ロジックチップ５００は、図４及び図６に示すように、第１面５０１と、第２面５０２と、複数の導電ポスト５１０とを有している。第１面５０１は基板４００の第２面４１２に略平行に対向している。この第１面５０１上には、ロジックチップ５００の図示しないロジック回路が形成されている。このロジック回路は導電ポスト５１０に接続されている。また、第１面５０１上には、導電ポスト５１０が基板４００の接続穴４４０ａと同間隔で配設されている。導電ポスト５１０は、外径が接続穴４４０ａの内径と略同じ剛性の高い導電金属（例えば、銅）製の円柱であって、接続穴４４０ａに弾性的に嵌合し、導電層４４１ａに接触している。これにより、導電ポスト５１０が接続穴４４０ａに電気的に接続され且つ絶縁樹脂層４２０に弾性的に保持される。
メモリチップ６００は、図４及び図７に示すように、第１面６０１と、第２面６０２と、複数の導電ポスト６１０とを有している。第１面６０１は基板４００の第２面４１２に略平行に対向している。この第１面６０１上には、メモリチップ６００の図示しないメモリ回路が形成されている。このメモリ回路は導電ポスト５１０に接続されている。また、第１面６０１上には、導電ポスト６１０が基板４００の接続穴４４０ｂと同間隔で配設されている。導電ポスト６１０は、外径が接続穴４４０ｂの内径と略同じ剛性の高い導電金属（例えば、銅）製の円柱であって、接続穴４４０ｂに弾性的に嵌合し、導電層４４１ｂに接触している。これにより、導電ポスト６１０が接続穴４４０ｂに電気的に接続され且つ絶縁樹脂層４２０に弾性的に保持される。
以下、基板４００の製造方法について詳しく説明する。まず、基板本体４１０を用意する。その後、スピンコーティング法等を用いて感光性絶縁樹脂を基板本体４１０の第２面４１２上に塗布し、当該感光性絶縁樹脂を加熱又は赤外線照射等により硬化させ、絶縁樹脂層４２０を形成する。
その後、絶縁樹脂層４２０の実装面４２１上にレジストを塗布する。その後、図示しないマスクを用いてレジストを露光・現像し、当該レジストに接続穴４４０ａ、４４０ｂに対応する円柱状の複数の開口を形成する。その後、レジストをマスクとして絶縁樹脂層４２０に対して異方性エッチングを行い、接続穴４４０ａ、４４０ｂを開設する。その後、レジストを周知の溶剤等を用いて除去する。
その後、絶縁樹脂層４２０の実装面４２１上に再度レジストを塗布する。その後、図示しないマスクを用いて前記レジストを露光・現像し、当該レジストに接続穴４４０ａ、４４０ｂが露出する複数の開口を形成する。その後、レジストをマスクとしてスパッタ法等により導電金属膜を接続穴４４０ａ、４４０ｂの内周面及び内底面に蒸着させる。前記導電金属膜が導電層４４１ａ、４４１ｂとなる。その後、前記レジストを周知の溶剤等を用いて除去する。
以下、ロジックチップ５００の製造方法について詳しく説明する。まず、ロジックチップ５００を用意する。このロジックチップ５００には導電ポスト５１０が設けられていない。その後、ロジックチップ５００の第１面５０１上にレジストを塗布する。その後、図示しないマスクを用いてレジストを露光・現像し、当該レジストに導電ポスト５１０に対応する円柱状の複数の開口を形成する。その後、開口に導電金属を電解めっきにより充填する。その後、レジストを周知の溶剤等を用いて除去する。前記導電金属が導電ポスト５１０となる。なお、上記ロジック回路は、導電ポスト５１０を形成する工程の前後の何れか一方に第１面５０１上に形成すれば良い。
以下、メモリチップ６００の製造方法について詳しく説明する。まず、ロジックチップ５００を用意する。このロジックチップ５００には導電ポスト６１０が設けられていない。その後、メモリチップ６００の第１面６０１上にレジストを塗布する。その後、図示しないマスクを用いてレジストを露光・現像し、当該レジストに導電ポスト６１０に対応する円柱状の複数の開口を形成する。その後、開口に導電金属を電解めっきにより充填する。その後、レジストを周知の溶剤等を用いて除去する。前記導電金属が導電ポスト６１０となる。なお、上記メモリ回路は、導電ポスト６１０を形成する工程の前後の何れか一方に第１面６０１上に形成すれば良い。
以下、上記三次元構成デバイスの組み立て手順について詳しく説明する。まず、基板４００及びロジックチップ５００を用意する。その後、ロジックチップ５００の導電ポスト５１０を基板４００の接続穴４４０ａに弾性的に嵌合させ、導電層４４１ａに接触させる。これにより、ロジックチップ５００が基板４００に電気的且つ機械的に接続され、当該基板４００上に積層される。
その一方で、メモリチップ６００を用意する。その後、メモリチップ６００の導電ポスト６１０を基板４００の接続穴４４０ｂに弾性的に嵌合させ、導電層４４１ｂに接触させる。これにより、メモリチップ６００が基板４００に電気的且つ機械的に接続され、当該基板４００上に積層される。
この状態で、ロジックチップ５００及びメモリチップ６００の電気試験を行う。この電気試験において、ロジックチップ５００及びメモリチップ６００に不具合が発見されなかった場合、ロジックチップ５００及びメモリチップ６００をレジン等の絶縁樹脂により基板４００上に封止する。
前記電気試験において、ロジックチップ５００に不具合が見つかった場合、ロジックチップ５００の導電ポスト５１０を基板４００の接続穴４４０ａから引き抜く。その後、ロジックチップ５００を交換し、上述の通り、ロジックチップ５００を基板４００に電気的且つ機械的に接続する。前記電気試験において、メモリチップ６００に不具合が見つかった場合、メモリチップ６００の導電ポスト６１０を基板４００の接続穴４４０ｂから引き抜く。その後、メモリチップ６００を交換し、上述の通り、メモリチップ６００を基板４００に電気的且つ機械的に接続する。
ロジックチップ５００及び／又はメモリチップ６００を交換した後、電気試験を再度行う。その結果、交換したロジックチップ及び／又はメモリチップに不具合が発見されなかったときには、ロジックチップ５００及びメモリチップ６００をレジン等の絶縁樹脂により基板４００上に封止する。
以上のような三次元構成デバイスによる場合、ロジックチップ５００の導電ポスト５１０が基板４００の接続穴４４０ａに弾性的に嵌合し、導電層４４１ａに接触することにより、ロジックチップ５００が基板４００に電気的且つ機械的に接続されている。メモリチップ６００の導電ポスト６１０が基板４００の接続穴４４０ｂに弾性的に嵌合し、導電層４４１ｂに接触することにより、メモリチップ６００が基板４００に電気的且つ機械的に接続されている。よって、ロジックチップ５００及びメモリチップ６００をレジン等の絶縁樹脂により基板４００上に封止する前に電気試験を行うことができる。この電気試験により不具合が見つかった場合には、ロジックチップ５００の導電ポスト５１０を基板４００の導電層４４１ａから抜く及び／又はメモリチップ６００の導電ポスト６１０を基板４００の接続穴４４０ｂから抜くだけで、ロジックチップ５００及び／又はメモリチップ６００を容易に交換することができる。
しかも、ロジックチップ５００の導電ポスト５１０を基板４００の接続穴４４０ａに弾性的に嵌合させ、導電層４４１ａに接触させるだけで、ロジックチップ５００を基板４００に電気的且つ機械的に容易に接続することができる。同様に、メモリチップ６００の導電ポスト６１０を基板４００の接続穴４４０ｂに弾性的に嵌合させ、導電層４４１ｂに接触させるだけで、メモリチップ６００を基板４００に電気的且つ機械的に容易に接続することができる。このため、三次元構成デバイスの組み立て作業が容易になり、三次元構成デバイスの組み立てコストの低減を図ることができる。
なお、上述した三次元構成デバイスは、上記実施例１及び２に限定されるものではなく、特許請求の範囲の記載範囲において任意に設計変更することが可能である。以下、詳しく述べる。
上記実施例１では、メモリチップ３００ａ〜３００ｆが積層されているとしたが、少なくともメモリチップ３００ａがあれば良い。
上記実施例１では、ロジックチップ２００が第１電子回路部品、メモリチップ３００ａ〜３００ｆが第２電子回路部品であるとした。しかし、第１電子回路部品を一つのメモリチップ、第２電子回路部品をロジックチップとすることが可能である。この場合、メモリチップは、ロジックチップに対向する対向面と、この対向面に設けられた導電ポストとを有する。ロジックチップは、チップ本体（回路部）と、チップ本体上に設けられ且つメモリチップの対向面に対向する絶縁樹脂層と、この絶縁樹脂層に設けられ且つ内壁面に導電層（導電領域）が形成された接続穴とを有する。メモリチップの導電ポストは、ロジックチップの絶縁樹脂層の接続穴に弾性的に嵌合し、導電層に接触する。なお、ロジックチップのチップ本体の絶縁樹脂層が設けられた面の反対面に導電ポストを設け、実施例１と同様に基板の電極に接合させる又は実施例２の如く、基板の接続穴に弾性的に嵌合させることが可能である。
また、第１電子回路部品がメモリチップ、第２電子回路部品がロジックチップである場合も、実施例１と同様に、複数のメモリチップが互いに積層した態様とすることが可能である。この場合、メモリチップは、前記対向面及びこの対向面の反対面を有するチップ本体（回路部）と、チップ本体の反対面に設けられた絶縁樹脂層と、この絶縁樹脂層に設けられ且つ内壁面に導電層（導電領域）が形成された接続穴とを更に有する。メモリチップの導電ポストは、当該メモリチップの直下のメモリチップの絶縁樹脂層の接続穴に弾性的に嵌合し、導電層に接触する。
上記実施例２では、ロジックチップ５００及びメモリチップ６００が第１電子回路部品であるとした。しかし、第２電子回路部品である基板４００上に少なくとも一つの第１電子回路部品が対向配置された構成とすることが可能である。
また、上記実施例２では、ロジックチップ５００及びメモリチップ６００が第１電子回路部品、基板４００が第２電子回路部品であるとした。しかし、第１電子回路部品をロジックチップ及びメモリチップ、第２電子回路部品を基板とすることが可能である。この場合、ロジックチップ及びメモリチップは、チップ本体（回路部）と、前記チップ本体上に設けられた絶縁樹脂層と、この絶縁樹脂層に設けられ且つ内壁面に導電層（導電領域）が形成された接続穴とを有する。基板は、ロジックチップ及びメモリチップに対向する対向面と、この対向面に設けられた導電性を有する導電ポストとを有する。基板の導電ポストが、ロジックチップ及びメモリチップの絶縁樹脂層の接続穴に弾性的に嵌合し、導電層に接触する。
上記実施例１及び２では、導電ポストが絶縁樹脂層の接続穴に弾性的に嵌合するとした。しかし、接続穴が開設される部材は導電ポストが弾性的に嵌め合わせ可能である限り任意に設計変更することが可能である。換言すると、接続穴の周りを構成する素材は、絶縁性を有し且つ接続穴に嵌合した導電ポストを弾性的に保持し得るものである限りどのようなものを用いても構わない。例えば、接続穴の周りの素材として、絶縁性を有するゴム等の弾性部材を用いることが可能である。この場合、導電ポストが接続穴に嵌合し、当該導電ポストが前記弾性部材に弾性的に保持される。
上記実施例１及び２では、接続穴は内径が導電ポストの外径と略同じ円柱状であるとしたが、導電ポストが弾性的に嵌め合わせることが可能である限りその形状は任意に設計変更することが可能である。例えば、図８に示すように、接続穴３４０ａ’〜３４０ｆ’は、その内径が開口側に漸次拡大する円錐台状とすることが可能である。この場合、接続穴３４０ａ’〜３４０ｆ’の内周面は、接続穴３４０ａ’〜３４０ｆ’の内径が開口側に漸次拡大するテーパ面となっている。接続穴３４０ａ’〜３４０ｆ’の開口部の内径は、第２導電ポスト２１２、導電ポスト３３０ａ〜３３０ｅの外径よりも大きい。接続穴３４０ａ’〜３４０ｆ’の中間部の内径は、第２導電ポスト２１２、導電ポスト３３０ａ〜３３０ｅの外径と略同じである。接続穴３４０ａ’〜３４０ｆ’の内底面の内径は、第２導電ポスト２１２、導電ポスト３３０ａ〜３３０ｅの外径よりも小さい。このような接続穴３４０ａ’〜３４０ｆ’に、第２導電ポスト２１２、導電ポスト３３０ａ〜３３０ｅが弾性的に嵌合すると、第２導電ポスト２１２、導電ポスト３３０ａ〜３３０ｅが接続穴３４０ａ’〜３４０ｆ’の中間部の内周面の導電層３４１ａ’ 〜３４１ｆ’に確実に接触する。よって、第２導電ポスト２１２、導電ポスト３３０ａ〜３３０ｅと、導電層３４１ａ’ 〜３４１ｆ’との接触の確実性を向上させることができる。図８において、導電層３４１ａ’〜〜３４１ｆ’の厚みは誇張して描かれている。なお、実施例２の接続穴４４０ａ、４４０ｂも円錐台状とすることが可能である。また、段落００５８〜００６１で述べた接続穴の形状については、導電ポストが弾性的に嵌め合わせることが可能である限りどのような形状でも構わない。よって、前記接続穴は、実施例１、２と同様に円柱状の穴とすることが可能であるし、前記円錐台状の穴とすることも可能である。
上記実施例１及び２では、導電領域（導電層）は、接続穴の内周面及び内底面に設けられているとしたが、接続穴の内壁面に設け、当該接続穴に嵌合した導電ポストに接触し得る限り任意に設計変更することが可能である。例えば、導電層が、接続穴の内周面及び内底面の何れか一方のみに設けられた態様とすることも可能である。内周面が前述のテーパ面である場合には、導電領域は少なくとも内周面に形成されていれば良い。
上記実施例１では、ロジックチップは、第１、第２面と、貫通電極とを備えているとしたが、これに限定されるものではない。例えば、ロジックチップは、貫通電極に変えて、第１、第２面に導電ポストが設けられた態様とすることも可能である。
上述したロジックチップは、導電ポストが基板の電極に接合されることにより、当該基板に電気的且つ機械的に接続されているとした。しかし、ロジックチップは、基板上に積層され且つ前記基板に接続されている限り任意に設計変更することが可能である。
なお、上記実施例１及び２では、三次元構成デバイスの各部を構成する素材、形状、寸法、数及び配置等はその一例を説明したものであって、同様の機能を実現し得る限り任意に設計変更することが可能である。なお、上述した第１、第２電子回路部品は、ロジックチップ、メモリチップ及び基板に限定されるものではなく、コントローラチップ及び発光チップ等その他の電子回路部品を適応させることが可能である。
１００・・・・基板
１０１・・・第１面
１０２・・・第２面
１１０・・・外部電極
１２０・・・電極
２００・・・・ロジックチップ（第１電子回路部品）
２０１・・・第１面
２０２・・・第２面
２１０・・・貫通電極
２１１・・第１導電ポスト
２１２・・第２導電ポスト
３００ａ〜ｆ・メモリチップ（第２電子回路部品）
３１０ａ〜３１０ｆ・・チップ本体（第２電子回路部品の回路部）
３１１ａ〜３１１ｆ・第１面
３１２ａ〜３１２ｆ・第２面
３２０ａ〜３２０ｆ・・絶縁樹脂層
３２１ａ〜３２１ｆ・第１面
３３０ａ〜３３０ｆ・・導電ポスト
３４０ａ〜３４０ｆ・・接続穴
３４１ａ〜〜３４１ｆ・導電層（導電領域）
４００・・・・基板（第２電子回路部品）
４１０・・・基板本体（第２電子回路部品の回路部）
４１１・・第１面
４１２・・第２面
４２０・・・絶縁樹脂層
４２１・・実装面
４３０・・・外部電極
４４０ａ・・接続穴
４４１ａ・導電層（導電領域）
４４０ｂ・・接続穴
４４１ｂ・導電層（導電領域）
５００・・・・ロジックチップ（第１電子回路部品）
５０１・・・第１面
５０２・・・第２面
５１０・・・導電ポスト
６００・・・・メモリチップ（第１電子回路部品）
６０１・・・第１面
６０２・・・第２面
６１０・・・導電ポスト

Claims (3)

  1. 導電ポストを有する第１電子回路部品と、
    第２電子回路部品とを備えており、
    前記第２電子回路部品は、回路部と、
    前記回路部上に設けられた絶縁樹脂層と、
    前記絶縁樹脂層に設けられており且つ前記導電ポストが弾性的に嵌め合わせ可能な接続穴とを有しており、
    前記接続穴の内壁面は導電領域を有しており、
    前記ポストが前記接続穴に弾性的に嵌め合わされ、前記導電領域に接触する三次元構成デバイス。
  2. 導電ポストを有する第１電子回路部品と、
    第２電子回路部品とを備えており、
    前記第２電子回路部品は、回路部と、
    前記回路部上に設けられた絶縁樹脂層と、
    前記絶縁樹脂層に設けられており且つ前記導電ポストが弾性的に嵌め合わせ可能な接続穴とを有しており、
    前記接続穴の内壁面は、内底面と、
    当該接続穴に嵌め合わされた前記導電ポストが接触する導電領域が設けられた内周面とを有しており、
    前記内周面は、前記接続穴の内径が開口側に漸次拡大するテーパ面であり、
    前記接続穴の開口部の内径が前記導電ポストの外径より大きく、前記接続穴の中間部の内径が前記導電ポストの外径と略同じである三次元構成デバイス。
  3. 請求項１又は２記載の三次元構成デバイスにおいて、
    上記第１電子回路部品は、複数の前記導電ポストを有し、
    上記第２電子回路部品は、複数の前記接続穴を有しており、
    前記導電ポストが対応する前記接続穴に弾性的に嵌め合わされる三次元構成デバイス。
JP2011120407A 2011-05-30 2011-05-30 三次元構成デバイス Active JP5579126B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011120407A JP5579126B2 (ja) 2011-05-30 2011-05-30 三次元構成デバイス

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011120407A JP5579126B2 (ja) 2011-05-30 2011-05-30 三次元構成デバイス

Publications (2)

Publication Number Publication Date
JP2012248740A JP2012248740A (ja) 2012-12-13
JP5579126B2 true JP5579126B2 (ja) 2014-08-27

Family

ID=47468913

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011120407A Active JP5579126B2 (ja) 2011-05-30 2011-05-30 三次元構成デバイス

Country Status (1)

Country Link
JP (1) JP5579126B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6665979B2 (ja) * 2015-05-19 2020-03-13 日本電子材料株式会社 電気的接触子

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5308145B2 (ja) * 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP2012248740A (ja) 2012-12-13

Similar Documents

Publication Publication Date Title
JP6615701B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
TWI558288B (zh) 中介基板及其製法
JP5188426B2 (ja) 半導体装置及びその製造方法、電子装置
TWI559488B (zh) 封裝結構及其製法
TWI465171B (zh) 承載電路板、承載電路板的製作方法及封裝結構
TWI542263B (zh) 中介基板及其製法
TWI530238B (zh) 晶片封裝基板及其製作方法
JP6418757B2 (ja) 配線基板及びその製造方法と半導体装置
JP6316609B2 (ja) 配線基板及び半導体装置と配線基板の製造方法及び半導体装置の製造方法
TWI545997B (zh) 中介基板及其製法
TW201640973A (zh) 製造電性連接結構之方法
TWI553787B (zh) Ic載板、具有該ic載板的半導體器件及其製造方法
KR102425754B1 (ko) 전자부품 내장 인쇄회로기판
TWI591739B (zh) 封裝堆疊結構之製法
TWI550744B (zh) 單層線路式封裝基板及其製法、單層線路式封裝結構及其製法
JP2018032659A (ja) プリント配線板およびプリント配線板の製造方法
JP5579126B2 (ja) 三次元構成デバイス
JP2018046218A (ja) リードフレーム及びその製造方法と電子部品装置
TWI637471B (zh) 封裝結構及其製作方法
TWI520278B (zh) 嵌埋有晶片之封裝結構的製法
TWI392071B (zh) 封裝結構及其製法
TWI596725B (zh) 封裝基板、封裝結構及其製作方法
TWI593073B (zh) 用於形成半導體封裝的方法、封裝設備以及晶片系統
TWI704854B (zh) 線路板結構及其製作方法、具有線路板結構之顯示裝置及其製作方法
KR20070030700A (ko) 전자 부품 내장 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130823

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140331

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140617

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140708

R150 Certificate of patent or registration of utility model

Ref document number: 5579126

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250