JP5570727B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5570727B2 JP5570727B2 JP2008551072A JP2008551072A JP5570727B2 JP 5570727 B2 JP5570727 B2 JP 5570727B2 JP 2008551072 A JP2008551072 A JP 2008551072A JP 2008551072 A JP2008551072 A JP 2008551072A JP 5570727 B2 JP5570727 B2 JP 5570727B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- opening
- protrusion
- semiconductor device
- connection pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05007—Structure comprising a core and a coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05016—Shape in side view
- H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
- H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05547—Structure comprising a core and a coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05557—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05559—Shape in side view non conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01002—Helium [He]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0504—14th Group
- H01L2924/05042—Si3N4
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Description
また、本発明の別の目的は、半田端子の半導体チップに対する接着強度を向上させ、半田端子の剥離を防止することができる半導体装置を提供することにある。
この半導体装置は、金属ボールが外部の実装基板上のパッドに接続されることにより、その実装基板に実装される。この実装状態で、半導体チップや実装基板の熱膨張/熱収縮に起因して、金属ボールに応力が生じても、その応力の一部を金属ボール内部に突出する突出部により緩和することができる。そのため、金属ボールにおけるクラックの発生を防止することができる。その結果、接続信頼性の高い半導体装置を実現することができる。
これに対し、上記の構成では、接続パッドの突出部の幅が、応力緩和層の開口部の開口幅より大きく形成されている。すなわち、突出部は、応力緩和層の開口部の周囲上に張り出している。これにより、突出部で応力を緩和する際に、その突出部が受ける応力を応力緩和層へ逃がすことができる。そのため、金属ボールに大きな応力が生じても、その応力を接続パッドおよび応力緩和層によって良好に緩和することができる。その結果、半導体チップにおけるクラックの発生を防止することができる。
この構成によれば、接続パッドの突出部が円柱状であるので、突出部の側面に角がない。そのため、金属ボールに生じる応力を、突出部(円柱)の側面で分散して吸収することができる。
この構成によれば、接続パッドには、突出部上に一体的に形成される第2の突出部がさらに備えられている。これにより、接続パッドの応力緩和層上に突出された部分は、突出部と第2の突出部とからなる2段構造に形成されている。このような2段構造に形成されることにより、接続パッドの、応力緩和層上に突出された部分の高さが、第2の突出部の分だけ高くなる。そのため、金属ボールにおいて、たとえば、突出部の高さを越える位置にまで達するクラックが発生したとしても、そのクラックを第2の突出部で止めることができる。その結果、クラックが金属ボール全体に伝播して、金属ボールが割れてしまうことを抑制することができる。
また、接続パッドの半田端子との接触面の粗面化により、その接触面の表面積が大きくされているので、これによっても、半田端子の接続パッドに対する接着強度を向上させることができる。
そして、この半導体装置は、半田端子が外部の実装基板上のパッドに接続されることにより、その実装基板に実装される。この実装状態で、半導体チップや実装基板の熱膨張/熱収縮に起因する応力が半田端子に生じても、半田端子が十分な接着強度で接続パッドに接着されているので、半田端子が接続パッドから剥離するおそれがない。その結果、接続信頼性の高い半導体装置を実現することができる。
また、前記接続パッドは、前記応力緩和層上に突出した部分が前記開口部の周囲に張り出した形状に形成されていることが好ましい。
この構成によれば、接続パッドの応力緩和層上に突出した部分の周囲を囲うように、半田濡れ性を有する金属からなる金属鍔部が形成されている。これにより、当該突出部分の周囲にまで半田を濡れ広げやすくすることができる。その結果、半田端子の接着強度をさらに向上させることができる。
この半導体装置は、WL−CSP技術により作製される半導体装置であって、半導体チップ1と、半導体チップ1の機能面1A(半導体チップにおいて機能素子が作り込まれた面)を被覆する表面保護膜3と、表面保護膜3の上に形成された応力緩和層4と、応力緩和層4上に突出する接続パッド5と、接続パッド5に接合され、外部との電気接続のための金属ボール6とを備えている。そして、この半導体装置は、各金属ボール6が実装基板7上のパッド8に接続されることによって、実装基板7への実装(実装基板7に対する電気的および機械的な接続)が達成される。
電極パッド2は、たとえば、平面視略矩形状のアルミニウムパッドであり、半導体チップ1の機能面1Aに作り込まれた機能素子と電気的に接続されている。また、電極パッド2は、半導体チップ1の外周縁に沿って、平面視矩形環状に2列に並べて配置されており、互いに隣り合う電極パッド2の間には、それぞれ適当な間隔が空けられている(図1参照)。
応力緩和層4は、たとえば、ポリイミドからなる。応力緩和層4は、表面保護膜3の表面全域を被覆するように形成されて、この半導体装置に加わる応力を吸収して緩和する機能を有している。また、応力緩和層4には、各電極パッド2と対向する位置に貫通孔10(開口部)が貫通して形成されており、パッド開口9から露出する電極パッド2は、貫通孔10を通して外部に臨んでいる。そして、電極パッド2の表面、貫通孔10の内面および応力緩和層4の表面における貫通孔10の周縁部11を覆うように、たとえば、チタン、クロム、チタンタングステンなどからなるバンプ下地層12が形成されている。
埋設部13は、たとえば、円柱状に形成されており、バンプ下地層12を介して電極パッド2と電気的に接続されている。
この半導体装置を製造するに際しては、図3Aに示すように、まず、複数の半導体チップ1が作り込まれ、その表面全域が表面保護膜3で覆われたウエハW1が用意される。なお、表面保護膜3には、電極パッド2を露出させるパッド開口9が形成されている。
このウエハW1の状態で、表面保護膜3上に、応力緩和層4が形成される。次いで、図3Bに示すように、応力緩和層4に貫通孔10が形成される。
次に、図3Dに示すように、接続パッド5の突出部14の全表面(先端面14Aおよび側面14B)を覆うように、金属ボール6が形成される。そして、図3Eに示すように、ウエハW1内の各半導体チップ1間に設定されたダイシングラインL1に沿って、ウエハW1が切断されて(ダイシング)される。これにより、図1に示す構成の半導体装置が得られる。
なお、この実施形態では、接続パッド5が銅を用いて形成されるとしたが、接続パッド5は、金を用いて形成されてもよい。その場合には、たとえば、図5に示すように、接続パッド5の突出部14と金属ボール6との界面に、金の拡散を防止するためのニッケルからなる拡散防止層19を形成することが好ましい。
図6に示す構成において、バンプ下地層12の上には、接続パッド5に代えて、銅からなる金属パッド24が形成されている。金属パッド24は、パッド開口9および貫通孔10に埋設された埋設部25と、この埋設部25と一体的に形成され、応力緩和層4上に突出した突出部26とを備えている。
突出部26は、積層方向において応力緩和層4の側(以下、この側を上側とする。)に配置される上側突出部27と、上側突出部27の下側に一体的に形成される下側突出部28(第2の突出部)とを備えている。
この図6に示す構成によっても、金属ボール6が、上側突出部27および下側突出部28の全表面(上側突出部27の下面27Aおよび側面27Bならびに下側突出部28の先端面28Aおよび側面28B)を覆うように、金属パッド24に接合されている。したがって、図1および図2に示す構成と同様な作用効果を奏することができる。
図10は、本発明の第3の実施形態に係る半導体装置の図解的な底面図(実装基板への接合面を示す図)である。図11は、図10に示すB−Bの切断面で切断したときの断面図である。なお、図11では、半導体装置を破断線で破断することにより、その一部を省略して示している。図12は、図11に示す半導体装置における接続パッドと半田ボールとの接続部分を拡大して示す図解的な断面図である。
電極パッド42は、たとえば、平面視略矩形状のアルミニウムパッドであり、半導体チップ41の機能面41Aに作り込まれた機能素子と電気的に接続されている。また、電極パッド42は、半導体チップ41の外周縁に沿って、平面視矩形環状に2列に並べて配置されており、互いに隣り合う電極パッド42の間には、それぞれ適当な間隔が空けられている(図10参照)。
応力緩和層44は、たとえば、ポリイミドからなる。応力緩和層44は、表面保護膜43の表面全域を被覆するように形成されて、この半導体装置に加わる応力を吸収して緩和する機能を有している。また、応力緩和層44には、各電極パッド42と対向する位置に貫通孔50(開口部)が貫通して形成されており、パッド開口49から露出する電極パッド42は、貫通孔50を通して外部に臨んでいる。そして、電極パッド42の表面、貫通孔50の内面および応力緩和層44の表面における貫通孔50の周縁部51を覆うように、たとえば、チタン、クロム、チタンタングステンなどからなるバンプ下地層52が形成されている。
埋設部53は、たとえば、円柱状に形成されており、バンプ下地層52を介して電極パッド42と電気的に接続されている。
この半導体装置を製造するに際しては、図13Aに示すように、まず、複数の半導体チップ41が作り込まれ、その表面全域が表面保護膜43で覆われたウエハW2が用意される。なお、表面保護膜43には、電極パッド42を露出させるパッド開口49が形成されている。このウエハW2の状態で、表面保護膜43上に、応力緩和層44が形成される。
貫通孔50が形成された後は、図13Cに示すように、ウエハW2上に、バンプ下地層52、フォトレジスト56および金属層57が、この順に形成される。より具体的には、まず、ウエハW2上の全領域にバンプ下地層52が、スパッタリング法などにより形成される。そして、公知のフォトリソグラフィ技術により、このバンプ下地層52の上に、接続パッド45の突出部54を形成すべき領域に開口部58を有するフォトレジスト56が形成される。フォトレジスト56が形成された後は、ウエハW2上の全領域に、接続パッド45の材料として用いられる銅からなる金属層57が、スパッタリング法などにより形成される。
次に、図13Dに示すように、接続パッド45の応力緩和層44上に突出する突出部54の全表面(先端面54Aおよび側面54B)に、たとえば、エッチング(たとえば、ドライエッチング)などの方法により微小な凹凸が形成されて、粗面化された先端面54Aおよび側面54Bが形成される。
また、突出部54の全表面(先端面54Aおよび側面54B)の粗面化により、その表面の表面積が大きくされているので、これによっても、半田ボール46の接続パッド45に対する接着強度を向上させることができる。
そして、この半導体装置は、半田ボール46が外部の実装基板47上のパッド48に接続されることにより、その実装基板47に実装される。この実装状態で、半導体チップ41や実装基板47の熱膨張/熱収縮に起因する応力が半田ボール46に生じても、半田ボール46が十分な接着強度で接続パッド45に接着されているので、半田ボール46が接続パッド45から剥離するおそれがない。その結果、接続信頼性の高い半導体装置を実現することができる。
また、突出部54の周縁部55は、応力緩和層44の貫通孔50の周縁部51に張り出している。これにより、突出部54で応力を緩和する際に、その突出部54が受ける応力を応力緩和層44へ逃がすことができる。そのため、半田ボール46に大きな応力が生じても、その応力を接続パッド45および応力緩和層44によって良好に緩和することができ、半導体チップ41におけるクラックの発生を防止することができる。
なお、この実施形態では、接続パッド45が銅を用いて形成されるとしたが、半田濡れ性を有する金属であれば、銅に限られない。たとえば、接続パッド45は、金を用いて形成されてもよい。その場合には、たとえば、図14に示すように、接続パッド45の突出部54と半田ボール46との界面に、金の拡散を防止するためのニッケルからなる拡散防止層59を形成することが好ましい。
図15に示す構成において、バンプ下地層52の上には、外周銅膜64および接続パッド45が、この順に形成されている。
接続パッド45は、第1の実施形態に係る半導体装置と同様に、埋設部53と突出部54とを備えている。
埋設部53は、たとえば、円柱状に形成されており、バンプ下地層52および外周銅膜64を介して電極パッド42と電気的に接続されている。
図16A〜図16Hは、図15に示す半導体装置の製造方法を示す図解的な断面図である。
貫通孔50が形成された後は、図16Cに示すように、ウエハW3上に、バンプ下地層52および銅膜65が、この順に形成される。
次に、図16Dに示すように、銅膜65の上に、フォトレジスト56および金属層57が形成される。より具体的には、まず、公知のフォトリソグラフィ技術により、銅膜65の上に、接続パッド45の突出部54を形成すべき領域に開口部58を有するフォトレジスト56が形成される。フォトレジスト56が形成された後は、ウエハW3上の全領域に、接続パッド45の材料として用いられる銅からなる金属層57が、スパッタリング法などにより形成される。
次に、図16Eに示すように、銅膜65およびバンプ下地層52の不要部分(外周銅膜64を形成すべき部分以外の部分)がエッチングにより除去される。これにより、接続パッド45の突出部54を囲う外周銅膜64の周縁部61からなる金属鍔部が形成される。
続いて、図16Gに示すように、粗面化された接続パッド45の突出部54の全表面(先端面54Aおよび側面54B)および外周銅膜64の周縁部61の表面21Aを覆うように、半田ボール46が接続パッド45に接着される。そして、図16Hに示すように、ウエハW3内の各半導体チップ41間に設定されたダイシングラインL3に沿って、ウエハW3が切断されて(ダイシング)される。これにより、図15に示す構成の半導体装置が得られる。
さらに、この第2の実施形態では、応力緩和層44上における突出部54の周囲を囲うように、銅からなる外周銅膜64の周縁部61が形成されている。これにより、突出部54の先端面54Aのみならず、外周銅膜64の周縁部61の表面21Aにまで半田を濡れ広げやすくすることができる。その結果、半田ボール46の接着強度をさらに向上させることができる。
たとえば、第1の実施形態においては、接続パッド5の突出部14が円柱状に形成されるとしたが、たとえば、図9に示すように、接続パッド5は、半楕円球状に形成されてもよい。
また、たとえば、図18に示すように、接続パッド45に代えて、積層方向において応力緩和層44の側に配置される上側突出部67と、上側突出部67の下側に一体的に形成される下側突出部68とからなる突出部66を備える金属パッド69を形成してもよい。この場合には、上側突出部67の下面67Aおよび側面67Bならびに、下側突出部68の先端面68Aおよび側面68Bに微小な凹凸を形成することにより、粗面化すればよい。
また、第3および第4の実施形態では、接続パッド45に接着される半田端子を略球状の半田ボール46としたが、たとえば、使用する半田の量を少なくして、薄板状の半田端子を接着してもよい。
この出願は、2006年12月25日に日本国特許庁に提出された特願2006−348571号および2006年12月25日に日本国特許庁に提出された特願2006−348574号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
Claims (26)
- 半導体チップと、
前記半導体チップの表面に形成された電気接続用の内部パッドと、
前記半導体チップ上の表面を被覆し、前記内部パッドを露出させるパッド開口を有する表面保護膜と、
前記表面保護膜上に前記表面保護膜における前記パッド開口の周縁部を覆うように形成され、前記パッド開口の開口幅よりも小さい開口幅の開口部を有する応力緩和層と、
前記パッド開口および前記開口部に埋設され、前記内部パッドに接続される埋設部および、前記埋設部と一体的に形成され、前記応力緩和層上に突出し、前記開口部の開口幅よりも大きい幅を有する突出部を備える接続パッドと、
前記接続パッドの前記突出部を覆うように形成され、外部との電気接続のための金属ボールと、を含み、
前記接続パッドが金からなり、前記金属ボールがはんだ材料を用いて形成されており、前記接続パッドと前記金属ボールとの界面に、金の拡散を防止するための拡散防止層が形成されていることを特徴とする、半導体装置。 - 前記突出部は、前記応力緩和層側に配置された上側突出部と、当該上側突出部の下側に一体的に形成され、当該上側突出部よりも小さい幅を有する下側突出部とを含む、請求項1に記載の半導体装置。
- 前記突出部が、微小な凹凸により粗面化されている、請求項1または2に記載の半導体装置。
- 前記接続パッドと前記応力緩和層との間に形成されたバンプ下地層と、
前記接続パッドと前記バンプ下地層との間に形成され、前記突出部の周囲を取り囲む金属鍔部を有する外周銅膜とをさらに含む、請求項1〜3のいずれか一項に記載の半導体装置。 - 半導体チップと、
前記半導体チップの表面に形成された電気接続用の内部パッドと、
前記半導体チップ上の表面を被覆し、前記内部パッドを露出させるパッド開口を有する表面保護膜と、
前記表面保護膜上に形成され、前記パッド開口から露出する前記内部パッドを露出させる開口部を有する応力緩和層と、
前記パッド開口および前記開口部に埋設され、前記内部パッドに接続される埋設部および、前記埋設部と一体的に形成され、前記応力緩和層上に突出し、前記開口部の開口幅よりも大きい幅を有する突出部を備える接続パッドと、
前記接続パッドの前記突出部を覆うように形成され、外部との電気接続のための金属ボールとを含み、
前記突出部は、前記応力緩和層側に配置された上側突出部と、当該上側突出部の下側に一体的に形成され、当該上側突出部よりも小さい幅を有する下側突出部とを含み、
前記接続パッドが金からなり、前記金属ボールがはんだ材料を用いて形成されており、前記接続パッドと前記金属ボールとの界面に、金の拡散を防止するための拡散防止層が形成されている、半導体装置。 - 半導体チップと、
前記半導体チップの表面に形成された電気接続用の内部パッドと、
前記半導体チップ上の表面を被覆し、前記内部パッドを露出させるパッド開口を有する表面保護膜と、
前記表面保護膜上に形成され、前記パッド開口から露出する前記内部パッドを露出させる開口部を有する応力緩和層と、
前記パッド開口および前記開口部に埋設され、前記内部パッドに接続される埋設部および、前記埋設部と一体的に形成され、前記応力緩和層上に突出し、前記開口部の開口幅よりも大きい幅を有する突出部を備える接続パッドと、
前記接続パッドの前記突出部を覆うように形成され、外部との電気接続のための金属ボールとを含み、
前記突出部が、微小な凹凸により粗面化されており、
前記接続パッドが金からなり、前記金属ボールがはんだ材料を用いて形成されており、前記接続パッドと前記金属ボールとの界面に、金の拡散を防止するための拡散防止層が形成されている、半導体装置。 - 半導体チップと、
前記半導体チップの表面に形成された電気接続用の内部パッドと、
前記半導体チップ上の表面を被覆し、前記内部パッドを露出させるパッド開口を有する表面保護膜と、
前記表面保護膜上に形成され、前記パッド開口から露出する前記内部パッドを露出させる開口部を有する応力緩和層と、
前記パッド開口および前記開口部に埋設され、前記内部パッドに接続される埋設部および、前記埋設部と一体的に形成され、前記応力緩和層上に突出し、前記開口部の開口幅よりも大きい幅を有する突出部を備える接続パッドと、
前記接続パッドと前記応力緩和層との間に形成されたバンプ下地層と、
前記接続パッドの前記突出部を覆うように形成され、外部との電気接続のための金属ボールとを含み、
前記接続パッドが金からなり、前記金属ボールがはんだ材料を用いて形成されており、前記接続パッドと前記金属ボールとの界面に、金の拡散を防止するための拡散防止層が形成されている、半導体装置。 - 半導体チップと、
前記半導体チップの表面に形成された電気接続用の内部パッドと、
前記半導体チップ上の表面を被覆し、前記内部パッドを露出させるパッド開口を有する表面保護膜と、
前記表面保護膜上に形成され、前記パッド開口から露出する前記内部パッドを露出させる開口部を有する応力緩和層と、
前記パッド開口および前記開口部に埋設され、前記内部パッドに接続される埋設部および、前記埋設部と一体的に形成され、前記応力緩和層上に突出し、前記開口部の開口幅よりも大きい幅を有する突出部を備える接続パッドと、
前記接続パッドと前記応力緩和層との間に形成されたバンプ下地層と、
前記接続パッドと前記バンプ下地層との間に形成され、前記突出部の周囲を取り囲む金属鍔部を有する外周銅膜と、
前記接続パッドの前記突出部を覆うように形成され、外部との電気接続のための金属ボールとを含み、
前記接続パッドが金からなり、前記金属ボールがはんだ材料を用いて形成されており、前記接続パッドと前記金属ボールとの界面に、金の拡散を防止するための拡散防止層が形成されている、半導体装置。 - 前記半導体チップが、平面視矩形状のシリコンチップである、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記内部パッドが、平面視矩形状の前記半導体チップの外周縁に沿って、平面視矩形環状に2列に並べて配置されている、請求項9に記載の半導体装置。
- 前記内部パッドが、平面視矩形状のアルミニウムパッドである、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記表面保護膜が、酸化シリコンまたは窒化シリコンからなる、請求項1〜11のいずれか一項に記載の半導体装置。
- 前記応力緩和層が、ポリイミドからなる、請求項1〜12のいずれか一項に記載の半導体装置。
- 前記埋設部が、円柱状に形成されている、請求項1〜13のいずれか一項に記載の半導体装置。
- 前記突出部が、円柱状に形成されている、請求項1〜14のいずれか一項に記載の半導体装置。
- 円柱状の前記突出部の高さが、10〜50μmである、請求項15に記載の半導体装置。
- 前記拡散防止層が、ニッケルである、請求項1〜13のいずれか一項に記載の半導体装置。
- 前記上側突出部および前記下側突出部がいずれも円柱状に形成されている、請求項2または5に記載の半導体装置。
- 円柱状の前記上側突出部および前記下側突出部の高さが、10〜50μmである、請求項18に記載の半導体装置。
- 前記下側突出部は、前記開口部の開口幅より大きい幅を有する、請求項2、5、18または19に記載の半導体装置。
- 前記金属ボールが、前記金属鍔部を覆うように形成されている、請求項4または8に記載の半導体装置。
- 前記外周銅膜の厚さが、0.1μm〜2μmである、請求項4、8または21に記載の半導体装置。
- 前記バンプ下地層が、前記内部パッドの表面、前記開口部の内面および前記応力緩和層の表面における前記開口部の周縁部を覆うように形成されている、請求項4、7、8、21または22に記載の半導体装置。
- 前記バンプ下地層が、チタン、クロムまたはチタンタングステンからなる、請求項4、7、8、21、22または23に記載の半導体装置。
- 前記表面保護膜の前記パッド開口は、前記内部パッドのみを露出させる、請求項1〜24のいずれか一項に記載の半導体装置。
- 前記応力緩和層の前記開口部は、前記パッド開口から露出する前記内部パッドのみを露出させ、前記表面保護膜における前記パッド開口の前記周縁部を露出させない、請求項1〜25のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008551072A JP5570727B2 (ja) | 2006-12-25 | 2007-12-20 | 半導体装置 |
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006348571 | 2006-12-25 | ||
JP2006348571 | 2006-12-25 | ||
JP2006348574 | 2006-12-25 | ||
JP2006348574 | 2006-12-25 | ||
JP2008551072A JP5570727B2 (ja) | 2006-12-25 | 2007-12-20 | 半導体装置 |
PCT/JP2007/074564 WO2008078655A1 (ja) | 2006-12-25 | 2007-12-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2008078655A1 JPWO2008078655A1 (ja) | 2010-04-22 |
JP5570727B2 true JP5570727B2 (ja) | 2014-08-13 |
Family
ID=39562448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008551072A Active JP5570727B2 (ja) | 2006-12-25 | 2007-12-20 | 半導体装置 |
Country Status (7)
Country | Link |
---|---|
US (2) | US8446008B2 (ja) |
EP (1) | EP2099065A4 (ja) |
JP (1) | JP5570727B2 (ja) |
KR (1) | KR20090101435A (ja) |
CN (1) | CN101542704B (ja) |
TW (1) | TW200836314A (ja) |
WO (1) | WO2008078655A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4800585B2 (ja) * | 2004-03-30 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 貫通電極の製造方法、シリコンスペーサーの製造方法 |
JP2010251631A (ja) * | 2009-04-20 | 2010-11-04 | Panasonic Corp | 基板構造及び半導体装置 |
US9159686B2 (en) | 2012-01-24 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Crack stopper on under-bump metallization layer |
US9583425B2 (en) * | 2012-02-15 | 2017-02-28 | Maxim Integrated Products, Inc. | Solder fatigue arrest for wafer level package |
US9484291B1 (en) * | 2013-05-28 | 2016-11-01 | Amkor Technology Inc. | Robust pillar structure for semicondcutor device contacts |
US9419156B2 (en) * | 2013-08-30 | 2016-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package and method for integration of heterogeneous integrated circuits |
WO2016139500A1 (en) * | 2015-03-03 | 2016-09-09 | Commissariat à l'énergie atomique et aux énergies alternatives | Chip comprising deformation compensation layers |
JP7005291B2 (ja) * | 2017-11-07 | 2022-01-21 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
US10665473B2 (en) * | 2017-11-08 | 2020-05-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method of fabricating the same |
US11581280B2 (en) | 2019-12-27 | 2023-02-14 | Stmicroelectronics Pte Ltd | WLCSP package with different solder volumes |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07335648A (ja) * | 1994-06-09 | 1995-12-22 | Citizen Watch Co Ltd | 半導体装置の突起電極 |
JP2000164617A (ja) * | 1998-11-25 | 2000-06-16 | Sanyo Electric Co Ltd | チップサイズパッケージおよびその製造方法 |
JP2002280487A (ja) * | 2001-03-19 | 2002-09-27 | Fujikura Ltd | 半導体パッケージ |
JP2003273484A (ja) * | 2002-03-13 | 2003-09-26 | Alps Electric Co Ltd | 接続構造 |
JP2005072253A (ja) * | 2003-08-25 | 2005-03-17 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3301894B2 (ja) | 1995-04-10 | 2002-07-15 | 新光電気工業株式会社 | 半導体装置の製造方法 |
EP0734059B1 (en) * | 1995-03-24 | 2005-11-09 | Shinko Electric Industries Co., Ltd. | Chip sized semiconductor device and a process for making it |
US5943597A (en) * | 1998-06-15 | 1999-08-24 | Motorola, Inc. | Bumped semiconductor device having a trench for stress relief |
US6077726A (en) * | 1998-07-30 | 2000-06-20 | Motorola, Inc. | Method and apparatus for stress relief in solder bump formation on a semiconductor device |
US6869831B2 (en) * | 2001-09-14 | 2005-03-22 | Texas Instruments Incorporated | Adhesion by plasma conditioning of semiconductor chip surfaces |
JP3615206B2 (ja) * | 2001-11-15 | 2005-02-02 | 富士通株式会社 | 半導体装置の製造方法 |
CN1185707C (zh) | 2002-06-17 | 2005-01-19 | 威盛电子股份有限公司 | 凸块底缓冲金属结构 |
US20040099716A1 (en) * | 2002-11-27 | 2004-05-27 | Motorola Inc. | Solder joint reliability by changing solder pad surface from flat to convex shape |
JP2005116632A (ja) * | 2003-10-03 | 2005-04-28 | Rohm Co Ltd | 半導体装置の製造方法および半導体装置 |
TWI238483B (en) * | 2004-09-01 | 2005-08-21 | Phoenix Prec Technology Corp | Semiconductor electrical connecting structure and method for fabricating the same |
JP2006086209A (ja) * | 2004-09-14 | 2006-03-30 | Hitachi Cable Ltd | Bgaテープキャリア及びbga型半導体装置 |
JP2006222232A (ja) * | 2005-02-09 | 2006-08-24 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP5118300B2 (ja) * | 2005-12-20 | 2013-01-16 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP2008159948A (ja) * | 2006-12-25 | 2008-07-10 | Rohm Co Ltd | 半導体装置 |
JP4980709B2 (ja) * | 2006-12-25 | 2012-07-18 | ローム株式会社 | 半導体装置 |
-
2007
- 2007-12-20 KR KR1020097006228A patent/KR20090101435A/ko not_active Application Discontinuation
- 2007-12-20 EP EP07850989A patent/EP2099065A4/en not_active Withdrawn
- 2007-12-20 WO PCT/JP2007/074564 patent/WO2008078655A1/ja active Application Filing
- 2007-12-20 CN CN200780043399XA patent/CN101542704B/zh not_active Expired - Fee Related
- 2007-12-20 JP JP2008551072A patent/JP5570727B2/ja active Active
- 2007-12-20 US US12/311,027 patent/US8446008B2/en active Active
- 2007-12-25 TW TW96149980A patent/TW200836314A/zh unknown
-
2013
- 2013-04-19 US US13/866,049 patent/US9018762B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07335648A (ja) * | 1994-06-09 | 1995-12-22 | Citizen Watch Co Ltd | 半導体装置の突起電極 |
JP2000164617A (ja) * | 1998-11-25 | 2000-06-16 | Sanyo Electric Co Ltd | チップサイズパッケージおよびその製造方法 |
JP2002280487A (ja) * | 2001-03-19 | 2002-09-27 | Fujikura Ltd | 半導体パッケージ |
JP2003273484A (ja) * | 2002-03-13 | 2003-09-26 | Alps Electric Co Ltd | 接続構造 |
JP2005072253A (ja) * | 2003-08-25 | 2005-03-17 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP2099065A4 (en) | 2011-02-23 |
CN101542704B (zh) | 2011-04-20 |
JPWO2008078655A1 (ja) | 2010-04-22 |
US20100044863A1 (en) | 2010-02-25 |
WO2008078655A1 (ja) | 2008-07-03 |
EP2099065A1 (en) | 2009-09-09 |
CN101542704A (zh) | 2009-09-23 |
KR20090101435A (ko) | 2009-09-28 |
TW200836314A (en) | 2008-09-01 |
US8446008B2 (en) | 2013-05-21 |
US20130234327A1 (en) | 2013-09-12 |
US9018762B2 (en) | 2015-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5570727B2 (ja) | 半導体装置 | |
JP4980709B2 (ja) | 半導体装置 | |
KR100497111B1 (ko) | 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법 | |
JP2008159948A (ja) | 半導体装置 | |
JP2010103300A (ja) | 半導体装置及びその製造方法 | |
JP2010050177A (ja) | 半導体装置 | |
JP5129438B2 (ja) | 半導体装置 | |
JP5361264B2 (ja) | 半導体装置 | |
JP2009064897A (ja) | 半導体装置及びその製造方法 | |
JP4675146B2 (ja) | 半導体装置 | |
JP2003124389A (ja) | 半導体パッケージ | |
JP4361223B2 (ja) | 半導体パッケージ | |
JP5006026B2 (ja) | 半導体装置 | |
JP2008159950A (ja) | 半導体装置 | |
JP5065669B2 (ja) | 半導体装置 | |
JP2004533119A (ja) | エネルギ吸収構造を備えた集積回路 | |
JP5082333B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
CN111199933A (zh) | 半导体结构、重布线层结构及其制造方法 | |
JP2006013276A (ja) | 半導体装置及びその製造方法 | |
JP2006303169A (ja) | 半導体装置 | |
JP2002280476A (ja) | 半導体パッケージおよび半導体パッケージの製造方法 | |
JP2007295010A (ja) | 半導体パッケージおよび半導体パッケージの製造方法 | |
JP2006287049A (ja) | 半導体装置 | |
JP2010171311A (ja) | 半導体装置およびその製造方法 | |
JP2003332488A (ja) | 電子部品 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101217 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130620 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130813 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140529 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140625 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5570727 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |