JP2005072253A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板20表面の絶縁層2上に形成されたパッド電極4と、
前記パッド電極4上と前記絶縁層2上に形成され、前記パッド電極部に開口部が設けられたパッシベーション膜5と、
前記パッシベーション膜5上と前記パッド電極4上に形成され、前記パッド電極部に開口部が設けられたポリイミド膜11と、
前記パッド電極4上と前記ポリイミド膜11上に形成され、Ti,Cr,TiW,Mo,Ta,W,Nb,Vのうちいずれか1種の金属からなる下地層と、Ni,Cu,Pdのうちいずれか1種の金属からなるシード層とで構成される第一のバリアメタル層7と、
前記第一のバリアメタル層7上に形成されたNiFe合金からなる第二のバリアメタル層12と、
前記第二のバリアメタル層12上に形成された突起電極9と
を備えた。
【選択図】 図1
Description
バンプ電極を備えたパッド電極は、バンプ電極とパッド電極との間にバリアメタル層が形成される。配線層材料がSilk,SiOC等のLow k材で構成されている半導体素子においては、半導体素子実装時の熱ストレスや、バリアメタル層の応力等のストレスが配線層に加わり、実装性、電気的特性に影響を与える。よって、これらのストレスの発生を抑制あるいは配線層に与えるストレスを緩和することが必要となっている。
第二のバリアメタル層8は、その下層へのSnの拡散を防止するために、5μm程の厚さが確保されている。すなわち、第二のバリアメタル層8のSnに対する耐拡散性が低いと、バンプ電極9からSnが拡散して、バンプ電極9自身の強度が低下するからである。
この発明の目的は、バリアメタル層の機能を維持しながら、被膜応力を低減し得るパッド電極構造を備えた半導体装置を提供することにある。
また、前記NiFe層と前記第一のバリアメタル層との間にNi層を介在させる。
また、前記ポリイミド膜の開口部を、前記パッシベーション膜の開口部より小さく形成して、前記パッシベーション膜の開口縁を前記ポリイミド膜で覆う。
以下、本発明を具体化した第一の実施の形態を図1〜図2に従って説明する。前記従来例と同一構成部分は、同一符号を付して説明する。
上記のようなパッド電極の製造プロセスを図2に従って説明する。図2(a)に示すように、絶縁層2上にパッド電極4が形成され、さらにパッシベーション膜5及びポリイミド膜11がパターニングされて、パッド電極4上に開口部が形成される。ポリイミド膜11の開口部はパッシベーション膜5の開口部より小さく開口され、パッシベーション膜5の開口部はポリイミド膜11により覆われている。
次いで、図2(d)に示すように、第二のバリアメタル層としてNiFe層12が電解めっきにより3μmの膜厚で形成され、続いてAu層にてなる酸化防止膜14が電解めっきにより200nmの膜厚で形成される。
また、NiFe層12のめっき液中に、サッカリン、サッカリンナトリウム、ラウリル硫酸ナトリウム等の被膜応力緩和剤を添加すると、NiFe層12の被膜応力が低下することがわかった。
同図に示すように、Fe比率が5〜10%を除く範囲で、Niにてなる従来の第二のバリアメタル層の侵食量Xより少なくなり、Fe比率を増大させるにつれて、侵食量がさらに少なくなる。従って、Fe比率を調整することにより、NiFe層12のバンプ電極9による侵食量を少なくすることができるので、NiFe層12の膜厚を薄くすることが可能となる。
(1)第二のバリアメタル層を電解めっきによるNiFe層12で構成したので、被膜応力を小さくすることができる。
(2)第二のバリアメタル層を構成するNiFe層12のFe比率を20wt%以上とすることにより、バンプ電極9を構成するSn/Agに対する耐食性を向上させることができる。従って、第二のバリアメタル層の膜厚を3μmと薄くすることができるので、被膜応力を小さくすることができる。
(3)NiFe層12で構成される第二のバリアメタル層の被膜応力を小さくすることができる。従って、パッド電極4あるいは配線層1の近傍におけるクラックの発生を防止して、信頼性の高いパッド電極を構成することができる。
(4)NiFe層12で構成される第二のバリアメタル層を電解めっきするめっき液に、酸化防止剤を添加することにより、めっき液の沈殿及び濁りの発生を抑制することができる。
(5)NiFe層12で構成される第二のバリアメタル層を電解めっきするめっき液に、サッカリン、サッカリンナトリウム、ラウリル硫酸ナトリウム等の被膜応力緩和剤を添加することにより、第二のバリアメタル層の被膜応力を小さくすることができる。
(6)NiFe層12で構成される第二のバリアメタル層を電解めっきするめっき液のpHを調整することにより、第二のバリアメタル層の被膜応力を小さくすることができる。
(7)ポリイミド膜11の開口部を、パッシベーション膜5の開口部より小さくした。従って、パッド電極4近傍に作用する被膜応力を分散させることができる。従って、パッド電極4近傍あるいは配線層1近傍でのクラックの発生を防止することができる。
(第二の実施の形態)
図7及び図8は、第二の実施の形態を示す。この実施の形態のパッド電極は、図7に示すように、第二のバリアメタル層を前記第一の実施の形態と同様なNiFe層12と、Ni層15とからなる2層で構成したものであり、その他の構成は、第一の実施の形態と同様である。Ni層15は、第一のバリアメタル層7とNiFe層12との間に0.2μmの膜厚で形成される。
(1)NiFe層12と第一のバリアメタル層7との間に、Ni層15を形成したので、第一のバリアメタル層7からNiFe層12へのCuの拡散をNi層15により阻止することができる。NiFe層12へCuが拡散すると、そのNiFe層12のCu拡散部にバンプ電極9からSnが拡散し、バンプ強度が低下してしまうが、この実施の形態ではバンプ電極9からNiFe層12へのCuの拡散を防止することができる。従って、信頼性をさらに向上させることができる。
・第一のバリアメタル層7は、TiにNi、Cu若しくはPdを含む被膜で構成してもよい。
・第一のバリアメタル層7は、下地層をTi,Cr,TiW,Mo,Ta,W,Nb,Vのうちのいずれか一種の金属で構成し、その上層をNi,Cu,Pdのうちいずれか一種の金属で構成した二層構造、あるいは上層をNi,Cu,Pdのいずれかを組み合わせた三層構造としてもよい。
・第二のバリアメタル層を構成するNiFe層12の上層に、Au,Pt,Pd等の酸化防止膜を電解めっき法あるいは無電解めっき法にて形成してもよい。
・バンプ電極9は、印刷法、転写法、電解めっき法で形成してもよい。
・バンプ電極9は、Sn/Pb,Sn/Ag,Sn/Ag/Cu,Sn/Bi,Sn/Bi/Ag,Au,Pd,Ni,Cuのいずれか1つ、あるいはいずれかの組み合わせによる金属で形成してもよい。
・図9及び図10に示すように、多数のパッド電極が縦横に多数形成されるとき、ポリイミド膜11は、各パッド層毎に独立するようにパターニングしても、被膜応力の分散効果を得ることができる。
(付記1)半導体基板表面の絶縁層上に形成されたパッド電極と、
前記パッド電極上と前記絶縁層上に形成され、前記パッド電極上に開口部が設けられたパッシベーション膜と、
前記パッシベーション膜上と前記パッド電極上に形成され、前記パッド電極上に開口部が設けられたポリイミド膜と、
前記パッド電極上と前記ポリイミド膜上に形成され、Ti,Cr,TiW,Mo,Ta,W,Nb,Vのうちいずれか1種の金属からなる下地層と、Ni,Cu,Pdのうちいずれか1種の金属からなるシード層とで構成される第一のバリアメタル層と、
前記第一のバリアメタル層上に形成されたNiFe合金からなる第二のバリアメタル層と、
前記第二のバリアメタル層上に形成された突起電極と
を備えたことを特徴とする半導体装置。
(付記2)前記第二のバリアメタル層のNiFe合金のFe含有率が、5〜10wt%の範囲を除くことを特徴とする付記1記載の半導体装置。
(付記3)前記第二のバリアメタル層は、Niからなる下地層とNiFe層からなる合金層の2層からなることを特徴とする付記1記載の半導体装置。
(付記4)半導体基板表面の絶縁層上に形成されたパッド電極と、
前記パッド電極上と前記絶縁層上に形成され、前記パッド電極上に開口部が設けられたパッシベーション膜と、
前記パッシベーション膜上と前記パッド電極上に形成され、前記パッド電極上に開口部が設けられたポリイミド膜と、
前記パッド電極上と前記ポリイミド膜上に形成された第一のバリアメタル層と、
前記第一のバリアメタル層上に形成された第二のバリアメタル層と、
前記第二のバリアメタル層上に形成された突起電極と
を備え、
前記ポリイミド膜に設けられた開口部は、前記パッシベーション膜に設けられた開口部より小さいことを特徴とする半導体装置。
(付記5)半導体基板表面のパッド電極上にパッシベーション膜とポリイミド膜の開口部を形成し、
前記パッシベーション膜及びポリイミド膜の開口部にTi層及びCu層にてなる第一のバリアメタル層をスパッタリングにより形成し、該第一のバリアメタル層上に電解めっき法により第二のバリアメタル層を形成し、該第二のバリアメタル層上にバンプ電極を形成する半導体装置の製造方法であって、
前記第二のバリアメタル層を形成するめっき液に、アスコルビン酸、クエン酸、グルコン酸の少なくともいずれか及びサッカリン、サッカリンナトリウム、ラウリル硫酸ナトリウムの少なくともいずれかを添加したことを特徴とする半導体装置の製造方法。
(付記6)前記第二のバリアメタル層のNiFe合金のFe含有率を20wt%以上としたことを特徴とする付記1記載の半導体装置。
(付記7)前記第一のバリアメタル層は、
Ti,Cr,TiW,Mo,Ta,W,Nb,Vのうちいずれか1種の金属からなる下地層と、
Ni,Cu,Pdのうちいずれか1種の金属からなるシード層と
からなる2層構造または
前記金属のうちいずれかを組み合わせた3層構造からなることを特徴とする付記1記載の半導体装置。
(付記8)半導体基板表面のパッド電極上にパッシベーション膜とポリイミド膜の開口部を形成し、
前記パッシベーション膜及びポリイミド膜の開口部にTi層及びCu層にてなる第一のバリアメタル層をスパッタリングにより形成し、該第一のバリアメタル層上に電解めっき法により第二のバリアメタル層を形成し、該第二のバリアメタル層上にバンプ電極を形成する半導体装置の製造方法であって、
前記第二のバリアメタル層を形成するめっき液のpHを4.2としたことを特徴とする半導体装置の製造方法。
4 パッド電極
5 パッシベーション膜
7 第一のバリアメタル層
9 突起電極(バンプ電極)
11 ポリイミド膜
12 第二のバリアメタル層(NiFe層)
14 酸化防止膜
15 Ni層
20 半導体基板
Claims (5)
- 半導体基板表面の絶縁層上に形成されたパッド電極と、
前記パッド電極上と前記絶縁層上に形成され、前記パッド電極上に開口部が設けられたパッシベーション膜と、
前記パッシベーション膜上と前記パッド電極上に形成され、前記パッド電極上に開口部が設けられたポリイミド膜と、
前記パッド電極上と前記ポリイミド膜上に形成され、Ti,Cr,TiW,Mo,Ta,W,Nb,Vのうちいずれか1種の金属からなる下地層と、Ni,Cu,Pdのうちいずれか1種の金属からなるシード層とで構成される第一のバリアメタル層と、
前記第一のバリアメタル層上に形成されたNiFe合金からなる第二のバリアメタル層と、
前記第二のバリアメタル層上に形成された突起電極と
を備えたことを特徴とする半導体装置。 - 前記第二のバリアメタル層のNiFe合金のFe含有率が、5〜10wt%の範囲を除くことを特徴とする請求項1記載の半導体装置。
- 前記第二のバリアメタル層は、Niからなる下地層とNiFe層からなる合金層の2層からなることを特徴とする請求項1記載の半導体装置。
- 半導体基板表面の絶縁層上に形成されたパッド電極と、
前記パッド電極上と前記絶縁層上に形成され、前記パッド電極上に開口部が設けられたパッシベーション膜と、
前記パッシベーション膜上と前記パッド電極上に形成され、前記パッド電極上に開口部が設けられたポリイミド膜と、
前記パッド電極上と前記ポリイミド膜上に形成された第一のバリアメタル層と、
前記第一のバリアメタル層上に形成された第二のバリアメタル層と、
前記第二のバリアメタル層上に形成された突起電極と
を備え、
前記ポリイミド膜に設けられた開口部は、前記パッシベーション膜に設けられた開口部より小さいことを特徴とする半導体装置。 - 半導体基板表面のパッド電極上にパッシベーション膜とポリイミド膜の開口部を形成し、
前記パッシベーション膜及びポリイミド膜の開口部にTi層及びCu層にてなる第一のバリアメタル層をスパッタリングにより形成し、該第一のバリアメタル層上に電解めっき法により第二のバリアメタル層を形成し、該第二のバリアメタル層上にバンプ電極を形成する半導体装置の製造方法であって、
前記第二のバリアメタル層を形成するめっき液に、アスコルビン酸、クエン酸、グルコン酸の少なくともいずれか及びサッカリン、サッカリンナトリウム、ラウリル硫酸ナトリウムの少なくともいずれかを添加したことを特徴とする半導体装置の製造方法。
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Cited By (3)
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WO2008078655A1 (ja) * | 2006-12-25 | 2008-07-03 | Rohm Co., Ltd. | 半導体装置 |
TWI459524B (zh) * | 2010-10-21 | 2014-11-01 | Taiwan Semiconductor Mfg | 半導體裝置及其製造方法 |
US11990434B2 (en) | 2021-04-09 | 2024-05-21 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008078655A1 (ja) * | 2006-12-25 | 2008-07-03 | Rohm Co., Ltd. | 半導体装置 |
CN101542704B (zh) * | 2006-12-25 | 2011-04-20 | 罗姆股份有限公司 | 半导体装置 |
US8446008B2 (en) | 2006-12-25 | 2013-05-21 | Rohm Co., Ltd. | Semiconductor device bonding with stress relief connection pads |
JP5570727B2 (ja) * | 2006-12-25 | 2014-08-13 | ローム株式会社 | 半導体装置 |
US9018762B2 (en) | 2006-12-25 | 2015-04-28 | Rohm Co., Ltd. | Semiconductor device bonding with stress relief connection pads |
TWI459524B (zh) * | 2010-10-21 | 2014-11-01 | Taiwan Semiconductor Mfg | 半導體裝置及其製造方法 |
US11990434B2 (en) | 2021-04-09 | 2024-05-21 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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