KR102506101B1 - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

Info

Publication number
KR102506101B1
KR102506101B1 KR1020210003150A KR20210003150A KR102506101B1 KR 102506101 B1 KR102506101 B1 KR 102506101B1 KR 1020210003150 A KR1020210003150 A KR 1020210003150A KR 20210003150 A KR20210003150 A KR 20210003150A KR 102506101 B1 KR102506101 B1 KR 102506101B1
Authority
KR
South Korea
Prior art keywords
redistribution
layer
inner support
layers
conductive
Prior art date
Application number
KR1020210003150A
Other languages
English (en)
Other versions
KR20210148846A (ko
Inventor
지운이 우
천화 위
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/097,206 external-priority patent/US11894318B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210148846A publication Critical patent/KR20210148846A/ko
Application granted granted Critical
Publication of KR102506101B1 publication Critical patent/KR102506101B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

디바이스는 재배선 구조체 - 재배선 구조체는 전도성 피처; 유전체 층; 및 유전체 층 중의 제1 유전체 층 내의 내부 지지체를 포함하며, 내부 지지체는 수동 및 능동 디바이스가 없음 -; 재배선 구조체의 제1 측에 부착된 제1 상호접속 구조체; 재배선 구조체의 제1 측에 부착된 제2 상호접속 구조체 - 제2 상호접속 구조체는 제1 상호접속 구조체에 측방향으로 인접하고, 내부 지지체는 제1 상호접속 구조체 및 제2 상호접속 구조체 둘 모두와 측방향으로 중첩함 - 를 포함한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 상호 참조
본 출원은 2020년 5월 29일자로 출원된 미국 가출원 제63/031,679호의 이익을 주장하며, 이 미국 가출원은 이로써 참조에 의해 그 전체가 본 명세서에 포함된다.
반도체 산업은, 주어진 면적 내에 더 많은 컴포넌트, 따라서 더 많은 기능이 집적될 수 있게 하는, 최소 피처 크기의 지속적인 축소에 의해 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선시킨다. 고기능성을 갖는 집적 회로는 많은 입력/출력 패드를 필요로 한다. 그러나, 소형화가 중요한 애플리케이션의 경우 소형 패키지가 요망될 수 있다.
전자 디바이스를 축소시키는 것에 대한 요구가 커짐에 따라, 더 작고 더 독창적인 반도체 다이 패키징 기술에 대한 필요성이 대두되었다. 그러한 패키징 시스템의 일 예는 패키지 온 패키지(Package-on-Package; PoP) 기술이다. PoP 디바이스에서, 높은 레벨의 집적 및 컴포넌트 밀도를 제공하기 위해 상부 반도체 패키지(top semiconductor package)가 하부 반도체 패키지(bottom semiconductor package) 위에 적층된다. PoP 기술은 일반적으로 인쇄 회로 보드(PCB) 상에 향상된 기능성 및 작은 풋프린트를 갖는 반도체 디바이스를 생성하는 것을 가능하게 한다.
본 개시의 양태는 첨부 도면을 보면서 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른, 재배선 구조체의 제1 재배선 층을 형성하는 중간 단계의 단면도를 예시한다.
도 2a는 일부 실시예에 따른, 재배선 구조체의 제1 재배선 층을 형성하는 중간 단계의 평면도를 예시한다.
도 2b 및 도 2c는 일부 실시예에 따른, 캐리어 기판 상에 구조체를 형성하는 중간 단계의 단면도를 예시한다.
도 3, 도 4, 및 도 5는 일부 실시예에 따른, 재배선 구조체의 제1 재배선 층을 형성하는 중간 단계의 단면도를 예시한다.
도 6은 일부 실시예에 따른, 재배선 구조체에서의 내부 지지체를 형성하는 중간 단계의 단면도를 예시한다.
도 7은 일부 실시예에 따른, 재배선 구조체에서의 내부 지지체를 형성하는 중간 단계의 평단면도(plan-sectional view)를 예시한다.
도 8, 도 9, 및 도 10은 일부 실시예에 따른, 재배선 구조체의 제2 재배선 층을 형성하는 중간 단계의 단면도를 예시한다.
도 11은 일부 실시예에 따른, 상호접속 구조체의 단면도를 예시한다.
도 12, 도 13, 및 도 14는 일부 실시예에 따른, 상호접속 구조체를 재배선 구조체에 본딩하는 중간 단계의 단면도를 예시한다.
도 15는 일부 실시예에 따른, 상호접속 구조체를 재배선 구조체에 본딩하는 중간 단계의 평면도를 예시한다.
도 16, 도 17, 및 도 18은 일부 실시예에 따른, 패키지 구조체를 형성하는 중간 단계의 단면도를 예시한다.
도 19, 도 20, 도 21, 도 22, 도 23, 및 도 24는 일부 실시예에 따른, 재배선 구조체의 제1 재배선 층 및 제2 재배선 층을 형성하는 중간 단계의 단면도를 예시한다.
도 25 및 도 26은 일부 실시예에 따른, 패키지 구조체를 형성하는 중간 단계의 단면도를 예시한다.
도 27, 도 28, 도 29, 도 30a, 도 30b, 및 도 30c는 일부 실시예에 따른, 내부 지지체를 갖는 패키지 구조의 단면도 및 평면도를 예시한다.
이하의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간략화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작에서의 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
본 개시에서, 패키지 구조체 및 그의 형성의 다양한 양태가 설명된다. 일부 실시예에서, 하나 이상의 내부 지지체가 패키지의 재배선 구조체 내에 통합된다. 내부 지지체는, 예를 들어, 더미 다이 또는 벌크 재료일 수 있다. 내부 지지체는 패키지에 대한 구조적 지지를 제공하고, 특히 다수의 인터커넥트 또는 집적 회로 다이가 재배선 구조체에 부착될 때, 뒤틀림(warping) 또는 균열(cracking)을 감소시키기 위해 배치될 수 있다. 이러한 방식으로 패키지 내의 응력을 감소시키는 것은 성능 및 수율을 개선시킬 수 있다.
도 1 내지 도 10은 일부 실시예에 따른, 재배선 구조체(100)(도 10 참조)의 형성에서의 중간 단계를 예시한다. 재배선 구조체(100)는 구조적 안정성을 추가하고 뒤틀림을 감소시키는 하나 이상의 내부 지지체(110)(도 6 및 도 7 참조)를 포함한다. 후속 단계에서, 다수의 상호접속 구조체(200)(도 11 및 도 12 참조)가 재배선 구조체(100)에 부착된다. 도 1 내지 도 10에 도시된 상호접속 영역(200' 및 200')은 상호접속 구조체(200)(도 11 참조)가 후속적으로 부착되는 영역을 나타내고, 각각의 상호접속 영역(200')은 대응하는 상호접속 구조체(200)와 동일한 치수를 갖는다. 도 2 및 도 7은 구조체의 평면도를 예시하고, 도 1, 도 3 내지 도 6 및 도 8 내지 도 10은 도 2 및 도 7에 도시된 기준 단면 A-A를 통한 단면도를 예시한다.
도 1 내지 도 4는, 다수의 전도성 라인(105A 내지 105E), 다수의 유전체 층(106A 내지 106D), 및 다수의 전도성 비아(107A 내지 107D)를 포함하는, 재배선 구조체(100)의 제1 재배선 층(108A)의 형성을 예시한다. 제1 재배선 층(108A)은 예시적인 예로서 도시되며, 다른 실시예에서 더 많거나 더 적은 전도성 라인, 유전체 층, 및/또는 전도성 비아가 사용될 수 있다. 제1 재배선 층(108A)은 아래에서 설명되는 것과는 상이한 재료 및/또는 기술을 사용하여 형성될 수 있다.
도 1을 참조하면, 일부 실시예에 따른, 이형 층(103), 보호 층(104), 및 전도성 라인(105A)이 형성된 제1 캐리어 기판(102)이 도시되어있다. 도 2a는 도 1에 도시된 구조체의 평면도를 예시하며, 도 1의 단면은 도 2a에 도시된 기준 단면 A-A를 통한 것이다. 전도성 라인(105A)과 같은, 도 1에 도시된 피처들 중 일부는 명확성 이유로 도 2a로부터 생략되었다. 도 2a는 4개의 상호접속 영역(200')을 예시하지만, 다른 실시예에서 더 많거나 더 적은 상호접속 영역(200')이 존재할 수 있고, 상호접속 영역(200')은 도시된 것과는 상이한 크기 또는 형상일 수 있거나, 또는 상호접속 영역(200')은 도시된 것과는 상이한 배열을 가질 수 있다. 일부 실시예에서, 인접한 상호접속 영역(200')은 약 40 μm 내지 약 5000 μm의 범위에 있는 이격 거리(separation distance)(D1)만큼 분리될 수 있지만, 다른 이격 거리가 가능하다.
제1 캐리어 기판(102)은, 예를 들어, 실리콘 기판(예를 들면, 실리콘 웨이퍼)과 같은 실리콘계 재료, 유리 재료, 실리콘 산화물, 또는 알루미늄 산화물과 같은 다른 재료 등 또는 조합을 포함할 수 있다. 일부 실시예에서, 제1 캐리어 기판(102)은, 예를 들어, 유리 재료, 플라스틱 재료, 또는 유기 재료와 같은, 적합한 유전체 재료로 형성된 지지 기판일 수 있는, 패널 구조체일 수 있다. 패널 구조체는, 예를 들어, 직사각형 패널일 수 있다.
예시적인 예로서, 도 2b 및 도 2c는 일부 실시예에 따른, 상이한 유형의 제1 캐리어 기판(102)을 도시한다. 도 2b는 제1 캐리어 기판(102)이 실리콘 웨이퍼인 실시예를 도시하고, 도 2c는 제1 캐리어 기판(102)이 패널 구조체인 실시예를 도시한다. 도 2b 및 도 2c는 제1 캐리어 기판(102) 상에 형성된 다수의 재배선 구조체(100)를 도시한다. 이러한 방식으로, 다수의 구조체가 제1 캐리어 기판(102) 상에 동시에 형성될 수 있다. 제1 캐리어 기판(102) 상에 형성된 구조체는 개별 패키지 구조체(300)(도 18 참조)를 형성하는 프로세스의 일부로서 후속적으로 싱귤레이션될 수 있다.
도 1로 돌아가면, 제1 캐리어 기판(102)의 후속적인 디본딩(debonding)을 용이하게 하기 위해 제1 캐리어 기판(102)의 상부 표면 상에 이형 층(103)이 형성될 수 있다. 이형 층(103)은, 후속 단계에서 형성될 위에 놓이는 구조체로부터 제1 캐리어 기판(102)과 함께 제거될 수 있는, 폴리머계 재료로 형성될 수 있다. 일부 실시예에서, 이형 층(103)은 광-열 변환(light-to-heat-conversion; LTHC) 이형 코팅과 같은, 가열될 때 접착성을 상실하는, 에폭시계 열-이형 재료이다. 다른 실시예에서, 이형 층(103)은, UV(ultra-violet) 광에 노출될 때 접착성을 상실하는, UV 글루(glue)일 수 있다. 이형 층(103)은 액체로서 디스펜싱(dispense)되어 경화될 수 있거나, 제1 캐리어 기판(102) 상에 라미네이팅된 라미네이트 막(laminate film)일 수 있거나, 또는 기타일 수 있다. 이형 층(103)의 상부 표면은 레벨링될 수 있고 높은 정도의 평탄도(planarity)를 가질 수 있다. 일부 실시예에서, 다이 부착 막(Die Attach Film; DAF)(도시되지 않음)이 이형 층(103) 대신에 또는 이에 추가하여 사용될 수 있다.
일부 실시예에서, 보호 층(104)이 이형 층(103) 상에 형성될 수 있다. 보호 층(104)의 하부 표면은 이형 층(103)의 상부 표면과 접촉할 수 있다. 일부 실시예에서, 보호 층(104)은, 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은, 폴리머로 형성된다. 다른 실시예에서, 보호 층(104)은 실리콘 질화물과 같은, 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 산화물 등으로 형성된다. 보호 층(104)은, 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 성막 프로세스에 의해 형성될 수 있다.
재배선 구조체(100)의 전도성 라인(105A)은 보호 층(104) 상에 형성된다. 전도성 라인(105A)은, 예를 들어, 보호 층(104)의 주 표면 위로 연장되는 전도성 라인, 재배선 층 또는 재배선 라인, 콘택트 패드(contact pad), 또는 다른 전도성 피처를 포함할 수 있다. 전도성 라인(105A)을 형성하는 예로서, 보호 층(104) 위에 시드 층이 형성된다. 일부 실시예에서, 시드 층은, 단일 층이거나 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합 층일 수 있는, 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, 물리적 기상 성막(PVD) 등을 사용하여 형성될 수 있다. 포토레지스트가 이어서 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있으며, 여기서 포토레지스트의 패턴은 전도성 라인(105A)에 대응한다. 패터닝은 포토레지스트를 관통하는 개구부를 형성하여 시드 층을 노출시키고, 이어서 전도성 재료가 포토레지스트의 개구부 내에서 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등, 또는 이들의 조합과 같은, 금속을 포함할 수 있다. 이어서, 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는 허용 가능한 애싱 또는 스트리핑 프로세스에 의해, 예컨대, 산소 플라스마, 화학적 스트리핑 프로세스 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드 층의 노광된 부분이, 예컨대, 습식 또는 건식 에칭과 같은, 허용 가능한 에칭 프로세스를 사용하는 것에 의해, 제거된다. 시드 층 및 전도성 재료의 남아 있는 부분은 전도성 라인(105A)을 형성한다. 전도성 라인(105A)을 형성하는 다른 기술이 가능하다.
도 3에서, 일부 실시예에 따라, 전도성 비아(107A)가 전도성 라인(105A) 위에 형성된다. 전도성 비아(107A)는 전도성 라인(105A) 상에 연장되고 전도성 라인(105A)과 재배선 구조체(100)의 후속적으로 형성된 전도성 라인(105B) 사이의 전기적 접속을 이룬다. 전도성 비아(107A)를 형성하는 예로서, 포토레지스트가 보호 층(104) 및 전도성 라인(105A) 위에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패터닝은, 포토레지스트에서의 개구부가 전도성 비아(107A)의 패턴에 대응하도록, 포토레지스트를 관통하는 개구부를 형성하여 아래에 놓인 전도성 라인(105A)의 부분을 노출시킨다. 전도성 재료가 이어서 포토레지스트의 개구부 내에서 전도성 라인(105A)의 노출된 부분 상에 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등, 또는 이들의 조합과 같은, 금속을 포함할 수 있다. 포토레지스트는 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 전도성 라인(105A)과 전도성 비아(107A)는, 함께, 재배선 구조체(100)의 금속화 패턴을 형성한다.
일부 실시예에 따라, 전도성 비아(107A)를 형성한 후에, 유전체 층(106A)이 전도성 비아(107A) 및 전도성 라인(105A) 상에 및 그 주위에 형성된다. 형성 이후에, 유전체 층(106A)은 전도성 비아(107A) 및 전도성 라인(105A)을 둘러싼다. 유전체 층(106A) 및, 전도성 비아(107A) 및 전도성 라인(105A)을 포함한, 금속화 패턴은 재배선 구조체(100)의 제1 재배선 층들(108A) 중 하나를 형성한다. 일부 실시예에서, 유전체 층(106)은, 프리프레그(pre-preg), 수지, RCC(resin coated copper), 몰딩 화합물, 폴리이미드, PID(photo-imageable dielectric), 에폭시 등과 같은, 봉지재(encapsulant)이고, 압축 몰딩, 트랜스퍼 몰딩 등과 같은 적합한 기술에 의해 도포될 수 있다. 봉지재는 액체 또는 반액체(semi-liquid) 형태로 도포될 수 있고 이어서 후속적으로 경화될 수 있다. 일부 실시예에서, 유전체 층(106A)은 전도성 라인(105A) 및 전도성 비아(107A)가 매립되거나 덮이도록 형성되고, 이어서 전도성 비아(107A)를 노출시키기 위해 유전체 층(106A)에 대해 평탄화 프로세스가 수행된다. 유전체 층(106A) 및 전도성 비아(107A)의 최상부 표면은 평탄화 프로세스 이후에, 프로세스 변동 내에서, 실질적으로 평탄(level)할(예를 들면, 평면(planar)일) 수 있다. 평탄화 프로세스는, 예를 들어, 연마(grinding) 프로세스 및/또는 CMP(chemical-mechanical polish) 프로세스를 포함할 수 있다. 일부 실시예에서, 유전체 층(106A)은, 실리콘 산화물, 실리콘 질화물 등과 같은, 다른 재료를 포함할 수 있다. 일부 실시예에서, 유전체 층(106A)은 약 5 μm 내지 약 50 μm의 범위에 있는 두께를 갖게 형성되지만, 다른 두께가 가능하다.
도 4에서, 일부 실시예에 따라, 제1 재배선 층(108A)의 추가 재배선 층을 형성하기 위해 위에서 논의된 단계 및 프로세스가 반복된다. 도 4에 도시된 제1 재배선 층(108A)은 추가 유전체 층(106B, 106C, 및 106D); 추가 전도성 라인(105B, 105C, 105D, 및 105E); 및 추가 전도성 비아(107B, 107C, 및 107D)를 포함한다. 제1 재배선 층(108A)이 5개의 전도성 라인 층을 포함하는 재배선 층의 예로서 도시되어 있지만, 더 많거나 더 적은 유전체 층, 전도성 라인 층, 또는 전도성 비아 층이 제1 재배선 층(108A)에 형성될 수 있다. 더 적은 재배선 층이 형성되어야 하는 경우, 아래에서 논의되는 일부 단계 및 프로세스가 생략될 수 있다. 더 많은 재배선 층이 형성되어야 하는 경우, 아래에서 논의되는 일부 단계 및 프로세스가 반복될 수 있다.
제1 재배선 층(108A)의 추가 재배선 층은 유전체 층(106A), 전도성 라인(105A), 및 전도성 비아(107A)에 대해 설명된 것과 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 전도성 라인(105B)은 유전체 층(106A) 및 전도성 비아(107A) 상에 형성될 수 있다. 전도성 라인(105B)은 아래에 놓인 전도성 비아(107A)와 물리적 및 전기적 접촉을 한다. 전도성 라인(105B)은 전도성 라인(105A)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 전도성 비아(107B)가 이어서 전도성 라인(105B) 상에 형성될 수 있고, 전도성 비아(107A)와 유사한 방식 및 유사한 재료로 형성될 수 있다. 유전체 층(106B)이 이어서 유전체 층(106A), 전도성 라인(105B), 및 전도성 비아(107B) 위에 형성될 수 있다. 유전체 층(106B)은 유전체 층(106A)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 전도성 비아(107B)를 노출시키기 위해 유전체 층(106B)에 대해 평탄화 프로세스가 수행될 수 있다. 이들과 유사한 단계 또는 프로세스가 전도성 라인(105B, 105C, 105D, 및 105E); 전도성 비아(107C 및 107D); 및 유전체 층(106C 및 106D)을 형성하기 위해 수행될 수 있다. 일부 실시예에서, 전도성 라인 및/또는 전도성 비아는 상이한 크기를 갖게 형성될 수 있다. 예를 들어, 전도성 라인들 또는 전도성 비아들 중 하나 이상은 다른 전도성 라인 또는 전도성 비아와 상이한 폭, 피치, 또는 두께를 가질 수 있다. 일부 실시예에서, 유전체 층들 중 하나 이상은 상이한 재료로 형성될 수 있거나 또는 다른 유전체 층과는 상이한 두께를 가질 수 있다.
비록 전도성 비아(107A 내지 107D), 유전체 층(106A 내지 106D), 및 전도성 라인(105A 내지 105E)을 형성하기 위한 하나의 프로세스가 설명되었지만, 다른 프로세스가 제1 재배선 층(108A)을 형성하는 데 사용될 수 있다는 것이 이해되어야 한다. 예를 들어, 전도성 비아에 대응하는 비아 부분 및 전도성 라인에 대응하는 라인 부분을 포함하는 단일 금속화 패턴을 형성하는 것에 의해, 재배선 층의 전도성 비아와 전도성 라인이 동시에 형성될 수 있다. 그러한 실시예에서, 금속화 패턴의 라인 부분은 유전체 층의 주 표면 상에 있고 이를 따라 연장되며, 금속화 패턴의 비아 부분은 유전체 층을 관통하여 연장되어 전도성 라인을 아래에 놓인 전도성 피처에 물리적으로 및 전기적으로 결합시킨다. 그러한 실시예에서, 동일한 재배선 층의 전도성 비아와 전도성 라인 사이에 시드 층이 형성되지 않는다.
도 5 내지 도 10은 일부 실시예에 따른, 내부 지지체(110)(도 6 참조)의 통합을 포함한, 재배선 구조체(100)의 제2 재배선 층(108B)(도 10 참조)의 형성에서의 중간 단계를 예시한다. 도 5에서, 제2 재배선 층(108B)의 전도성 비아(107E)는 전도성 라인(105E) 상에 형성될 수 있고, 전도성 비아(107A 내지 107D)와 유사한 방식 및 유사한 재료로 형성될 수 있다. 전도성 비아(107E)는 전도성 라인(105E)과 물리적 및 전기적 접촉을 하도록 전도성 라인(105E) 상에 형성된다.
도 6에서, 하나 이상의 내부 지지체(110)가 제1 재배선 층(108A)에 부착된다. 내부 지지체(110)는 재배선 구조체(100)에 대한 추가적인 구조적 지지를 제공하기 위해 재배선 구조체(100) 내에 통합된 수동 구조체이다. 내부 지지체(110)는 수동 및/또는 능동 디바이스가 없을 수 있다. 내부 지지체(110)에 의해 제공되는 안정성은 다수의 상호접속 구조체(200)(도 11 참조)에 대한 본딩 동안 또는 그 후에 재배선 구조체(100)의 응력, 뒤틀림, 또는 균열을 감소시킬 수 있다. 일부 경우에, 내부 지지체(110)는 재배선 구조체(100) 내의 "더미 구조체" 또는 "더미 다이"로 간주될 수 있다. 일부 실시예에서, 내부 지지체(110)는 약 15 μm 내지 약 100 μm의 범위에 있는 두께를 갖지만, 다른 두께가 가능하다. 일부 경우에, 내부 지지체(110)의 두께는 전체 재배선 구조체(100)에 두께를 거의 또는 전혀 추가하지 않으면서 충분한 구조적 지지를 제공하도록 선택된다.
내부 지지체(110)는 적합한 기계적 강도(stiffness) 또는 강성(rigidity)을 갖는 재료로 형성될 수 있다. 일부 실시예에서, 내부 지지체(110)는 실리콘, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물 등, 또는 이들의 조합과 같은 반도체 재료로 형성될 수 있다. 일부 실시예에서, 내부 지지체(110)는 세라믹 재료, 석영, 다른 전기적 불활성 재료 등, 또는 이들의 조합과 같은 유전체 재료로 형성될 수 있다. 일부 실시예에서, 내부 지지체(110)는, 주석-니켈 합금(예를 들면, "합금 42") 등과 같은, 금속 또는 금속 합금일 수 있다. 일부 실시예에서, 내부 지지체(110)는, 상이한 재료의 다중 층과 같은, 2개 이상의 상이한 재료로 형성된다. 일부 실시예에서, 내부 지지체(110)의 재료는 재료의 기계적 강도 또는 강성에 기초하여 선택된다. 예를 들어, 일부 실시예에서, 내부 지지체(110)를 위한 재료는 약 10 Gpa 내지 약 160 GPa의 범위에 있는 영률(Young’s modulus)을 갖도록 선택될 수 있지만, 다른 값이 가능하다. 일부 실시예에서, 내부 지지체(110)를 위한 재료는 재배선 구조체(100)의 열팽창 계수(CTE)에 기초하여 선택된다. 예를 들어, 재배선 구조체(100) 또는 그 내의 피처의 CTE와 유사한 CTE를 갖는 내부 지지체(110)를 위한 특정 재료가 선택될 수 있다. 일부 실시예에서, 내부 지지체를 위한 재료는 약 2 ppm 내지 약 10 ppm의 범위에 있는 CTE를 갖도록 선택될 수 있지만, 다른 값이 가능하다.
도 6은 제1 재배선 층(108A)의 노출된 전도성 라인(예를 들면, 전도성 라인(105E))에 부착된 내부 지지체(110)를 예시하지만, 다른 실시예에서 내부 지지체(110)는 제1 재배선 층(108A)의 노출된 유전체 층(예를 들면, 유전체 층(106D))에 부착될 수 있다. 내부 지지체(110) 상의 접착제(109)는 내부 지지체(110)를 제1 재배선 층(108A)(예를 들면, 전도성 라인(105E) 또는 유전체 층(106D))에 접착시킨다. 접착제(109)는 임의의 적합한 접착제, 에폭시, 접착 막, 다이 부착 막(DAF) 등일 수 있다. 접착제(109)는 내부 지지체(110)에 도포될 수 있거나 또는 제1 재배선 층(108A)의 표면 위에 도포될 수 있다. 일부 실시예에서, 접착제(109)는 약 2 μm 내지 약 20 μm의 범위에 있는, 예컨대, 3 μm인 두께를 갖지만, 다른 두께가 가능하다. 내부 지지체(110)는 픽 앤 플레이스(pick-and-place) 기술 등을 사용하여 배치될 수 있다.
일부 실시예에서, 내부 지지체(110)는 상호접속 구조체(200)(도 11 참조)가 후속적으로 부착되는 2개 이상의 상호접속 영역(200')과 측방향으로 중첩하도록 구조체 상에 배치된다. 도 6에 도시된 내부 지지체(110)는 내부 지지체(110)가 인접한 상호접속 영역들(200') 둘 모두의 부분과 측방향으로 중첩하도록 인접한 상호접속 영역들(200') 사이에서 대략 측방향으로 중앙에 위치한다. 일부 경우에, 내부 지지체(110)를 다수의 상호접속 구조체(200) 사이에 및/또는 이들과 중첩하게 측방향으로 배치하는 것은 다수의 상호접속 구조체(200)가 재배선 구조체(100)에 부착되는 것으로 인해 재배선 구조체(100) 내의 응력을 감소시킬 수 있으며, 이는 재배선 구조체(100)의 뒤틀림 또는 균열을 감소시킬 수 있다.
도 7을 참조하면, 일부 실시예에 따른, 도 6의 구조체와 유사한 구조체의 예시적인 평면도가 도시되어 있다. 도 7에 도시된 예시적인 단면 A-A는 도 6에 도시된 단면도에 대응한다. 예를 들어, 도 7에 도시된 내부 지지체(110)는 도 6에 도시된 내부 지지체(110)와 유사할 수 있다. 도 7의 평면도는 예시적인 예이며, 도 6에 도시된 일부 피처(예컨대, 전도성 라인(105E) 및 전도성 비아(107E))는 명확성 이유로 도 7에 도시되어 있지 않다. 도 7은 4개의 상호접속 영역(200')을 갖는 제1 재배선 층(108A)을 예시한다. 4개의 내부 지지체(110)가 제1 재배선 층(108A)에 부착되고 상호접속 영역(200')의 인접한 쌍과 측방향으로 중첩한다. 이러한 방식으로, 상호접속 영역(200')의 각각의 인접한 쌍은 상호접속 구조체(200)가 부착된 후에 재배선 구조체(100) 내의 응력을 감소시킬 수 있는 대응하는 내부 지지체(110)를 갖는다(도 13 참조). 도 7은 4개의 내부 지지체(110)를 도시하지만, 다른 실시예에서 더 많거나 더 적은 내부 지지체(110)가 사용될 수 있다. 일부 실시예에서, 상호접속 영역의 각각의 인접한 쌍은 인접한 쌍에서의 상호접속 영역들(200') 각각과 중첩하는 2개 이상의 대응하는 내부 지지체(110)를 가질 수 있다. 일부 실시예에서, 제1 재배선 층(108A)에 부착된 상이한 내부 지지체(110)는 상이한 크기 또는 형상을 가질 수 있다. 다수의 내부 지지체(110)를 갖는 구조체의 일부 예에 대해서는, 도 27 내지 도 30b에 대해 아래에 설명된 실시예를 참조한다.
도 7을 여전히 참조하면, 일부 실시예에서 내부 지지체(110)는 약 80 μm 내지 약 6000 μm의 범위에 있는 폭(W1)을 가질 수 있지만, 다른 폭이 가능하다. 일부 실시예에서, 내부 지지체(110)의 에지와 상호접속 영역(200')의 에지 사이의 중첩 거리(D2)는 약 20 μm 내지 약 500 μm의 범위에 있지만, 다른 중첩 거리가 가능하다. 일부 경우에, 더 큰 중첩 거리(D2)는 재배선 구조체(100)에 대한 더 많은 구조적 지지를 제공할 수 있다. 일부 실시예에서, 내부 지지체(110)는 약 2 mm 내지 약 60 mm의 범위에 있는 길이(L1)를 가질 수 있지만, 다른 길이가 가능하다. 일부 실시예에서, 상호접속 영역(200')은 약 15 mm 내지 약 70 mm의 범위에 있는 길이(L2)를 가질 수 있지만, 다른 길이가 가능하다. 내부 지지체(110)는 상호접속 영역(200')의 길이(L2)의 약 2.5% 내지 약 86%의 범위에 있는 길이(L1)를 가질 수 있다. 일부 경우에, 더 큰 길이(L1)를 갖는 내부 지지체(110)는 재배선 구조체(100)에 대한 더 많은 구조적 지지를 제공할 수 있다. 일부 실시예에서, 내부 지지체(110)의 단부와 상호접속 영역(200')의 에지 사이의 이격 거리(D3)는 약 20 μm 내지 약 500 μm의 범위에 있을 수 있지만, 다른 이격 거리가 가능하다. 내부 지지체(110)는 내부 지지체(110)의 양쪽 단부의 이격 거리(D3)가 거의 동일하도록 상호접속 영역(200')과 대략 측방향으로 중앙에 위치할 수 있거나, 또는 내부 지지체(110)는 내부 지지체(110)의 한쪽 단부의 이격 거리(D3)가 내부 지지체(110)의 다른 쪽 단부의 이격 거리(D3)와 상이하도록 측방향으로 오프셋될 수 있다.
도 8에서, 제2 재배선 층(108B)의 유전체 층(106E)은 내부 지지체(110), 유전체 층(106D), 전도성 라인(105E), 및 전도성 비아(107B) 위에 형성된다. 유전체 층(106E)은 유전체 층(106A 내지 106D)과 유사한 방식 및 유사한 재료로 형성될 수 있지만, 유전체 층(106E)은 하나 이상의 유전체 층(106A 내지 106D)과는 상이한 재료일 수 있다. 도 9에서, CMP 프로세스 및/또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 유전체 층(106E), 전도성 비아(107E), 및/또는 내부 지지체(110)에 대해 수행된다. 평탄화 프로세스는 전도성 비아(107E)를 노출시킨다. 일부 실시예에서, 평탄화 프로세스는 유전체 층(106E), 전도성 비아(107E), 및 내부 지지체(110)를 노출시키고, 유전체 층(106E)의 상부 표면, 전도성 비아(107E)의 상부 표면, 및 내부 지지체(110)의 상부 표면은 평탄할 수 있다. 다른 실시예에서, 평탄화 프로세스를 수행한 후에 유전체 층(106E)이 내부 지지체(110)를 덮고 있는 채로 있다.
도 10에서, 제2 재배선 층(108B)의 유전체 층(106F), 전도성 비아(107F), 및 전도성 라인(105F 및 105G)이 유전체 층(106E) 위에 형성된다. 이러한 방식으로, 재배선 구조체(100)는 제1 재배선 층(108A) 및 제2 재배선 층(108B)으로 형성되고, 하나 이상의 내부 지지체(110)가 제1 재배선 층(108A)과 제2 재배선 층(108B) 사이에 배치된다. 다른 실시예에서, 제1 재배선 층(108A) 또는 제2 재배선 층(108B)은 도시된 것과는 상이한 개수의 전도성 라인, 전도성 비아, 또는 유전체 층을 가질 수 있다. 이러한 방식으로, 재배선 구조체(100)는 임의의 적합한 개수의 재배선 층(예를 들면, 전도성 비아, 전도성 라인, 및/또는 유전체 층)을 가질 수 있고, 내부 지지체(110)는 재배선 구조체(100)의 임의의 적합한 유전체 층(들) 내에 위치될 수 있다. 제2 재배선 층(108B)의 더 적은 재배선 층이 형성되어야 하는 경우, 아래에서 논의되는 일부 단계 및 프로세스가 생략될 수 있다. 더 많은 재배선 층이 형성되어야 하는 경우, 아래에서 논의되는 일부 단계 및 프로세스가 반복될 수 있다.
제2 재배선 층(108B)의 유전체 층(106F), 전도성 비아(107F), 및 전도성 라인(105F 및 105G)은 제1 재배선 층(108A)에 대해 설명된 것과 유사한 재료 및 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 전도성 라인(105F)은 유전체 층(106E) 및 전도성 비아(107E) 상에 형성될 수 있다. 전도성 라인(105F)은 아래에 놓인 전도성 비아(107E)와 물리적 및 전기적 접촉을 한다. 전도성 라인(105F)은 전도성 라인(105A 내지 105E)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 전도성 비아(107F)가 이어서 전도성 라인(105F) 상에 형성될 수 있고, 전도성 비아(107A 내지 107E)와 유사한 방식 및 유사한 재료로 형성될 수 있다. 유전체 층(106F)이 이어서 유전체 층(106E), 전도성 라인(105F), 및 전도성 비아(107F) 위에 형성될 수 있다. 유전체 층(106F)은 유전체 층(106A 내지 106E)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 전도성 비아(107F)를 노출시키기 위해 유전체 층(106F)에 대해 평탄화 프로세스가 수행될 수 있다. 이들과 유사한 단계 또는 프로세스가 전도성 라인(105G)을 형성하기 위해 수행될 수 있다. 일부 실시예에서, 전도성 라인 및/또는 전도성 비아는 상이한 크기를 갖게 형성될 수 있다. 예를 들어, 전도성 라인들 또는 전도성 비아들 중 하나 이상은 다른 전도성 라인 또는 전도성 비아와 상이한 폭, 피치, 또는 두께를 가질 수 있다. 일부 실시예에서, 유전체 층들 중 하나 이상은 상이한 재료로 형성될 수 있거나 또는 다른 유전체 층과는 상이한 두께를 가질 수 있다.
일부 실시예에서, 언더 범프 금속화 구조체(under-bump metallization structure)(UBM, 도시되지 않음)가 재배선 구조체(100)의 최상부 전도성 라인(예를 들면, 전도성 라인(105G)) 상에 형성된다. UBM은, 예를 들어, 티타늄 층, 구리 층, 및 니켈 층과 같은, 3개의 전도성 재료 층을 포함할 수 있다. 그렇지만, UBM의 형성에 적합한, 크롬/크롬-구리 합금/구리/금의 배열체(arrangement), 티타늄/티타늄 텅스텐/구리의 배열체, 또는 구리/니켈/금의 배열체와 같은, 재료 및 층의 다른 배열체가 사용될 수 있다. UBM에 사용될 수 있는 임의의 적합한 재료 또는 재료 층이 본 출원의 범위 내에 포함되도록 완전히 의도되어 있다. UBM은 재배선 구조체(100) 위에 UBM의 각각의 층을 형성하는 것에 의해 생성될 수 있다. 각각의 층의 형성은, 전기 도금 또는 무전해 도금과 같은, 도금 프로세스를 사용하여 수행될 수 있지만, 원하는 재료에 따라, 스퍼터링, 증발, 또는 PECVD 프로세스와 같은, 다른 형성 프로세스가 대안적으로 사용될 수 있다. 일단 원하는 층이 형성되면, 원하지 않는 재료를 제거하기 위해 그리고 UBM을, 원형, 팔각형, 정사각형, 또는 직사각형 형상과 같은, 원하는 형상으로 남겨 두기 위해 적합한 포토리소그래피 마스킹 및 에칭 프로세스를 통해 층의 부분이 제거될 수 있지만, 임의의 원하는 형상이 대안적으로 형성될 수 있다. 일부 실시예에서, UBM은 재배선 구조체(100)의 형성의 일부로서 최상부 재배선 층 위에 형성되며, 이는 재배선 구조체(100)의 최상부 재배선 층을 형성하는데 사용되는 동일한 포토리소그래피 단계를 사용하는 것을 포함할 수 있다. 예를 들어, UBM의 층이 최상부 재배선 층 위에 성막될 수 있고, 이어서 최상부 재배선 층 및 UBM의 잉여 재료가 동일한 프로세스에서 제거될 수 있다. 일부 실시예에서, UBM은 재배선 구조체(100)의 최상부 재배선 층의 일부일 수 있고, 예를 들어, 재배선 구조체(100)의 최상부 유전체 층(예를 들면, 유전체 층(106F))을 관통하여 연장될 수 있다.
도 11은 일부 실시예에 따른, 상호접속 구조체(200)를 예시한다. 상호접속 구조체(200)는 후속적으로 재배선 구조체(100)에 본딩되어 패키지 구조체(300)(도 18 참조)를 형성하고, 재배선 구조체(100)에 추가적인 라우팅 및 안정성을 제공한다. 예를 들어, 상호접속 구조체(200)는 재배선 구조체(100)의 뒤틀림을 감소시킬 수 있다. 일부 실시예에서, 상호접속 구조체(200)는, 예를 들어, 인터포저 또는 "반제품(semi-finished) 기판"일 수 있고, 능동 디바이스가 없을 수 있다. 상호접속 구조체(200)는 약 200 μm 내지 약 3000 μm의 두께를 가질 수 있지만, 다른 두께가 가능하다.
일부 실시예에서, 상호접속 구조체(200)는 코어 기판(202) 상에 형성된 라우팅 층(예를 들면, 라우팅 구조체(212 및 213))을 포함할 수 있다. 코어 기판(202)은 ABF(Ajinomoto build-up film), 사전 함침 복합 섬유(pre-impregnated composite fiber)("프리프레그") 재료, 에폭시, 몰딩 화합물, 에폭시 몰딩 화합물, 유리 섬유 강화 수지 재료, 인쇄 회로 기판(PCB) 재료, 실리카 필러(silica filler), 폴리머 재료, 폴리이미드 재료, 종이, 유리 섬유, 부직 유리 직물(non-woven glass fabric), 유리, 세라믹, 다른 라미네이트 등, 또는 이들의 조합과 같은 재료를 포함할 수 있다. 일부 실시예에서, 코어 기판은 양면 CCL(copper-clad laminate) 기판 등일 수 있다. 코어 기판(202)은 약 30 μm 내지 약 2000 μm의 두께를 가질 수 있지만, 다른 두께가 가능하다.
상호접속 구조체(200)는 코어 기판(202)의 양측에 형성된 하나 이상의 라우팅 구조체(212/213) 및 코어 기판(202)을 관통하여 연장되는 관통 비아(210)를 가질 수 있다. 라우팅 구조체(212/213) 및 관통 비아(210)는 추가적인 전기적 라우팅 및 상호접속을 제공한다. 관통 비아(210)는 라우팅 구조체(212)와 라우팅 구조체(213)를 상호접속시킬 수 있다. 라우팅 구조체(212/213)는 하나 이상의 라우팅 층(208/209) 및 하나 이상의 유전체 층(218/219)을 포함할 수 있다. 일부 실시예에서, 라우팅 층(208/209) 및/또는 관통 비아(210)는 구리, 니켈, 알루미늄, 다른 전도성 재료 등, 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 유전체 층(218/219)은 빌드업 재료, ABF, 프리프레그 재료, 라미네이트 재료, 코어 기판(202) 또는 유전체 층(106A 내지 106F)에 대해 위에서 설명된 것과 유사한 다른 재료 등, 또는 이들의 조합과 같은 재료를 포함할 수 있다. 도 11에 도시된 상호접속 구조체(200)는 총 6개의 라우팅 층을 갖는 2개의 라우팅 구조체(212/213)를 도시하지만, 다른 실시예에서 상호접속 구조체(200)는 단지 하나의 라우팅 구조체(예를 들면, 212 또는 213)를 포함할 수 있거나 또는 라우팅 구조체(212/213)는 더 많거나 더 적은 라우팅 층을 포함할 수 있다. 라우팅 구조체(212/213)의 각각의 라우팅 층은 약 5 μm 내지 약 50 μm의 두께를 가질 수 있고, 라우팅 구조체(212/213) 각각은 약 2 μm 내지 약 50 μm의 총 두께를 가질 수 있지만, 다른 두께가 가능하다.
일부 실시예에서, 관통 비아(210)를 위한 코어 기판(202)에서의 개구부는 필러 재료(211)로 채워질 수 있다. 필러 재료(211)는 관통 비아(210)의 전도성 재료에 대한 구조적 지지 및 보호를 제공할 수 있다. 일부 실시예에서, 필러 재료(211)는 몰딩 재료, 에폭시, 에폭시 몰딩 화합물, 수지, 아크릴화 우레탄, 고무 개질 아크릴화 에폭시 수지, 또는 다관능성 모노머와 같은 모노머 또는 올리고머를 포함한 재료 등, 또는 이들의 조합과 같은 재료일 수 있다. 일부 실시예에서, 필러 재료(211)는 (예를 들면, 색상을 위한) 안료 또는 염료, 또는 리올로지(rheology)를 개질하거나, 접착력을 개선시키거나, 또는 필러 재료(211)의 다른 속성에 영향을 미치는 다른 필러 및 첨가제를 포함할 수 있다. 일부 실시예에서, 관통 비아(210)의 전도성 재료가 관통 비아(210)를 완전히 채워, 필러 재료(211)를 생략할 수 있다.
일부 실시예에서, 상호접속 구조체(200)는 상호접속 구조체(200)의 하나 이상의 측면 위에 형성된 패시베이션 층(207)을 포함할 수 있다. 패시베이션 층(207)은 질화물, 산화물, 폴리이미드, 저온 폴리이미드, 솔더 레지스트, 이들의 조합 등과 같은 재료일 수 있다. 일단 형성되면, 패시베이션 층(207)은 라우팅 구조체(212/213)의 라우팅 층(208/209)의 부분을 노출시키기 위해 (예를 들면, 적합한 포토리소그래피 및 에칭 프로세스를 사용하여) 패터닝될 수 있다.
도 12 내지 도 18은 일부 실시예에 따른, 패키지 구조체(300)(도 18 참조)를 형성하기 위해 상호접속 구조체(200A 및 200B)를 재배선 구조체(100)에 본딩하는 것에서의 중간 단계를 예시한다. 상호접속 구조체(200A 및 200B)는 도 11에 설명된 상호접속 구조체(200)와 유사한 상호접속 구조체일 수 있다. 상호접속 구조체(200A 및 200B)는 유사할 수 있거나 또는 서로 상이할 수 있다. 예를 들어, 상호접속 구조체(200A 및 200B)는 동일한 크기일 수 있거나 또는 상이한 치수를 가질 수 있다. 도면에 도시된 것보다 더 많거나 더 적은 상호접속 구조체(200)가 부착될 수 있다. 상호접속 구조체(200A 및 200B)는 대응하는 상호접속 영역(200')에서 재배선 구조체(100)에 부착된다.
도 12를 참조하면, 일부 실시예에 따라, 전도성 커넥터(220)가 상호접속 구조체(200A 및 200B) 상에 형성될 수 있다. 전도성 커넥터(220)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique)로 형성된 범프 등일 수 있다. 전도성 커넥터(220)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(220)는 증발, 전기 도금, 프린팅, 솔더 전사(solder transfer), 볼 배치(ball placement) 등을 통해 초기에 솔더 층을 형성하는 것에 의해 형성된다. 일단 솔더 층이 해당 구조체 상에 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로(reflow)가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터(220)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라는 솔더 프리(solder free)일 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 필라 위에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다. 다른 실시예에서, 전도성 커넥터(220)가 상호접속 구조체(200A 및 200B) 대신에 또는 이에 추가하여 재배선 구조체(100) 상에 형성된다.
도 13은 일부 실시예에 따른, 재배선 구조체(100)와 전기적으로 접속하도록 상호접속 구조체(200A 및 200B)를 배치한 것을 예시한다. 일 실시예에서, 상호접속 구조체(200A 및 200B)의 전도성 커넥터(220)는, 예를 들면, 픽 앤 플레이스 프로세스를 사용하여 재배선 구조체(100)의 전도성 라인 또는 UBM과 물리적으로 접촉하도록 배치된다. 일단 물리적으로 접촉하면, 상호접속 구조체(200A 및 200B)의 전도성 커넥터(220)를 재배선 구조체(100)에 본딩하기 위해 리플로 프로세스가 이용될 수 있다. 일부 실시예에서, 전도성 커넥터(220)가 상호접속 구조체(200A 및 200B) 상에 형성되지 않고, 상호접속 구조체(200A 및 200B)가 열압착 본딩(thermocompression bonding) 기술과 같은 직접 본딩(direct bonding) 기술을 사용하여 재배선 구조체(100)에 본딩된다.
일부 경우에, 다수의 상호접속 구조체(200)를 동일한 재배선 구조체(100)에 본딩하는 것은 재배선 구조체(100) 내에 응력을 야기할 수 있다. 재배선 구조체(100) 내에 하나 이상의 내부 지지체(110)를 통합하는 것에 의해, 이 응력이 감소될 수 있다. 일부 경우에, 재배선 구조체(100) 내의 응력은 인접한 상호접속 구조체들(200) 사이의 갭과 대략적으로 정렬되고, 재배선 구조체(100) 내의 이러한 응력은 인접한 상호접속 구조체들(200) 사이의 갭과 대략적으로 정렬되는 하나 이상의 내부 지지체(110)를 사용하는 것에 의해 감소될 수 있다. 도 14를 참조하면, 도 13에 표시된 영역(111)의 확대 단면이 도시되어 있다. 도 13 및 도 14에 도시된 바와 같이, 내부 지지체(110)는 상호접속 구조체(200A)와 상호접속 구조체(200B) 사이의 갭과 대략적으로 정렬된다. 상호접속 영역(200')에 대해 도 7에서 이전에 설명된 바와 같이, 상호접속 구조체(200A 및 200B)는 갭 이격 거리(D1)를 갖고, 내부 지지체(110)의 에지와 상호접속 구조체(200A/200B)의 에지는 중첩 거리(D2)를 갖는다. 일부 실시예에서, 재배선 구조체(100)와 상호접속 구조체(200) 사이의 거리(D4)는 약 10 μm 내지 약 300 μm의 범위에 있고, 내부 지지체(110)와 위에 놓인 상호접속 구조체(200) 사이의 거리(D5)는 약 100 μm 내지 약 15,000 μm의 범위에 있다. 다른 거리가 가능하다. 일부 실시예에서, D5:D2의 비는 약 5:1 내지 약 30:1의 비를 갖는다. 일부 경우에, 이 예시적인 범위에 있는 D5:D2의 비를 갖는 내부 지지체(110)는 이 범위 밖의 비를 갖는 내부 지지체(110)보다 재배선 구조체(100)에 대한 더 많은 구조적 지지 및 응력 감소를 제공할 수 있다. 비 D5:D2의 다른 범위가 가능하다.
도 15는 일부 실시예에 따른, 도 14에 도시된 구조체의 평면도를 예시한다. 도 15의 평면도는 도 7에 도시된 평면도와 유사하며, 도 15에 도시된 예시적인 단면 A-A는 도 14에 도시된 단면도에 대응한다. 도 15에 도시된 바와 같이, 상호접속 구조체(200A 내지 200D)는 상호접속 영역(200')에서 재배선 구조체(100)에 부착된다. 상호접속 구조체(200A 내지 200D)의 각각의 인접한 쌍은 상호접속 구조체(200A 내지 200D)의 인접한 쌍과 연관된 재배선 구조체(100) 내의 응력을 감소시키는 대응하는 내부 지지체(110)를 갖는다. 상호접속 구조체(200A 내지 200D)는 도시된 것과는 상이한 크기 또는 형상을 가질 수 있고, 도시된 것과는 상이한 배열을 가질 수 있다. 도시된 것보다 더 많거나 더 적은 상호접속 구조체(200)가 존재할 수 있다. 일부 실시예에서, 상호접속 구조체(200)의 에지와 재배선 구조체(100)의 에지 사이의 거리(D6)는 약 40 μm 내지 약 5,000 μm의 범위에 있지만, 다른 거리가 가능하다.
도 16에서, 상호접속 구조체(200A 및 200B)의 측벽을 따라 및 상호접속 구조체(200A 및 200B)와 재배선 구조체(100) 사이의 갭에 언더필(224)이 성막된다. 언더필(224)은 몰딩 화합물, 봉지재, 에폭시, 언더필, 몰딩 언더필(MUF), 수지 등과 같은 재료일 수 있다. 언더필(224)은 전도성 커넥터(220)를 보호하고 패키지 구조체(300)(도 18 참조)에 대한 구조적 지지를 제공할 수 있다. 일부 실시예에서, 언더필(224)은 압축 몰딩 프로세스, 트랜스퍼 몰딩 프로세스 등을 사용하여 도포될 수 있다. 일부 실시예에서, 언더필(224)은 액체 또는 반액체 형태로 도포되고 이어서 후속적으로 경화될 수 있다. 일부 실시예에서, 언더필(224)은 성막 이후에 박형화될 수 있다. 박형화(thinning)는, 예를 들면, 기계적 연마 또는 CMP 프로세스를 사용하여 수행될 수 있다. 일부 실시예에서, 언더필(224)은 상호접속 구조체(200A 및 200B) 위에 성막될 수 있고, 박형화는 상호접속 구조체(200A 및 200B)를 노출시킬 수 있다.
도 17을 참조하면, 제1 캐리어 기판(102)을 분리(detach)(또는 "디본딩(de-bond)")시키기 위해 제1 캐리어 기판(102)이 디본딩된다. 일부 실시예에 따라, 해당 구조체가 이어서 뒤집혀 제2 캐리어 기판(302)에 본딩된다. 일부 실시예에서, 디본딩은, 제1 캐리어 기판(102)의 이형 층(104)이 광의 열로 인해 분해되고 제1 캐리어 기판(102)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 이형 층(104) 상에 투사하는 것을 포함한다. 제2 캐리어 기판(302)은 제1 캐리어 기판(102)에 대해 위에서 설명된 것과 유사한 캐리어 기판일 수 있다. 예를 들어, 제2 캐리어 기판(302)은 도 2b에 도시된 것과 유사한 웨이퍼 또는 도 2c에 도시된 것과 유사한 패널일 수 있다. 해당 구조체를 제2 캐리어 기판(302)에 부착시키는 것을 용이하게 하기 위해 이형 층(304)이 제2 캐리어 기판(302) 상에 형성될 수 있다. 다수의 구조체가 제2 캐리어 기판(302) 상에 형성될 수 있고 이어서 후속적으로 싱귤레이션되어 개별 패키지 구조체(300)(도 18 참조)를 형성할 수 있다. 해당 구조체는, 예를 들어, 해당 구조체를 개별 피스(discrete piece)로 분리시키는 하나 이상의 쏘 블레이드(saw blades)를 사용하여 싱귤레이션되어, 하나 이상의 싱귤레이션된 구조체를 형성할 수 있다. 그렇지만, 레이저 어블레이션 또는 하나 이상의 습식 에칭을 포함한, 임의의 적합한 싱귤레이션 방법이 또한 이용될 수 있다. 싱귤레이션 프로세스는 상호접속 구조체(200)의 측벽 상에 언더필(224)을 남길 수 있거나, 또는 싱귤레이션 프로세스는 상호접속 구조체(200)의 측벽으로부터 언더필(224)을 제거할 수 있다. 싱귤레이션 프로세스 이후에, 각각의 재배선 구조체(100)는 상호접속 구조체(200)의 측벽과 공면(coplanar)을 이루는 측벽을 가질 수 있거나, 또는 상호접속 구조체(200)의 측벽에 남아 있는 언더필(224)과 공면을 이루는 측벽을 가질 수 있다.
도 17을 여전히 참조하면, 일부 실시예에 따라, 전도성 커넥터(312)가 재배선 구조체(100) 상에 형성된다. 전도성 커넥터(312)는, 다이 또는, 집적 회로 패키지(350)(도 18 참조)와 같은, 다른 패키지 구조체에 대한 물리적 및 전기적 접속을 가능하게 한다. 일부 실시예에서, 재배선 구조체(100)의 전도성 라인(예를 들면, 전도성 라인(105A))을 노출시키기 위해 보호 층(104)에 개구부가 형성될 수 있다. 개구부는 전도성 커넥터(312)가 후속적으로 형성되는 전도성 라인의 부분을 노출시킨다. 개구부는, 예를 들어, 레이저 드릴링 프로세스를 사용하여 형성될 수 있다. 다른 실시예에서, 개구부는 보호 층(104) 위에 포토레지스트를 형성하는 것, 포토레지스트를 패터닝하는 것, 및 적합한 에칭 프로세스(예를 들면, 습식 에칭 프로세스 및/또는 건식 에칭 프로세스)를 사용하여 패터닝된 포토레지스트를 통해 보호 층(104)을 에칭하는 것에 의해 형성될 수 있다.
전도성 커넥터(312)가 이어서 전도성 라인(105A) 상에 형성될 수 있어, 재배선 구조체(100)에 대한 전기적 접속을 이룰 수 있다. 전도성 커넥터(312)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique)로 형성된 범프 등일 수 있다. 전도성 커넥터(312)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(312)는 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 초기에 솔더 층을 형성하는 것에 의해 형성된다. 일단 솔더 층이 해당 구조체 상에 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터(312)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라는 솔더 프리일 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 필라 위에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다. 일부 실시예에서, UBM(도시되지 않음)은 전도성 커넥터(312)를 형성하기 전에 전도성 라인(105A) 상에 형성된다.
도 18은 일부 실시예에 따른, 패키지 구조체(300)를 형성하기 위해 전도성 커넥터(312)에 집적 회로 패키지(350)를 부착한 것을 예시한다. 집적 회로 패키지(350)는 집적 회로 패키지(350)와 재배선 구조체(100) 사이의 전기적 접속을 이루기 위해 전도성 커넥터(312)에 물리적으로 및 전기적으로 접속된다. 집적 회로 패키지(350)는 픽 앤 플레이스 프로세스와 같은 적합한 프로세스를 사용하여 전도성 커넥터(312) 상에 배치될 수 있다. 도 18은 하나의 집적 회로 패키지(350)를 부착한 것을 도시하지만, 다른 실시예에서, 하나, 2개 또는 3개 이상의 집적 회로 패키지(350)가 전도성 커넥터(312)에 부착될 수 있다. 일부 실시예에서, 전도성 커넥터(312)에 부착된 집적 회로 패키지(350)는 하나 초과의 동일한 유형의 집적 회로 패키지를 포함할 수 있거나 또는 2개 이상의 상이한 유형의 집적 회로 패키지를 포함할 수 있다. 도 18은 형성 프로세스 동안 임의의 적합한 이전 단계에서 수행될 수 있는, 싱귤레이션 이후의 패키지 구조체(300)를 예시한다. 일부 실시예에서, 패키지 구조체(300)의 양 측면 사이의 측방향 거리는 약 30 mm 내지 약 500 mm이지만, 다른 거리가 가능하다.
일부 실시예에서, 집적 회로 패키지(350)는 하나 이상의 집적 회로 다이(352)를 포함할 수 있다. 도 18의 단면도는 3개의 집적 회로 다이(352A 내지 352C)를 도시하지만, 집적 회로 패키지(350)는 도시된 것보다 더 많거나 더 적은 집적 회로 다이(352)를 포함할 수 있다. 집적 회로 다이(352)는, 예를 들어, 로직 다이(예를 들면, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템 온 칩(system-on-a-chip; SoC), 컴포넌트 온 웨이퍼(component-on-a-wafer; CoW), 애플리케이션 프로세서(AP), 마이크로컨트롤러 등), 메모리 다이(예를 들면, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예를 들면, 전력 관리 집적 회로(PMIC) 다이), 라디오 주파수(RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예를 들면, 디지털 신호 프로세싱(DSP) 다이) , 프런트 엔드 다이(예를 들면, 아날로그 프런트 엔드(AFE) 다이), 입력-출력(I/O) 다이 등, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 일부 실시예에서, 도 18에 도시된 집적 회로 패키지(350)는 로직 다이(352B) 및 로직 다이(352B)와 인터페이싱하는 다수의 I/O 다이(352A 및 352C)를 포함하지만, 집적 회로 다이(352)의 다른 조합이 가능하다. 집적 회로 다이(352)는 다수의 메모리 다이를 포함하는 하이브리드 메모리 큐브(hybrid memory cube; HMC) 모듈, 고 대역폭 메모리(HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 집적 회로 다이(352)는, 후속 단계에서 싱귤레이션되는 상이한 디바이스 영역을 포함할 수 있는, 하나 이상의 웨이퍼에 형성될 수 있다. 집적 회로 다이(352)는 알려진 제조 기술을 사용하여 다른 유사하거나 상이한 집적 회로 다이(352)와 함께 패키징될 수 있다.
집적 회로 패키지(350)는, 예를 들어, 집적 회로 다이들(352) 사이의 전기적 라우팅 및 접속을 제공하는 라우팅 구조체(354)를 포함할 수 있다. 라우팅 구조체(354)는 또한 집적 회로 패키지(350)로부터 전도성 커넥터(312)로의 접속을 제공할 수 있다. 라우팅 구조체(354)는 하나 이상의 재배선 층, 통합 팬 아웃(integrated fan-out) 구조체(InFO), 기판 관통 비아(TSV), 금속화 패턴, 전기 라우팅, 전도성 라인, 전도성 비아 등, 또는 이들의 조합을 포함할 수 있다.
집적 회로 패키지(350)는 집적 회로 패키지(350)의 전도성 영역(예를 들면, 라우팅 구조체(354)의 일부일 수 있는, 콘택트 패드, 전도성 커넥터, 솔더 범프 등)이 재배선 구조체(100) 상의 대응하는 전도성 커넥터(312)와 정렬되도록 배치될 수 있다. 일단 물리적으로 접촉하면, 전도성 커넥터(312)를 반도체 디바이스(350)에 본딩하여 패키지 구조체(300)를 형성하기 위해 리플로 프로세스가 이용될 수 있다. 도 18에 도시된 바와 같이, 언더필(314)은 집적 회로 패키지(350)와 재배선 구조체(100) 사이에 성막될 수 있다. 언더필(314)은 또한 전도성 커넥터(312)를 적어도 부분적으로 둘러쌀 수 있다. 언더필(314)은 몰딩 화합물, 에폭시, 언더필, 몰딩 언더필(MUF), 수지 등과 같은 재료일 수 있으며, 이전에 설명된 언더필(224)과 유사할 수 있다.
일부 경우에, 패키지 구조체(300)의 다수의 상호접속 구조체(200)는 라우팅 구조체(354) 내에 응력을 야기할 수 있다. 재배선 구조체(100) 내에 하나 이상의 내부 지지체(110)를 통합하는 것은 또한 라우팅 구조체(354) 내의 이러한 응력을 감소시킬 수 있다. 이러한 방식으로, 라우팅 구조체(354) 내의 굽힘 또는 균열과 같은 문제의 위험이 감소될 수 있다. 일부 경우에, 재배선 구조체(100) 및 라우팅 구조체(354) 둘 모두 내의 응력을 감소시키기 위해 내부 지지체(110)가 재배선 구조체(100) 내에 통합될 수 있다. 일부 실시예에서, 라우팅 구조체(354) 내의 응력을 감소시키기 위해 내부 지지체(110)가 재배선 구조체(100)의 특정 층 내에 통합될 수 있다. 일부 실시예에서, 재배선 구조체(100) 및 라우팅 구조체(354) 둘 모두 내의 응력을 감소시키기 위해 다수의 내부 지지체(110)가 재배선 구조체(100)의 상이한 층 상에 통합될 수 있다. 일부 경우에, 집적 회로 패키지(350)의 다수의 집적 회로 다이(352)는 재배선 구조체(100) 및/또는 라우팅 구조체(354) 내에 응력을 유도할 수 있다. 도 29 내지 도 30b에 대해 아래에서 더 상세히 설명되는, 다수의 집적 회로 다이(352)로 인한 응력을 감소시키기 위해 내부 지지체(110)가 또한 재배선 구조체(100) 내에 통합될 수 있다.
도 18을 여전히 참조하면, 외부 커넥터(316)가 상호접속 구조체(200) 상에 형성될 수 있다. 일부 실시예에서, UBM이 먼저 상호접속 구조체(200) 상에 형성되고, 외부 커넥터(316)가 UBM 위에 형성된다. 외부 커넥터(316)는, 예를 들어, 콘택트 범프(contact bump) 또는 솔더 볼일 수 있지만, 임의의 적합한 유형의 커넥터가 이용될 수 있다. 외부 커넥터(316)가 콘택트 범프인 실시예에서, 외부 커넥터(316)는 주석과 같은 재료, 또는 은, 무연 주석(lead-free tin), 또는 구리와 같은 다른 적합한 재료를 포함할 수 있다. 외부 커넥터(316)가 솔더 범프인 실시예에서, 외부 커넥터(316)는 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 기술을 사용하여 초기에 솔더 층을 형성하는 것에 의해 형성될 수 있다. 일단 솔더 층이 해당 구조체 상에 형성되었으면, 재료를 외부 커넥터(316)에 대한 원하는 범프 형상으로 성형하기 위해 리플로가 수행될 수 있다. 일부 실시예에서, 외부 커넥터(316)는 약 100 μm 내지 약 1,500 μm인 피치를 가질 수 있지만, 다른 거리가 가능하다. 이러한 방식으로, 패키지 구조체(300)가 형성될 수 있다.
일부 실시예에서, 선택적 지지 링(320)이 패키지 구조체(300)에 부착되어 패키지 구조체(300)의 뒤틀림(warpage)을 감소시키기 위한 추가적인 기계적 지지를 제공한다. 지지 링(320)은 접착제, 접착 막 등에 의해 패키지 구조체(300)에 부착될 수 있다. 지지 링(320)은 금속과 같은 재료일 수 있지만, 다른 재료가 사용될 수 있다. 일부 경우에, 지지 링(320)의 외부 에지는 패키지 구조체(300)의 측벽과 동일한 높이(flush)일 수 있다. 지지 링(320)은 약 50 μm 내지 약 1,500 μm의 두께를 가질 수 있지만, 다른 두께가 가능하다.
도 19 내지 도 26은 일부 실시예에 따른, 패키지 구조체(400)(도 26 참조)의 형성에서의 중간 단계를 예시한다. 패키지 구조체(400)는, 재배선 구조체(402)가 상이한 기술을 사용하여 형성되는 제1 재배선 층(408A) 및 제2 재배선 층(408B)을 포함한다는 점을 제외하고는, 도 18에 도시된 패키지 구조체(300)와 유사하다. 일부 경우에, 제2 재배선 층(408B)을 형성하기 위해 상이한 기술을 사용하는 것은, 아래에서 더 상세히 설명되는, 개선된 전기적 성능을 결과할 수 있다. 패키지 구조체(400)는 구조적 안정성을 추가하고 뒤틀림을 감소시키는 하나 이상의 내부 지지체(110)(도 20 참조)를 재배선 구조체(402) 내에 포함한다. 후속 단계에서, 다수의 상호접속 구조체(200)(도 25 참조)가 재배선 구조체(402)에 부착된다. 도 19 내지 도 25에 도시된 상호접속 영역(200' 및 200')은 상호접속 구조체(200)(도 25 참조)가 후속적으로 부착되는 영역을 나타내고, 각각의 상호접속 영역(200')은 대응하는 상호접속 구조체(200)와 동일한 치수를 갖는다.
도 19는 일부 실시예에 따른, 제1 캐리어 기판(102) 위에 형성된 제1 재배선 층(408A)의 형성을 예시한다. 도 19에 도시된 제1 재배선 층(408A)은 도 4에 도시된 제1 재배선 층(108A)과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 예를 들어, 제1 재배선 층(408A)은 다수의 전도성 라인(105A 내지 105E), 다수의 유전체 층(106A 내지 106D), 및 다수의 전도성 비아(107A 내지 107D)를 포함한다. 제1 재배선 층(408A)은 예시적인 예로서 도시되며, 다른 실시예에서 더 많거나 더 적은 전도성 라인, 유전체 층, 및/또는 전도성 비아가 사용될 수 있다.
도 20에서, 일부 실시예에 따라, 하나 이상의 내부 지지체(110)가 제1 재배선 층(408A)에 부착된다. 내부 지지체(110)는 도 6 및 본 명세서의 다른 곳에서 설명된 내부 지지체(110)와 유사할 수 있다. 내부 지지체(110)를 제1 재배선 층(408A)에 부착시키기 위해 접착제(109)가 사용될 수 있다. 내부 지지체(110)는 픽 앤 플레이스 기술 등을 사용하여 배치될 수 있다.
도 21 내지 도 24는 일부 실시예에 따른, 재배선 구조체(402)의 제2 재배선 층(408B)(도 24 참조)의 형성에서의 중간 단계를 예시한다. 제2 재배선 층(408B)은 금속화 패턴(405A 및 405B) 및 유전체 층(406A 및 406B)을 포함한다. 제2 재배선 층(408B)은 도시된 것과는 상이한 개수의 금속화 패턴 또는 유전체 층을 가질 수 있다. 제2 재배선 층(408B)의 더 적은 재배선 층이 형성되어야 하는 경우, 아래에서 논의되는 일부 단계 및 프로세스가 생략될 수 있다. 더 많은 재배선 층이 형성되어야 하는 경우, 아래에서 논의되는 일부 단계 및 프로세스가 반복될 수 있다.
도 21에서, 유전체 층(406A)은 유전체 층(106D), 전도성 라인(105E), 및 내부 지지체(110) 상에 형성된다. 일부 실시예에서, 유전체 층(406A)은 리소그래피 프로세스를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층(406A)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 도 22에서, 유전체 층(406A)은 이어서 전도성 라인(105E)의 부분을 노출시키는 개구부를 형성하도록 패터닝된다. 패터닝은 허용 가능한 프로세스, 예컨대, 유전체 층(406A)이 감광성 재료일 때 유전체 층(406A)을 광에 노출시키고 현상하는 것 또는 유전체 층(406A)이 감광성이 아닐 때, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것에 의할 수 있다.
도 23에서, 일부 실시예들에 따라, 금속화 패턴(405A)이 유전체 층(406A) 위에 형성된다. 금속화 패턴(405A)은 유전체 층(406A)의 주 표면을 따라 연장되고 유전체 층(406A)을 관통하여 연장되어 아래에 놓인 전도성 층(예를 들면, 전도성 라인(105E))에 물리적으로 및 전기적으로 결합되는 전도성 요소를 포함한다. 금속화 패턴(405A)을 형성하는 예로서, 시드 층이 유전체 층(406A) 위에 및 유전체 층(406A)을 관통하여 전도성 라인(105E)까지 연장되는 개구부에 형성된다. 일부 실시예에서, 시드 층은, 단일 층이거나 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합 층일 수 있는, 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 이어서 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광되어 현상될 수 있다. 패터닝은 포토레지스트를 관통하여 개구부를 형성하여 시드 층을 노출시키고, 개구부의 패턴은 금속화 패턴(405A)에 대응한다. 전도성 재료가 이어서 포토레지스트의 개구부에 및 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. 전도성 재료와 시드 층의 기저 부분의 조합은 금속화 패턴(405A)을 형성한다. 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는, 산소 플라스마 등을 사용하는 것과 같은, 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드 층의 노광된 부분이, 예컨대, 습식 또는 건식 에칭과 같은, 허용 가능한 에칭 프로세스를 사용하는 것에 의해, 제거된다. 유전체 층(406A)과 금속화 패턴(405A)의 조합은 제2 재배선 층(408B)의 재배선 층을 형성한다.
도 24에서, 유전체 층(406B) 및 금속화 패턴(405B)이 형성된다. 유전체 층(406B) 및 금속화 패턴(405B)은 유전체 층(406A) 및 금속화 패턴(405A)과 유사한 재료 및 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 제2 재배선 층(408B)의 유전체 층의 일부 또는 전부는 제1 재배선 층(408A)의 유전체 층보다 얇을 수 있다. 일부 실시예에서, 제2 재배선 층(408B)의 유전체 층들 중 하나 이상(예를 들면, 유전체 층(406A 또는 406B))은 제2 재배선 층(408B)의 다른 유전체 층과는 상이한 두께를 가질 수 있다. 예를 들어, 유전체 층(406B)은 유전체 층(406A)보다 얇을 수 있다. 일부 실시예에서, 제2 재배선 층(408B)의 유전체 층들 각각은 약 2 μm 내지 약 15 μm의 범위에 있는 두께를 갖지만, 다른 두께가 가능하다.
일부 실시예에서, 제2 재배선 층(408B)의 금속화 패턴들 중 일부는 제2 재배선 층(408B)의 기저 금속화 패턴과는 상이한 크기를 가질 수 있다. 예를 들어, 금속화 패턴(405A)은 금속화 패턴(405B)보다 넓거나 두꺼울 수 있다. 일부 실시예에서, 제2 재배선 층(408B)의 금속화 패턴은 제1 재배선 층(408A)의 전도성 라인과는 상이한 크기를 갖는다. 예를 들어, 제1 재배선 층(408A)의 전도성 라인 및/또는 전도성 비아는 제2 재배선 층(408B)의 금속화 패턴의 전도성 라인 및/또는 비아보다 넓거나 두꺼울 수 있으며, 이에 의해 더 긴 수평 라우팅을 가능하게 할 수 있다.
일부 실시예에서, 더 두꺼운 및/또는 더 넓은 금속화 치수를 사용하여 더 긴 선형 전기 경로가 제1 재배선 층(408A)에 형성되는 반면, 제2 재배선 층(408B)은 전체적으로 더 짧은 선형 전기 경로를 갖는다. 일부 실시예에서, 제1 재배선 층(408A)의 평탄화된 층의 거칠기가 잘 제어될 수 있고 더 큰 두께로 더 쉽게 빌드업될 수 있다. 그러한 경우에, 단위 길이당 금속화 경로의 전체 임피던스를 감소시키기 위해 평탄화된 층에서 더 두껍고 더 넓은 금속화 치수가 이용될 수 있으며, 따라서 회로 효율을 개선시키고 그리고/또는 열 생성 및 전력 소비를 감소시킬 수 있다. 예를 들어, 회로 부하는 주어진 금속화 경로의 동일한 선형 길이에 대해 금속화 패턴의 두께 및/또는 폭을 증가시키는 것에 의해 감소될 수 있고, 따라서 전력 소비 및 열 발생을 감소시키면서 효율을 증가시킬 수 있다. 더 두껍고 및/또는 더 넓은 금속화 경로를 사용하여 금속화 경로를 수평으로 연장시키는 것에 의해 동일하거나 유사한 회로 설계로 더 큰 전체 패키지 치수가 달성될 수 있다.
도 25를 참조하면, 일부 실시예에 따라, 상호접속 구조체(200A 및 200B)가 재배선 구조체(100)에 부착된다. 상호접속 구조체(200A 및 200B)는 도 11에 대해 이전에 설명된 상호접속 구조체(200)와 유사할 수 있다. 상호접속 구조체(200A 및 200B)는 도 12 내지 도 16에 대해 이전에 설명된 것과 유사한 방식으로 상호접속 영역(200')에서 재배선 구조체(402)에 부착될 수 있다. 상호접속 구조체(200A 및 200B)의 측벽을 따라 및 상호접속 구조체(200A 및 200B)와 재배선 구조체(402) 사이의 갭에 언더필(224)이 성막된다. 상호접속 구조체(200A 및 200B)와 재배선 구조체(402)의 최상부 금속화 패턴(예를 들면, 금속화 패턴(405B)) 사이의 물리적 및 전기적 접속을 이루기 위해 전도성 커넥터(220)가 형성될 수 있다.
도 26은 일부 실시예에 따른, 패키지 구조체(400)를 형성하기 위해 집적 회로 패키지(350)를 재배선 구조체(402)에 부착한 것을 예시한다. 집적 회로 패키지(350)는 도 18에 대해 이전에 설명된 집적 회로 패키지(350)와 유사할 수 있고, 유사한 방식으로 부착될 수 있다. 예를 들어, 도 17에 대해 설명된 전도성 커넥터(312)와 유사할 수 있는, 전도성 커넥터(312)가 재배선 구조체(402) 상에 형성될 수 있다. 집적 회로 패키지(350)는 집적 회로 패키지(350)와 재배선 구조체(402) 사이의 전기적 접속을 이루기 위해 전도성 커넥터(312)에 물리적으로 및 전기적으로 접속된다. 추가적으로, 외부 커넥터(316) 및/또는 지지 링(320)은 도 18에 대해 이전에 설명된 것과 유사한 방식으로 형성될 수 있다.
도 27 내지 도 30b는 내부 지지체(110)를 포함하는 패키지 구조체의 다양한 실시예의 단면도 및 평면도를 예시한다. 도 27 내지 도 30b에 도시된 패키지 구조체는 예시적인 예이며, 다른 실시예에서 내부 지지체(110)와 같은 피처는 상이한 치수, 개수, 구성, 및/또는 배열을 가질 수 있다. 도 27은 동일한 상호접속 구조체(200)와 측방향으로 중첩하는 다수의 내부 지지체(110)를 포함하는 패키지 구조체(500)의 평면도를 예시한다. 도 27의 평면도는 도 15에 도시된 평면도와 유사하다. 예로서, 도 27에서, 각각이 상호접속 구조체(200E 및 200F)와 측방향으로 중첩하는 내부 지지체(110C 및 110D)가 표시되어 있다. 내부 지지체(110C 및 110D)가 20 μm 내지 5000 μm의 범위에 있을 수 있는 거리(D7)만큼 측방향으로 분리되지만, 다른 거리가 가능하다. 다른 실시예에서, 2개 초과의 내부 지지체(110)가 동일한 상호접속 구조체(200)와 측방향으로 중첩할 수 있거나, 또는 상호접속 구조체(200)의 상이한 쌍은 상이한 개수의 연관된 내부 지지체(110)를 가질 수 있다.
내부 지지체(110)는 동일한 치수를 갖거나 상이한 치수를 가질 수 있고, 내부 지지체는 재배선 구조체(100)의 상이한 층 상에 있을 수 있다. 도 27에 도시된 바와 같이, 내부 지지체(110)는 상이한 길이 또는 폭을 가질 수 있다. 예를 들어, 동일한 재배선 구조체(100) 내에서, 일부 내부 지지체는 약 2 mm 내지 약 30 mm의 범위에 있는 길이(L4)를 가질 수 있고, 다른 내부 지지체는 약 2 mm 내지 약 30 mm의 범위에 있는 길이(L5)를 가질 수 있다. 일부 실시예에서, 동일한 재배선 구조체(100) 내에서, 일부 내부 지지체는 약 2 mm 내지 약 4 mm의 범위에 있는 폭(W2)을 가질 수 있고, 다른 내부 지지체는 약 3 mm 내지 약 30 mm의 범위에 있는 폭(W3)을 가질 수 있다. 일부 실시예에서, 동일한 재배선 구조체(100) 내의 2개의 내부 지지체(110)는 약 1:15 내지 약 1:1의 범위에 있는 길이 비(L4:L5)를 가질 수 있거나, 또는 약 4:1 내지 약 3:4의 범위에 있는 폭 비(W3:W2)를 가질 수 있다. 다른 길이, 폭, 또는 비가 가능하다. 일부 경우에, 도 27에 도시된 바와 같은 다수의 내부 지지체(110)를 사용하는 것은 내부 지지체들(110) 사이에 전기적 라우팅이 형성될 수 있게 하며, 이는 설계 유연성을 개선시킬 수 있다. 일부 경우에, 이러한 방식으로 다수의 내부 지지체(110)를 사용하는 것은 내부 지지체(110)가 재배선 구조체(100)(또는 라우팅 구조체(354)) 내의 응력을 감소시키기 위해 더 효율적으로 크기 조정될 수 있게 하거나, 또는 내부 지지체(110)가 재배선 구조체(100) 내에서 응력을 더 효율적으로 감소시키는 위치에 배치될 수 있게 한다.
도 28은 일부 실시예에 따른, 재배선 구조체(100)의 상이한 층 내에 내부 지지체(110E 및 110F)를 포함하는 패키지 구조체(600)의 단면도를 예시한다. 패키지 구조체(600)는, 재배선 구조체(100)의 상이한 층 내에 위치된 내부 지지체(110)를 제외하고는, 도 18에 도시된 패키지 구조체(400)와 유사하다. 도 28에 도시된 바와 같이, 내부 지지체(110E)는 유전체 층(106E) 내에 위치되고, 내부 지지체(110F)는 유전체 층(106F) 내에 위치된다. 내부 지지체(110)가 도시된 것과는 상이한 재배선 구조체(100)의 층 내에 위치될 수 있거나, 또는 상이한 개수의 내부 지지체(110)가 도시된 것과는 상이한 개수의 층 내에 위치될 수 있다. 도 28에 도시된 내부 지지체(110E 및 110F)가 측방향으로 중첩되지만, 다른 실시예에서, 재배선 구조체(100)의 상이한 층 상에 형성된 내부 지지체(110)가 측방향으로 분리될 수 있다. 재배선 구조체(100)의 다수의 층 내에 내부 지지체(110)를 배치하는 것에 의해, 개선된 응력 감소와 함께, 재배선 구조체(100)(또는 라우팅 구조체(354))에 대한 더 큰 안정성이 달성될 수 있다.
예로서, 도 28은 또한 일부 실시예에 따른, 패키지 기판(650)에 부착된 패키지 구조체(600)를 예시한다. 일부 실시예에서, 본 명세서에 설명된 다른 패키지 구조체가 유사한 방식으로 패키지 기판에 부착될 수 있다. 패키지 구조체(600)는 외부 커넥터(316)를 사용하여 패키지 기판(650)에 부착된다. 패키지 기판(650)은 반도체 재료(예를 들면, 실리콘 또는 다른 반도체), SOI(semiconductor-on-insulator) 기판 등으로 이루어질 수 있다. 일부 실시예에서, 패키지 기판(650)은 도 11에 대해 설명된 상호접속 구조체(200)의 코어 기판(202)과 유사한 코어 기판을 사용하여 형성된다. 예를 들어, 패키지 기판(650)은 PCB 등일 수 있다. 패키지 기판(650)은 능동 및/또는 수동 디바이스(도시되지 않음)를 포함할 수 있다. 본 기술 분야의 통상의 기술자가 인식할 것인 바와 같이, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 디바이스가 디바이스 스택에 대한 설계의 구조적 및 기능적 요구사항을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
패키지 기판(650)은 금속화 층 및 비아(도시되지 않음)와 금속화 층 및 비아 위의 본드 패드(652)를 또한 포함할 수 있다. 금속화 층은 능동 및/또는 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스를 접속시켜 기능 회로를 형성하도록 설계된다. 일부 실시예에서, 금속화 층은 전도성 재료 층을 상호접속시키는 비아와 함께 유전체 재료(예컨대, 로우-k 유전체 재료)와 전도성 재료(예컨대, 구리)의 교호 층으로 형성될 수 있고, (성막, 다마신(damascene), 듀얼 다마신(dual damascene) 등과 같은) 임의의 적합한 프로세스를 통해 형성될 수 있다. 일부 실시예에서, 패키지 기판(650)은 능동 및 수동 디바이스가 실질적으로 없다. 일부 실시예에서, 외부 커넥터(316)가 리플로되어 패키지 구조체(600)를 본드 패드(652)에 부착시킨다. 외부 커넥터(316)는, 패키지 기판(650) 내의 금속화 층을 포함한, 패키지 기판(650)을 패키지 구조체(600)에 전기적으로 및/또는 물리적으로 결합시킨다. 일부 실시예에서, 언더필(도시되지 않음)이 패키지 구조체(600)와 패키지 기판(650) 사이에 그리고 외부 커넥터(316)를 둘러싸게 형성될 수 있다. 언더필은 패키지 구조체(600)가 부착된 후에 모세관 유동 프로세스에 의해 형성될 수 있거나, 또는 패키지 구조체(600)가 부착되기 전에 적합한 성막 방법에 의해 형성될 수 있다.
도 29는 일부 실시예에 따른, 집적 회로 패키지(350) 내의 다수의 집적 회로 다이(352A 내지 352C)로 인한 응력을 감소시키기 위해 내부 지지체(110G 내지 110I)를 포함하는 패키지 구조체(700)의 단면도를 예시한다. 패키지 구조체(700)는 도 18에 도시된 패키지 구조체(400)와 유사하다. 일부 경우에, 집적 회로 패키지(350) 내의 다수의 집적 회로 다이(352)는 재배선 구조체(100) 또는 라우팅 구조체(354) 내에 응력을 야기할 수 있다. 일부 경우에, 가장 큰 응력의 영역은 인접한 집적 회로 다이들(352) 사이의 갭과 대략 측방향으로 정렬될 수 있다. 이러한 방식으로, 내부 지지체(110)를 인접한 집적 회로 다이들(352) 사이의 갭과 측방향으로 정렬시키는 것 또는 내부 지지체(110)를 집적 회로 다이(352)의 인접한 쌍과 측방향으로 중첩하도록 정렬시키는 것에 의해 응력이 감소될 수 있다. 이것은 도 29에 도시되어 있으며, 여기서 내부 지지체(110G)는 집적 회로 다이(352A 및 352B)와 측방향으로 중첩하고, 따라서 집적 회로 다이(352A 및 352B)로 인한 응력을 감소시키도록 배치된다. 도 29는 또한 집적 회로 다이(352B 및 352C)와 측방향으로 중첩하고, 따라서 집적 회로 다이(352B 및 352C)로 인한 응력을 감소시키도록 배치된 내부 지지체(110I)를 도시한다. 내부 지지체(110)가 도시된 것과는 상이한 재배선 구조체(100)의 층 내에 위치될 수 있거나, 또는 상이한 개수의 내부 지지체(110)가 도시된 것과는 상이한 개수의 층 내에 위치될 수 있다. 설명된 바와 같이 내부 지지체(110)를 집적 회로 다이(352)와 정렬되게 배치하는 것에 의해, 개선된 응력 감소와 함께, 재배선 구조체(100)(또는 라우팅 구조체(354))에 대한 더 큰 안정성이 달성될 수 있다. 도 29는 또한 상호접속 구조체들(200A 및 200B) 사이의 갭과 측방향으로 정렬된 내부 지지체(110H)를 도시하지만, 다른 실시예에서 내부 지지체(110)가 존재하지 않는다.
일부 실시예에서, 재배선 구조체(100) 또는 라우팅 구조체(354) 내의 가장 큰 응력은 상호접속 구조체들(200) 사이의 갭이 집적 회로 다이들(352) 사이의 갭과 대략 측방향으로 정렬되는 위치에 있을 수 있다. 예를 들어, 상호접속 구조체들(200) 사이의 갭은 집적 회로 다이들(352) 사이의 갭과 측방향으로 중첩할 수 있다. 이것과 같은 상황에서, 내부 지지체(110)는 이러한 갭과 대략 측방향으로 정렬되도록 위치될 수 있다. 이것은, 상호접속 구조체들(200) 사이의 갭이 집적 회로 패키지(350)의 집적 회로 다이들(352) 사이의 갭과 대략 측방향으로 정렬되는 패키지 구조체(800A, 800B, 및 800C)의 평면도를 도시하는, 도 30a 내지 도 30c에 도시되어 있다. 도 30a 내지 도 30c에 도시된 집적 회로 패키지(350)는, 예를 들어, 로직 다이(352B) 및 I/O 다이(352A 및 352C)를 포함할 수 있지만, 집적 회로 다이(352)의 다른 조합이 가능하다. 도 30a 내지 도 30c의 평면도는 도 15에 도시된 평면도와 유사하다.
도 30a에서, 패키지 구조체(800A)는 재배선 구조체(100) 내에 4개의 상호접속 구조체(200) 및 하나의 내부 지지체(110)를 포함한다. 각각의 상호접속 구조체(200)는 약 15 mm x 15 mm 내지 약 75 mm x 75 mm의 범위에 있는, 예컨대, 약 55 mm x 55 mm인 치수를 가질 수 있지만, 다른 크기가 가능하다. 내부 지지체(110)는 상호접속 구조체들(200) 사이의 갭 및 집적 회로 다이들(352B) 사이의 갭 둘 모두에 측방향으로 정렬된다. 도 30b는 9개의 상호접속 구조체(200)(하나는 집적 회로 패키지(352) 아래에 있음) 및 2개의 내부 지지체(110)를 포함하는 패키지 구조체(800B)를 예시한다. 각각의 상호접속 구조체(200)는 약 10 mm x 10 mm 내지 약 50 mm x 50 mm의 범위에 있는, 예컨대, 약 36 mm x 36 mm인 치수를 가질 수 있지만, 다른 크기가 가능하다. 각각의 내부 지지체(110)는 상호접속 구조체들(200) 사이의 갭 및 집적 회로 다이들(352) 사이의 갭 둘 모두에 측방향으로 정렬되도록 위치된다. 도 30c에서, 패키지 구조체(800C)는 2개의 상이한 크기의 4개의 상호접속 구조체(200G 내지 200H) 및 재배선 구조체(100) 내에 2개의 내부 지지체(110)를 포함한다. 더 큰 상호접속 구조체(200G 및 200H)는 약 10 mm x 15 mm 내지 약 75 mm x 100 mm의 범위에 있는, 예컨대, 약 55 mm x 76 mm인 치수를 가질 수 있지만, 다른 크기가 가능하다. 더 작은 상호접속 구조체(200I 및 200J)는 약 5 mm x 15 mm 내지 약 50 mm x 75 mm의 범위에 있는, 예컨대, 약 34 mm x 55 mm인 치수를 가질 수 있지만, 다른 크기가 가능하다. 내부 지지체(110) 각각은 상호접속 구조체들(200) 사이의 갭 및 집적 회로 다이들(352) 사이의 갭 둘 모두에 측방향으로 정렬된다. 일부 경우에, 이러한 방식으로 내부 지지체(110)를 상호접속 구조체들(200) 사이의 갭 및 집적 회로 다이들(352) 사이의 갭 둘 모두에 정렬시키는 것은 응력을 더 효율적으로 감소시키고 재배선 구조체(100) 내에서 사용되는 내부 지지체(110)의 크기 또는 개수를 감소시킬 수 있다.
본 명세서에서 설명된 다양한 실시예에서 다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조체가 포함될 수 있다. 테스트 구조체는, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 하는, 재배선 층에 또는 기판 상에 형성되는 테스트 패드(test pad)를 포함할 수 있다. 검증 테스트는 중간 구조체는 물론 최종 구조체에 대해 수행될 수 있다. 추가적으로, 본 명세서에서 개시된 구조체 및 기술은 수율을 증가시키고 비용을 감소시키기 위해 노운 굿 다이(known good die)의 중간 검증을 포함하는 테스트 방법론과 관련하여 사용될 수 있다.
본 명세서에서 설명된 실시예를 이용하는 것에 의해, 디바이스 패키지의 성능이 개선될 수 있고, 디바이스 패키지의 신뢰성이 개선될 수 있다. 이들 및 다른 이점을 달성하기 위해 본 명세서에서 설명된 실시예의 상이한 특징이 조합될 수 있다. 일부 경우에, 패키지 내의 다수의 상호접속 구조체 또는 다수의 집적 회로 다이는 패키지 내에 내부 응력을 야기할 수 있으며, 이는 뒤틀림 및 균열 또는 박리(delamination)와 같은 뒤틀림과 연관된 문제를 야기할 수 있다. 본 명세서에서 설명된 기술은 구조적 지지를 제공하고 응력을 감소시키기 위해 패키지의 재배선 구조체의 하나 이상의 층 내에 하나 이상의 내부 지지체를 통합하는 것을 포함한다. 내부 지지체는 더 효율적인 응력 감소를 제공하기 위해 재배선 구조체 내의 적합한 위치에 배치될 수 있다. 예를 들어, 내부 지지체는 인접한 상호접속 구조체들 또는 인접한 집적 회로 다이들 사이의 갭과 측방향으로 정렬될 수 있다. 이것은 증가된 뒤틀림 없이 다수의 상호접속 구조체가 패키지 내에서 사용될 수 있게 하며, 이는 패키지의 비용을 감소시킬 수 있다. 본 명세서에서 설명된 기술은 또한 다양한 유형의 패키지를 형성하기 위해 다양한 구조체를 본딩하는 데 적용 가능하다. 추가적으로, 설명된 바와 같은 프로세스 기술을 사용하는 것은, 특히 더 큰 면적을 가진 패키지의 경우, 개선된 수율 및 개선된 접속 신뢰성을 결과할 수 있다. 예를 들어, 본 명세서에서 설명된 기술은 SoIS(system on integrated substrate) 패키지 또는 다른 유형의 패키지와 같은, 80 mm x 80 mm 초과의(예를 들면, 100 mm x 100 mm 초과의) 치수를 갖는 대형 패키지에서 응력을 감소시킬 수 있다. 본 명세서에서 설명된 기술은 또한 약 2 μm 미만의 라인 폭(linewidth) 또는 라인 공간(line space)을 갖는 전도성 피처와 같은, 더 미세한 전도성 피처를 갖는 재배선 구조체에 대한 미세 라인 응력(fine line stress)을 감소시킬 수 있다. 예를 들어, 본 명세서에서 설명된 프로세스 기술은 뒤틀림을 감소시킬 수 있고 따라서 뒤틀림과 연관된 균열 또는 박리와 같은 문제도 감소시킬 수 있다.
일부 실시예에서, 디바이스는 재배선 구조체 - 재배선 구조체는 전도성 피처; 유전체 층; 및 유전체 층 중의 제1 유전체 층 내의 내부 지지체를 포함하며, 내부 지지체는 수동 및 능동 디바이스가 없음 -; 재배선 구조체의 제1 측에 부착된 제1 상호접속 구조체; 재배선 구조체의 제1 측에 부착된 제2 상호접속 구조체 - 제2 상호접속 구조체는 제1 상호접속 구조체에 측방향으로 인접하고, 내부 지지체는 제1 상호접속 구조체 및 제2 상호접속 구조체 둘 모두와 측방향으로 중첩함 - 를 포함한다. 일 실시예에서, 내부 지지체는 세라믹이다. 일 실시예에서, 내부 지지체는 유전체 층 중의 제2 유전체 층과 제3 유전체 층 사이에 있다. 일 실시예에서, 내부 지지체는 다수의 제1 내부 지지체 중의 제1 내부 지지체이고, 여기서 다수의 제1 내부 지지체는 제1 유전체 층 내에 있다. 일 실시예에서, 본 디바이스는 다수의 제2 내부 지지체를 포함하고, 여기서 다수의 제2 내부 지지체는 유전체 층 중의 제4 유전체 층 내에 있다. 일 실시예에서, 본 디바이스는 재배선 구조체의 제2 측에 부착된 집적 회로 패키지를 포함하고, 여기서 집적 회로 패키지는 제1 집적 회로 다이 및 제1 집적 회로 다이에 측방향으로 인접한 제2 집적 회로 다이를 포함한다. 일 실시예에서, 내부 지지체는 제1 집적 회로 다이 및 제2 집적 회로 다이 둘 모두와 측방향으로 중첩한다. 일 실시예에서, 본 디바이스는 내부 지지체 상에 다이 부착 막을 포함한다. 일 실시예에서, 내부 지지체는 15 μm 내지 100 μm의 범위에 있는 두께를 갖는다. 일 실시예에서, 내부 지지체는 20 μm 내지 500 μm의 범위에 있는 거리에서 제1 상호접속 구조체와 측방향으로 중첩한다.
일부 실시예에서, 구조체는 재배선 구조체의 제1 측에 부착된 다수의 코어 기판 - 재배선 구조체는 다수의 제1 재배선 층; 다수의 제1 재배선 층 중의 적어도 하나에 부착된 다수의 내부 지지체 - 다수의 내부 지지체는 다수의 제1 재배선 층에 대한 전기적 접속이 없음 -; 및 다수의 제1 재배선 층 상에 및 다수의 내부 지지체 위에 있는 다수의 제2 재배선 층 - 다수의 내부 지지체는 다수의 제2 재배선 층에 대한 전기적 접속이 없음 - 을 포함함 -; 및 재배선 구조체의 제2 측에 부착된 집적 디바이스 패키지를 포함한다. 일 실시예에서, 다수의 내부 지지체는 100 μm 내지 15,000 μm의 범위에 있는 수직 거리만큼 다수의 코어 기판으로부터 수직으로 분리된다. 일 실시예에서, 제1 재배선 층은 제1 유전체 층을 포함하고, 여기서 제2 재배선 층은 제1 유전체 층과는 상이한 유전체 재료인 제2 유전체 층을 포함한다. 일 실시예에서, 내부 지지체는 실리콘이다. 일 실시예에서, 내부 지지체는 적어도 2개의 각자의 코어 기판과 측방향으로 중첩한다. 일 실시예에서, 집적 디바이스 패키지는 다수의 다이를 포함하고, 여기서 내부 지지체는 적어도 2개의 각자의 다이와 측방향으로 중첩한다.
일부 실시예에서, 방법은 캐리어 위에 제1 재배선 층을 형성하는 단계; 내부 지지체를 제1 재배선 층에 부착시키는 단계 - 내부 지지체는 전기적 불활성 재료임 -; 제1 재배선 층 위에 및 내부 지지체 위에 제2 재배선 층을 형성하는 단계; 제1 상호접속 기판 및 제2 상호접속 기판을 제2 재배선 층에 부착시키는 단계 - 제1 상호접속 기판은 갭에 의해 제2 상호접속 기판으로부터 측방향으로 분리되고, 갭은 내부 지지체와 측방향으로 정렬됨 -; 및 집적 회로 다이를 제1 재배선 층에 부착시키는 단계를 포함한다. 일 실시예에서, 제1 재배선 층은 제2 재배선 층과는 상이한 기술을 사용하여 형성된다. 일 실시예에서, 본 방법은 제1 상호접속 구조체 및 제2 상호접속 구조체 상에 언더필 재료를 성막시키는 단계를 포함한다. 일 실시예에서, 내부 지지체는 다이 부착 막을 사용하여 제1 재배선 층에 부착된다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하는 것 및/또는 동일한 장점을 달성하는 것을 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 디바이스로서,
재배선 구조체 - 상기 재배선 구조체는,
복수의 전도성 피처;
복수의 유전체 층; 및
상기 복수의 유전체 층 중의 제1 유전체 층 내의 내부 지지체 - 상기 내부 지지체는 수동 및 능동 디바이스가 없음 -
를 포함함 -;
상기 재배선 구조체의 제1 측에 부착된 제1 상호접속 구조체;
상기 재배선 구조체의 상기 제1 측에 부착된 제2 상호접속 구조체
를 포함하고,
상기 제2 상호접속 구조체는 상기 제1 상호접속 구조체에 측방향으로 인접하고,
상기 내부 지지체는 상기 제1 상호접속 구조체와 상기 제2 상호접속 구조체 둘 다와 측방향으로 중첩해 있는 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 내부 지지체는 세라믹을 포함한 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 내부 지지체는 상기 복수의 유전체 층 중의 제2 유전체 층과 제3 유전체 층 사이에 있는 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 내부 지지체는 복수의 제1 내부 지지체 중의 제1 내부 지지체이고,
상기 복수의 제1 내부 지지체는 상기 제1 유전체 층 내에 있는 것인, 디바이스.
실시예 5. 실시예 4에 있어서,
복수의 제2 내부 지지체
를 더 포함하고,
상기 복수의 제2 내부 지지체는 상기 복수의 유전체 층 중의 제4 유전체 층 내에 있는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 재배선 구조체의 제2 측에 부착된 집적 회로 패키지
를 더 포함하고,
상기 집적 회로 패키지는 제1 집적 회로 다이 및 상기 제1 집적 회로 다이에 측방향으로 인접한 제2 집적 회로 다이를 포함한 것인, 디바이스.
실시예 7. 실시예 6에 있어서,
상기 내부 지지체는 상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이 둘 다와 측방향으로 중첩해 있는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 내부 지지체 상에 있는 다이 부착 막
을 더 포함하는, 디바이스.
실시예 9. 실시예 1에 있어서,
상기 내부 지지체는 15 μm 내지 100 μm 범위의 두께를 갖는 것인, 디바이스.
실시예 10. 실시예 1에 있어서,
상기 내부 지지체는 20 μm 내지 500 μm 범위의 거리만큼 상기 제1 상호접속 구조체와 측방향으로 중첩해 있는 것인, 디바이스.
실시예 11. 구조체로서,
재배선 구조체의 제1 측에 부착된 복수의 코어 기판 - 상기 재배선 구조체는,
복수의 제1 재배선 층;
상기 복수의 제1 재배선 층 중의 적어도 하나에 부착된 복수의 내부 지지체 - 상기 복수의 내부 지지체는 상기 복수의 제1 재배선 층에 대한 전기적 접속이 없음 -; 및
상기 복수의 제1 재배선 층 상에 그리고 상기 복수의 내부 지지체 위에 있는 복수의 제2 재배선 층 - 상기 복수의 내부 지지체는 상기 복수의 제2 재배선 층에 대한 전기적 접속이 없음 -
을 포함함 -; 및
상기 재배선 구조체의 제2 측에 부착된 집적 디바이스 패키지
를 포함하는, 구조체.
실시예 12. 실시예 11에 있어서,
상기 복수의 내부 지지체는 100 μm 내지 15,000 μm 범위의 수직 거리만큼 상기 복수의 코어 기판으로부터 수직으로 분리된 것인, 구조체.
실시예 13. 실시예 11에 있어서,
상기 복수의 제1 재배선 층은 복수의 제1 유전체 층을 포함하고,
상기 복수의 제2 재배선 층은 상기 복수의 제1 유전체 층과는 상이한 유전체 재료인 복수의 제2 유전체 층을 포함한 것인, 구조체.
실시예 14. 실시예 11에 있어서,
상기 복수의 내부 지지체의 내부 지지체는 실리콘인 것인, 구조체.
실시예 15. 실시예 11에 있어서,
상기 복수의 내부 지지체의 내부 지지체는 상기 복수의 코어 기판의 적어도 2개의 각각의 코어 기판과 측방향으로 중첩해 있는 것인, 구조체.
실시예 16. 실시예 11에 있어서,
상기 집적 디바이스 패키지는 복수의 다이를 포함하고,
상기 복수의 내부 지지체의 내부 지지체는 상기 복수의 다이의 적어도 2개의 각각의 다이와 측방향으로 중첩해 있는 것인, 구조체.
실시예 17. 방법으로서,
캐리어 위에 복수의 제1 재배선 층을 형성하는 단계;
내부 지지체를 상기 복수의 제1 재배선 층에 부착시키는 단계 - 상기 내부 지지체는 전기적 불활성 재료임 -;
상기 복수의 제1 재배선 층 위에 그리고 상기 내부 지지체 위에 복수의 제2 재배선 층을 형성하는 단계;
제1 상호접속 기판 및 제2 상호접속 기판을 상기 복수의 제2 재배선 층에 부착시키는 단계 - 상기 제1 상호접속 기판은 갭에 의해 상기 제2 상호접속 기판으로부터 측방향으로 분리되고, 상기 갭은 상기 내부 지지체와 측방향으로 정렬됨 -; 및
복수의 집적 회로 다이를 상기 복수의 제1 재배선 층에 부착시키는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 복수의 제1 재배선 층은 상기 복수의 제2 재배선 층과는 상이한 기술을 사용하여 형성된 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 제1 상호접속 구조체 및 상기 제2 상호접속 구조체 상에 언더필 재료를 성막시키는 단계
를 더 포함하는, 방법.
실시예 20. 실시예 17에 있어서,
상기 내부 지지체는 다이 부착 막을 사용하여 상기 복수의 제1 재배선 층에 부착된 것인, 방법.

Claims (10)

  1. 디바이스로서,
    재배선 구조체 - 상기 재배선 구조체는,
    복수의 전도성 피처;
    복수의 유전체 층; 및
    상기 복수의 유전체 층 중의 제1 유전체 층 내의 내부 지지체 - 상기 내부 지지체는 수동 및 능동 디바이스가 없음 -
    를 포함함 -;
    상기 재배선 구조체의 제1 측에 부착된 제1 상호접속 구조체;
    상기 재배선 구조체의 상기 제1 측에 부착된 제2 상호접속 구조체
    를 포함하고,
    상기 제2 상호접속 구조체는 상기 제1 상호접속 구조체에 측방향으로 인접하고,
    상기 내부 지지체는 상기 제1 상호접속 구조체와 상기 제2 상호접속 구조체 둘 다와 측방향으로 중첩해 있는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 내부 지지체는 세라믹을 포함한 것인, 디바이스.
  3. 제1항에 있어서,
    상기 내부 지지체는 상기 복수의 유전체 층 중의 제2 유전체 층과 제3 유전체 층 사이에 있는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 내부 지지체는 복수의 제1 내부 지지체 중의 제1 내부 지지체이고,
    상기 복수의 제1 내부 지지체는 상기 제1 유전체 층 내에 있는 것인, 디바이스.
  5. 제4항에 있어서,
    복수의 제2 내부 지지체
    를 더 포함하고,
    상기 복수의 제2 내부 지지체는 상기 복수의 유전체 층 중의 제4 유전체 층 내에 있는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 재배선 구조체의 제2 측에 부착된 집적 회로 패키지
    를 더 포함하고,
    상기 집적 회로 패키지는 제1 집적 회로 다이 및 상기 제1 집적 회로 다이에 측방향으로 인접한 제2 집적 회로 다이를 포함한 것인, 디바이스.
  7. 제6항에 있어서,
    상기 내부 지지체는 상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이 둘 다와 측방향으로 중첩해 있는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 내부 지지체 상에 있는 다이 부착 막
    을 더 포함하는, 디바이스.
  9. 구조체로서,
    재배선 구조체의 제1 측에 부착된 복수의 코어 기판 - 상기 재배선 구조체는,
    복수의 제1 재배선 층;
    상기 복수의 제1 재배선 층 중의 적어도 하나에 부착된 복수의 내부 지지체 - 상기 복수의 내부 지지체는 상기 복수의 제1 재배선 층에 대한 전기적 접속이 없음 -; 및
    상기 복수의 제1 재배선 층 상에 그리고 상기 복수의 내부 지지체 위에 있는 복수의 제2 재배선 층 - 상기 복수의 내부 지지체는 상기 복수의 제2 재배선 층에 대한 전기적 접속이 없음 -
    을 포함함 -; 및
    상기 재배선 구조체의 제2 측에 부착된 집적 디바이스 패키지
    를 포함하고,
    상기 복수의 내부 지지체 중의 내부 지지체는 상기 복수의 코어 기판 중 적어도 2개의 개별 코어 기판과 측방향으로 중첩해 있는 것인, 구조체.
  10. 방법으로서,
    캐리어 위에 복수의 제1 재배선 층을 형성하는 단계;
    내부 지지체를 상기 복수의 제1 재배선 층에 부착시키는 단계 - 상기 내부 지지체는 전기적 불활성 재료임 -;
    상기 복수의 제1 재배선 층 위에 그리고 상기 내부 지지체 위에 복수의 제2 재배선 층을 형성하는 단계;
    제1 상호접속 기판 및 제2 상호접속 기판을 상기 복수의 제2 재배선 층에 부착시키는 단계 - 상기 제1 상호접속 기판은 갭에 의해 상기 제2 상호접속 기판으로부터 측방향으로 분리되고, 상기 갭은 상기 내부 지지체와 측방향으로 정렬됨 -; 및
    복수의 집적 회로 다이를 상기 복수의 제1 재배선 층에 부착시키는 단계
    를 포함하는, 방법.
KR1020210003150A 2020-05-29 2021-01-11 반도체 디바이스 및 제조 방법 KR102506101B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031679P 2020-05-29 2020-05-29
US63/031,679 2020-05-29
US17/097,206 US11894318B2 (en) 2020-05-29 2020-11-13 Semiconductor device and method of manufacture
US17/097,206 2020-11-13

Publications (2)

Publication Number Publication Date
KR20210148846A KR20210148846A (ko) 2021-12-08
KR102506101B1 true KR102506101B1 (ko) 2023-03-06

Family

ID=77570567

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210003150A KR102506101B1 (ko) 2020-05-29 2021-01-11 반도체 디바이스 및 제조 방법

Country Status (5)

Country Link
US (2) US11784140B2 (ko)
KR (1) KR102506101B1 (ko)
CN (1) CN113380746A (ko)
DE (1) DE102020130962A1 (ko)
TW (1) TWI769758B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US20240203921A1 (en) * 2021-11-04 2024-06-20 Dyi-chung Hu Semiconductor substrate structure, semiconductor structure and manufacturing method thereof
US11948899B2 (en) * 2021-11-04 2024-04-02 Dyi-chung Hu Semiconductor substrate structure and manufacturing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011018948A (ja) * 2007-09-18 2011-01-27 Samsung Electro-Mechanics Co Ltd 多層印刷回路基板及びその製造方法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2004025805A1 (ja) 2002-09-12 2006-01-12 三菱電機株式会社 受電装置及び表示装置及び電力供給システム及び表示システム及び受電方法
US20090079083A1 (en) * 2007-09-26 2009-03-26 United Microelectronics Corp. Interconnect structure and fabricating method of the same
US8836127B2 (en) * 2009-11-19 2014-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect with flexible dielectric layer
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9087832B2 (en) * 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9472533B2 (en) * 2013-11-20 2016-10-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wire bondable fan-out EWLB package
JP2015146346A (ja) * 2014-01-31 2015-08-13 イビデン株式会社 多層配線板
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
JP6625872B2 (ja) * 2015-11-25 2019-12-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9806059B1 (en) 2016-05-12 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10529690B2 (en) * 2016-11-14 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
CN106876364A (zh) * 2017-03-15 2017-06-20 三星半导体(中国)研究开发有限公司 半导体封装件及其制造方法
JP2019041041A (ja) 2017-08-28 2019-03-14 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
US11328992B2 (en) * 2017-09-27 2022-05-10 Intel Corporation Integrated circuit components with dummy structures
US11171090B2 (en) * 2018-08-30 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
DE102019113476A1 (de) 2018-08-30 2020-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-bauelement und verfahren zu dessen herstellung
KR102163059B1 (ko) * 2018-09-07 2020-10-08 삼성전기주식회사 연결구조체 내장기판
US11069630B2 (en) * 2018-09-21 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for reducing thermal expansion mismatch during integrated circuit packaging
KR102538181B1 (ko) * 2018-10-24 2023-06-01 삼성전자주식회사 반도체 패키지
US10971446B2 (en) * 2018-11-30 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11217546B2 (en) * 2018-12-14 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded voltage regulator structure and method forming same
US20200243449A1 (en) * 2019-01-30 2020-07-30 Powertech Technology Inc. Package structure and manufacturing method thereof
US11380620B2 (en) * 2019-06-14 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including cavity-mounted device
US11600573B2 (en) * 2019-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with conductive support elements to reduce warpage
US11049802B2 (en) * 2019-07-18 2021-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11244879B2 (en) * 2019-09-26 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US11355428B2 (en) * 2019-09-27 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US11145614B2 (en) * 2019-10-18 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11462418B2 (en) * 2020-01-17 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11614592B2 (en) * 2020-01-22 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11215753B2 (en) * 2020-02-27 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Photonic semiconductor device and method
US11393746B2 (en) * 2020-03-19 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcing package using reinforcing patches
US11244939B2 (en) * 2020-03-26 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US11545406B2 (en) * 2020-10-08 2023-01-03 Advanced Semiconductor Engineering, Inc. Substrate structure, semiconductor package structure and method for manufacturing a substrate structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011018948A (ja) * 2007-09-18 2011-01-27 Samsung Electro-Mechanics Co Ltd 多層印刷回路基板及びその製造方法

Also Published As

Publication number Publication date
US20230369249A1 (en) 2023-11-16
TW202213692A (zh) 2022-04-01
US20220359427A1 (en) 2022-11-10
KR20210148846A (ko) 2021-12-08
US12057410B2 (en) 2024-08-06
TWI769758B (zh) 2022-07-01
CN113380746A (zh) 2021-09-10
DE102020130962A1 (de) 2021-12-02
US11784140B2 (en) 2023-10-10

Similar Documents

Publication Publication Date Title
KR102397032B1 (ko) 반도체 디바이스 및 제조 방법
US20240274483A1 (en) Integrated circuit package and method
US11664350B2 (en) Semiconductor device and method of manufacture
KR102506101B1 (ko) 반도체 디바이스 및 제조 방법
US12100664B2 (en) Semiconductor device with curved conductive lines and method of forming the same
US11482484B2 (en) Symmetrical substrate for semiconductor packaging
KR102424012B1 (ko) 반도체 패키지 및 방법
TWI771870B (zh) 半導體封裝及其形成方法
US20240339408A1 (en) Semiconductor Package and Method
US20240021510A1 (en) Symmetrical substrate for semiconductor packaging
US20230386866A1 (en) Semiconductor Package and Method of Forming Thereof
US11894318B2 (en) Semiconductor device and method of manufacture
US20220359465A1 (en) Package structures and method for forming the same
US20240021511A1 (en) Semiconductor Package and Method of Forming Same
US20230253368A1 (en) Semiconductor Device and Method of Manufacture
US20240355762A1 (en) Semiconductor Device and Method of Manufacture
US11830859B2 (en) Package structures and method for forming the same
US11652037B2 (en) Semiconductor package and method of manufacture
US11444034B2 (en) Redistribution structure for integrated circuit package and method of forming same
US20230377905A1 (en) Dummy through vias for Integrated Circuit Packages and Methods of Forming the Same
US20220037243A1 (en) Package structure and method

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant