KR20210049558A - 반도체 패키지 - Google Patents

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KR20210049558A
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Abstract

본 발명의 실시예에 따른 반도체 패키지는, 서로 반대에 위치한 제1 면과 제2 면을 가지며, 캐비티를 구비하는 프레임; 상기 프레임의 상기 캐비티 내에 배치되는 제1 반도체 칩; 상기 프레임 상의 제2 반도체 칩; 상기 프레임의 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩과 전기적으로 연결되며 제1 재배선과 및 제1 재배선 비아를 갖는 제1 재배선 구조를 포함하는 제1 연결 구조체; 상기 제1 연결 구조체가 상기 프레임의 상기 제1 면과 접하는 제3 면의 반대측인 제4 면의 중앙 영역에 배치된 제1 패드 및 상기 제4 면의 가장자리 영역에 배치된 제2 패드; 상기 프레임의 제2 면 상에 "l되며, 상기 제2 반도체 칩과 전기적으로 연결되며 제2 재배선층 및 제2 재배선 비아를 갖는 제2 재배선 구조를 포함하는 제2 연결 구조체; 및 상기 제1 연결 구조체의 상기 제4 면 측에서, 상기 제1 패드 상에 배치되는 전기 연결 금속;을 포함하고, 상기 전기 연결 금속은 상기 제2 패드 상에 배치되지 않을 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 스마트 전자기기들이 발전함 따라 이에 사용되는 부품들의 사양도 높아져 가고 있다. 예를 들면, 스마트 전자기기의 핵심 부품인 어플리케이션 프로세서(AP: Application Process)의 사양은 급격하게 발전하고 있다. AP의 성능을 향상시키기 위해 여러 방법들을 적용하고 있는데, 그 방법들 중 최근에 적용하고 있는 방법이 AP의 기능별 분할(partition) 방식이다. 예를 들면, 기능별로 다이(die)를 분할하여 최적의 공정 및 특성에 맞도록 각각의 반도체 칩으로 설계하여 패키징하게 되면, 기존의 단일 AP 보다 더 우수한 성능을 구현할 수 있다. 다만, 이 경우 높은 수준의 패키징 방법이 요구된다. 따라서, 분할된 복수의 반도체 칩을 최적의 신호 및 파워 특성을 가지도록 패키징할 수 있는 패키지 구조가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 패키지는, 서로 반대에 위치한 제1 면과 제2 면을 가지며, 캐비티를 구비하고, 배선층과 배선 비아를 갖는 배선 구조를 포함하는 프레임; 상기 프레임의 상기 캐비티 내에 배치되며, 제1 접속 패드를 갖는 제1 반도체 칩; 상기 프레임의 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩이 배치된 제3 면 및 상기 제3 면의 반대측인 제4 면을 갖고, 상기 제1 접속 패드 및 상기 배선 구조와 전기적으로 연결되며 제1 재배선층과 제1 재배선 비아를 갖는 제1 재배선 구조를 포함하는 제1 연결 구조체; 상기 프레임의 상기 제2 면 상에 배치되며, 상기 배선 구조와 전기적으로 연결되며 제2 재배선층 및 제2 재배선 비아를 갖는 제2 재배선 구조를 포함하는 제2 연결 구조체; 상기 제1 연결 구조체의 상기 제4 면 상에 배치되며, 상기 제2 재배선 구조에 전기적으로 연결된 제1 패드 및 제2 패드; 상기 제1 연결 구조체의 상기 제4 면 상에 배치되며, 상기 제1 및 제2 패드를 노출하는 복수의 개구를 갖는 제1 패시베이션층; 상기 제2 연결 구조체 상에 배치되며, 본딩 와이어를 통해 상기 제2 재배선 구조와 전기적으로 연결된 제2 접속 패드를 포함하는 제2 반도체 칩; 및 상기 제1 패드 상에만 배치되는 전기 연결 금속;을 포함하고, 상기 제1 및 제2 재배선 구조와 상기 배선 구조는, 상기 제1 반도체 칩의 제1 접속 패드와 상기 제2 반도체 칩의 제2 접속 패드를 전기적으로 연결하는 제어 신호 경로와, 상기 제2 반도체 칩의 제2 접속 패드와 상기 제2 패드를 전기적으로 연결하는 테스트 신호 경로를 제공할 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 서로 반대에 위치한 제1 면과 제2 면을 가지며, 캐비티를 구비하는 프레임; 상기 프레임의 상기 캐비티 내에 배치되는 제1 반도체 칩; 상기 프레임 상의 제2 반도체 칩; 상기 프레임의 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩과 전기적으로 연결되며 제1 재배선과 및 제1 재배선 비아를 갖는 제1 재배선 구조를 포함하는 제1 연결 구조체; 상기 제1 연결 구조체가 상기 프레임의 상기 제1 면과 접하는 제3 면의 반대측인 제4 면의 중앙 영역에 배치된 제1 패드 및 상기 제4 면의 가장자리 영역에 배치된 제2 패드; 상기 프레임의 제2 면 상에 "l되며, 상기 제2 반도체 칩과 전기적으로 연결되며 제2 재배선층 및 제2 재배선 비아를 갖는 제2 재배선 구조를 포함하는 제2 연결 구조체; 및 상기 제1 연결 구조체의 상기 제4 면 측에서, 상기 제1 패드 상에 배치되는 전기 연결 금속;을 포함하고, 상기 전기 연결 금속은 상기 제2 패드 상에 배치되지 않을 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 서로 반대에 위치한 제1 면과 제2 면을 가지며, 캐비티를 구비하고, 배선층과 배선 비아를 갖는 배선 구조를 포함하는 프레임; 상기 프레임의 상기 캐비티 내에 배치되며, 제1 접속 패드를 포함하는 제1 반도체 칩; 상기 프레임의 상기 제1 면 상에 배치되며, 상기 배선 구조와 전기적으로 연결되며 제1 재배선층과 제1 재배선 비아를 갖는 제1 재배선 구조를 포함하는 제1 연결 구조체; 상기 제1 연결 구조체 상에 배치되며 가장자리 영역에 테스트용 개구를 포함하는 제1 패시베이션층; 상기 프레임의 상기 제2 면 상에 배치되며, 상기 배선 구조와 전기적으로 연결되며 제2 재배선층과 제2 재배선 비아를 갖는 제2 재배선 구조를 포함하는 제2 연결 구조체; 상기 제2 연결 구조체 상에 배치되며, 제2 접속 패드를 포함하는 제2 반도체 칩; 및 상기 제1 재배선 구조와 전기적으로 연결되며 상기 테스트용 개구에 의해 하면이 노출된 테스트 패드;를 포함하고, 상기 제1 및 제2 재배선 구조와 상기 배선 구조는, 상기 제2 반도체 칩의 제2 접속 패드와 상기 테스트 패드를 전기적으로 연결하는 테스트 신호 경로를 제공할 수 있다.
테스트 패드를 포함하여 반도체 칩의 불량 테스트를 통해 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 5 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 패키지를 도시하는 단면도이다. 도 2는 도 1의 반도체 패키지를 절단선 I-I' 를 따라서 절단한 단면을 도시한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서로 반대에 위치한 제1 면(110a)과 제2 면(110b)을 가지며, 캐비티(110c)를 구비한 프레임(110), 프레임(110)의 캐비티(110c) 내에 배치되며, 제1 접속 패드(125)를 갖는 제1 반도체 칩(120), 프레임(110)의 제2 면(110b) 상에 배치되며 프레임(110) 및 제1 반도체 칩(120) 각각의 적어도 일부를 덮으며 프레임(110)의 캐비티(110c)의 적어도 일부를 채우는 봉합재(130), 프레임(110)의 제1 면(110a) 상에 배치되며, 제1 반도체 칩(120)이 배치된 제3 면(140a) 및 제3 면(140a)의 반대측인 제4 면(140b)을 갖는 제1 연결 구조체(140), 제1 연결 구조체(140)의 제4 면(140b) 상에 배치되며 복수의 개구를 갖는 제1 패시베이션층(149), 제1 패시베이션층(149)의 복수의 개구에 의해 하면이 각각 노출된 제1 및 제2 패드(144, 145), 프레임(110)의 제2 면(110b) 상에 배치되는 제2 연결 구조체(150), 제2 연결 구조체(150) 상에 배치되며 노출된 상면을 갖는 제3 패드(154), 봉합재(130)와 제2 연결 구조체(150) 사이에 배치된 제2 패시베이션층(159), 제2 연결 구조체(150) 상에 배치되는 제2 반도체 칩(160), 및 제1 패시베이션층(149)의 복수의 개구에 배치된 전기 연결 금속(170), 제2 연결 구조체(150) 상에 배치되며 제2 반도체 칩(160)의 적어도 일부를 덮는 몰딩재(180)를 포함할 수 있다.
프레임(110)은 관통홀 형태의 캐비티(110c)를 가지며, 제1 반도체 칩(120)은 제1 접속 패드(125)가 배치된 면이 제1 연결 구조체(140)의 제3 면(140a)을 향하도록 캐비티(110c)에 배치될 수 있다. 프레임(110)은 제1 내지 제3 배선층(112a, 112b, 112c)과 제1 및 제2 배선비아층(113a, 113b)을 갖는 배선 구조를 포함할 수 있다. 프레임(110)은 제1 연결 구조체(140)의 제3 면(140a)과 접하는 제1 절연층(111a), 제1 연결 구조체(140)의 제3 면(140a)과 접하며 제1 절연층(111a)에 매립된 제1 배선층(112a), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제2 배선층(112b), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치되며 제2 배선층(112b)의 적어도 일부를 덮는 제2 절연층(111b), 제2 절연층(111b)의 제2 배선층(112b)이 매립된 측의 반대측 상에 배치된 제3 배선층(112c), 제1 절연층(111a)을 관통하며 제1 및 제2 배선층(112a, 112b)을 전기적으로 연결하는 제1 배선비아층(113a), 및 제2 절연층(111b)을 관통하며 제2 및 제3 배선층(112b, 112c)을 전기적으로 연결하는 제2 배선비아층(113b)을 포함한다.
제1 및 제2 절연층(111a, 111b)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
제1 내지 제3 배선층(112a, 112b, 112c)은 제1 반도체 칩(120)의 제1 접속 패드(125)를 재배선하는 역할을 수행할 수 있으며, 반도체 패키지(100A)의 상/하부 연결을 위한 배선비아층(113a, 113b)을 위한 패드 패턴을 제공하는 역할을 수행할 수 있다. 제1 내지 제3 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 내지 제3 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 제1 내지 제3 배선층(112a, 112b, 112c)은 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 전원과 관련된 그라운드 패턴과 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
제1 및 제2 배선비아층(113a, 113b)은 서로 다른 층에 형성된 제1 내지 제3 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 제1 프레임(110) 내에 전기적 경로를 형성시킨다. 또한, 제1 및 제2 배선비아층(113a, 113b)은 제1 연결구조체(140)와 전기 연결 금속(170)의 사이에 전기적 경로를 형성시킨다. 제1 및 제2 배선비아층(113a, 113b)의 형성물질로는 금속 물질을 사용할 수 있다. 제1 및 제2 배선비아층(113a, 113b) 각각은 금속 물질로 완전히 충전된 필드 비아일 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨퍼멀 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 한편, 제1 및 제2 배선비아층(113a, 113b)은 제1 내지 제3 배선층(112a, 112b, 112c)의 적어도 일부와 일체화될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 반도체 칩(120, 160)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 제한되지 않는 일례로써, 제1 및 제2 반도체 칩(120, 160)이 합쳐져서 하나의 완전한 어플리케이션 프로세서(AP)를 구성할 수 있다. 이 경우, 제1 및 제2 반도체 칩(120, 160)은 각각 어플리케이션 프로세서(AP) 중 일부 기능이 분할된 칩, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등일 수도 있으며, 이에 예시되지 않은 다른 기능을 갖는 분할된 칩일 수도 있다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2 반도체 칩(120, 160) 중 적어도 하나는 휘발성 메모리(DRAM), 비-휘발성 메모리(ROM), 플래시 메모리 등의 메모리일 수도 있다. 제1 및 제2 반도체 칩(120, 160)은 상술한 것과 같이 기능 및 스케일을 포함하는 사양이 서로 다를 수 있으며, 제2 반도체 칩(160)은 제1 반도체 칩(120)보다 고사양의 칩일 수 있다. 또한, 제2 반도체 칩(160)은 제1 반도체 칩(120)보다 큰 사이즈를 가질 수 있으나, 이에 한정되지는 않는다. 본 발명의 일 실시예에 따른 반도체 패키지는 제1 반도체 칩(120)이 컨트롤러 일 수 있으며, 제2 반도체 칩(160)은 플래시 메모리로서, 제1 반도체 칩(120)과 연동되어 동작할 수 있으며, 이러한 반도체 패키지는 eMMC(embedded Multi Media Card) 또는 UFS(Universal Flash Storage)일 수 있다.
봉합재(130)는 프레임(110) 및 제1 반도체 칩(120) 등을 보호할 수 있다. 봉합재(130)의 봉합형태는 특별히 제한되지 않는다. 예를 들면, 봉합재(130)는 프레임(110)의 제2 면(110b)을 덮을 수 있으며, 캐비티(110c)의 적어도 일부를 채울 수 있다. 봉합재(130)가 캐비티(110c)를 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, ABF(Ajinomoto Build-up Film), EMC(Epoxy Molding Compound) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
제1 연결 구조체(140)는 제1 재배선층(142)과 제1 재배선 비아(142)를 갖는 제1 재배선 구조를 포함할 수 있으며, 제2 연결 구조체(150)는 제2 재배선층(152)과 제2 재배선 비아(153)를 갖는 제2 재배선 구조를 포함할 수 있다. 제1 및 제2 연결 구조체(140, 150)는 각각 제1 및 제2 재배선 절연층(141, 151)과 제1 및 제2 재배선 절연층(141, 151) 상에 배치된 제1 및 제2 재배선층(142, 152)과 제1 및 제2 재배선 절연층(141, 151)을 관통하는 제1 및 제2 재배선 비아(143, 153)를 가질 수 있다. 제1 연결 구조체(140)는 제1 및 제2 연결구조체(140, 150)의 제1 및 제2 재배선 절연층(141, 151), 제1 및 제2 재배선층(142, 162), 및 제1 및 제2 재배선 비아(143, 163)는 도면에 도시한 것 보다 많은 수의 층으로 구성될 수 있다. 또는, 도면에 도시한 것 보다 적은 수의 층으로 구성될 수 있다.
제1 연결 구조체(140)는 제1 반도체 칩(120)의 제1 접속 패드(125)를 재배선할 수 있다. 또한, 제1 접속 패드(125)를 기능에 따라서 프레임(110)의 배선층(112a, 112b, 112c)과 각각 전기적으로 연결할 수 있다. 제2 연결 구조체(150)는 제2 반도체 칩(160)의 제2 접속 패드(165)를 재배선할 수 있다. 또한, 제1 및 제2 연결구조체(140, 150)는 서로 전기적으로 연결될 수 있으며, 제1 접속 패드(125)를 제2 접속 패드(165)와 전기적으로 연결할 수 있다. 제1 및 제2 연결 구조체(140, 150)를 통하여 다양한 기능을 갖는 수십 수백만 개의 제1 및 제2 접속 패드(125, 165)가 재배선 될 수 있으며, 전기연결금속(170)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다.
제1 및 제2 재배선 절연층(141, 151)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 제1 및 제2 재배선 절연층(141, 151)은 각각 감광성 절연층일 수 있다. 제1 및 제2 재배선 절연층(141, 151)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 제1 및 제2 재배선 절연층(141, 151)이 각각이 다층 구조인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 제1 및 제2 재배선 절연층(141, 151) 각각이 다층 구조인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 재배선층(142, 152)은 실질적으로 제1 및 제2 접속 패드(125, 165)를 재배선하는 역할을 수행할 수 있으며, 상술한 전기적 연결 경로를 제공할 수 있다. 제1 재배선층(142)은 제1 접속 패드(125) 및 배선층(112a, 112b, 112c)과 전기적으로 연결될 수 있으며, 제2 재배선층(152)은 배선층(112a, 112b, 112c)과 전기적으로 연결될 수 있다. 제1 및 제2 재배선층(142, 152)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2 재배선층(142, 152)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다.
제1 재배선 비아(143)는 제1 재배선층(142), 제1 접속 패드(125), 및 최하위의 제3 배선층(112c)에 연결되어, 서로 다른 층에 형성된 제1 재배선층(142), 제1 접속 패드(125), 배선층(112a, 112b, 112c) 등을 서로 전기적으로 연결시키며, 그 결과 제1 연결구조체(140) 내에 전기적 경로를 형성시킨다. 제2 재배선 비아(153)는 서로 다른 층에 형성된 제2 재배선층(152) 및 제2 접속 패드(165) 등을 서로 전기적으로 연결시키며, 그 결과 제2 연결구조체(160) 내에 전기적 경로를 형성시킨다. 제1 및 제2 재배선 비아(143, 153)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2 재배선 비아(143, 153)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 제1 및 제2 재배선 비아(143, 153)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 제1 및 제2 재배선 비아(143, 153)에서 서로 반대일 수 있으며, 제1 재배선 비아(143)의 테이퍼 방향은 프레임(110)의 배선비아층(113a, 113b)의 테이퍼 방향과 반대일 수 있다.
제1 패드(144)는 제1 연결 구조체(140)의 제4 면(140b)의 중앙 영역(R1)에 배치될 수 있다. 제1 패드(144)는 제1 및 제2 재배선 구조에 전기적으로 연결될 수 있다. 제1 패드(144)는 제1 재배선층(142), 제1 재배선 비아(143), 및 제1 접속 패드(125)를 통해 제1 반도체 칩(120)과 전기적으로 연결될 수 있다. 제1 패드(144)는 제1 패시베이션층(149)의 복수의 개구를 통해 전기 연결 금속(170)과 전기적으로 연결될 수 있다.
제2 패드(145)는 제1 및 제2 재배선 구조에 전기적으로 연결될 수 있다. 제2 패드(145)는 제1 재배선층(142), 제1 재배선 비아(143) 및 제1 접속 패드(125)를 통해 제1 반도체 칩(120)과 전기적으로 연결될 수 있고, 배선층(112a, 112b, 112c), 배선비아층(113a, 113b), 제2 재배선층(152), 제2 재배선 비아(153) 및 제2 접속 패드(165)를 통해 제2 반도체 칩(160)과도 전기적으로 연결될 수 있다. 제2 패드(145)는 제1 연결 구조체(140)의 제4 면(140b)의 가장자리 영역(R2) 배치되며, 제1 패시베이션층(149)의 테스트용 개구(149a)에 의해 정의되는 제4 면(140b)의 일 영역에 의해 그 하면(145a)이 노출될 수 있다. 제4 면(140b)의 가장자리 영역(R2)에서 제2 패드(145)가 배치되는 모양, 개수 등은 도 1에 도시된 것에 한정되지 않고, 설계 디자인에 따라 다양하게 변경될 수 있다. 전기 연결 금속(170)은 제2 패드(145) 상에 배치되지 않을 수 있고, 제2 패드(145)는, 노출된 하면(145a)에 테스트용 외부 접속 단자가 접촉하여 제2 반도체 칩(160)의 크랙이나 쇼트 결함 등의 불량을 테스트할 수 있는 패드를 제공할 수 있다. 제2 패드(145)는 테스트 패드일 수 있다.
제3 패드(154)는 제2 재배선층(152) 및 제2 재배선 비아(153)와 전기적으로 연결되며 본딩 와이어(168)를 통해 제2 반도체 칩(160)과 전기적으로 연결될 수 있으며, 제2 재배선 절연층(151)에 형성된 복수의 개구에 의해 노출된 상면(154a)을 가질 수 있다.
제1 내지 제3 패드(144, 145, 154)는 Ni/Au 층을 포함할 수 있으며, UBM(Under Bump Metallurgy) 패드일 수 있으나, 이에 한정되는 것은 아니다. 제1 내지 제3 패드(144, 145, 154)가 노출된 면의 모양은, 예를 들어, 사각형, 마름모, 원형 등일 수 있으며, 제1 내지 제3 패드(144, 145, 154)는 SMD(Solder Mask Defined BGA Pads) 또는 NSMD(Non-Solder Mask Defined BGA Pads)일 수 있으나, 이에 한정되는 것은 아니다.
제1 패시베이션층(149)은 제1 연결 구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제1 패시베이션층(149)은 최하위의 제1 재배선 절연층(141) 및 최하위의 제1 재배선층(142)의 적어도 일부를 덮을 수 있다. 제1 패시베이션층(149)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1 패시베이션층(149)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1 패시베이션층(149)은 각각 최하위의 제1 재배선층(142)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다. 상기 복수의 개구 중 적어도 하나는 상기 제4 면(140b)의 가장자리 영역(R2)에 배치되는 테스트용 개구(149a)일 수 있다.
제2 패시베이션층(159)은 프레임(110)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제2 패시베이션층(159) 역시 열경화성 수지를 포함할 수 있다. 예컨대, 제2 패시베이션층(159)도 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제2 패시베이션층(159)은 제2 재배선층(152)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
제2 반도체 칩(160)은 봉합재(130) 상에 배치된 접착층(161) 상에 배치될 수 있다. 접착층(161)은 봉합재(130)와 제2 반도체 칩(160)을 접착시키는 층일 수 있다. 제2 반도체 칩(160)은 본딩 와이어(168)을 통해 제3 패드(154)와 전기적으로 연결되는 제2 접속 패드(165)를 포함할 수 있다.
전기 연결 금속(170)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100A)는 전기 연결 금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기 연결 금속(170)은 제1 패시베이션층(149)의 복수의 개구 상에 각각 배치된다. 따라서, 노출된 제1 재배선층(142)과 전기적으로 연결될 수 있다. 필요에 따라서는, 제1 패시베이션층(149)의 복수의 개구에 언더범프금속이 형성될 수도 있으며, 이 경우에는 상기 언더범프금속을 통하여 노출된 제1 재배선층(142)과 전기적으로 연결될 수 있다. 전기 연결 금속(170)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
전기 연결 금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기 연결 금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기 연결 금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기 연결 금속(170)의 수는 제1 및 제4 접속 패드(125, 165)의 수에 따라서 수십 내지 수만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기 연결 금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(100A)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터커넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
몰딩재(180)는 제2 반도체 칩(160)을 보호하기 위한 부가적인 구성일 수 있다. 몰딩재(180)는 제2 반도체 칩(160)의 적어도 일부를 덮을 수 있다. 몰딩재(180)는 봉합재(130)와는 다른 재료를 포함할 수 있다. 예를 들면, 몰딩재(180)는 에폭시 몰딩 화합물(EMC: Epoxy Molding Compound)일 수 있다. 필요에 따라서는, 제2 반도체 칩(160)의 방열을 위하여, 몰딩재(180)를 그라인딩 처리할 수도 있다. 그라인딩 결과, 제2 반도체 칩(160)의 상면이 노출될 수 있다. 실시예들에 따라, 몰딩재(180)의 상부에는 별도의 패키지, 예를 들어 메모리 패키지가 패키지 온 패키지(POP) 형태로 더 배치될 수도 있다.
상기 제1 및 제2 재배선 구조와 상기 배선 구조는 전기적으로 연결될 수 있다. 상기 제1 및 제2 재배선 구조와 상기 배선 구조는, 제1 반도체 칩(120)의 제1 접속 패드(125)와 제2 반도체 칩(160)의 제2 접속 패드(165)를 전기적으로 연결하는 제어 신호 경로(S1)을 제공할 수 있다. 예를 들어, 제2 반도체 칩(160)은 제1 재배선층(142), 제1 재배선 비아(143), 배선층(112a, 112b, 112c), 배선비아층(113a, 113b), 제2 재배선층(152), 제2 재배선 비아(153), 제3 패드(154), 및 본딩 와이어(168)를 따라 연결된 제어 신호 경로(S1)에 의해, 제1 반도체 칩(120)과 전기적으로 연결될 수 있다. 제2 반도체 칩(160)은 제1 반도체 칩(120)과 전기적으로 연결되어 제1 반도체 칩(120)에 연동되어 동작할 수 있다. 제어 신호 경로(S1)에서, 제1 재배선층(142), 제1 재배선 비아(143), 배선층(112a, 112b, 112c) 등의 배치 및/또는 개수는 제한되지 않고, 설계 디자인에 따라 다양하게 변경될 수 있다. 일 실시예에서, 제어 신호 경로(S1)는 제2 패드(145)와는 연결되지 않고 제1 반도체 칩(120)과 제2 반도체 칩(160)을 전기적으로 연결시키는 전기 신호 경로일 수 있다.
상기 제1 및 제2 재배선 구조와 상기 배선 구조는, 상기 제2 반도체 칩(160)의 제2 접속 패드(165)와 제2 패드(145)를 전기적으로 연결하는 테스트 신호 경로(S2)를 제공할 수 있다. 예를 들어, 테스트 신호 경로(S2)는 제2 패드(145)와 제2 반도체 칩(160)의 사이에, 제1 재배선층(142), 제1 재배선 비아(143), 배선층(112a, 112b, 112c), 배선비아층(113a, 113b), 제2 재배선층(152), 제2 재배선 비아(153), 제3 패드(154), 및 본딩 와이어(168)를 연결하는 신호 경로일 수 있다.
테스트 신호 경로(S2)는 외부 환경으로부터 제1 반도체 칩(140)을 거치지 않고 제2 패드(145)와 제2 반도체 칩(160)의 사이를 전기적으로 연결시키는 전기적 경로일 수 있다. 테스트 신호 경로(S2)를 통해 제2 반도체 칩(160)은 외부 환경과 직접적으로 연결될 수 있고, 크랙, 쇼트 결함 등의 불량 테스트를 수행할 수 있다. 이로써, 제2 반도체 칩(160)의 제조과정에서 발생할 수 있는 불량들을 사전에 발견할 수 있다. 완성된 반도체 패키지의 성능 테스트 이전에, 적층된 제2 반도체 칩(160)의 불량을 사전에 발견하여 테스트 시간을 단축시킬 수 있으며, 크랙이나 쇼트 결함으로 발생하는 과전류로 인한 테스트 장치의 손상을 방지할 수 있다. 테스트 신호 경로(S2)를 통해 제2 반도체 칩(160)을 테스트하는 경우, 제1 반도체 칩(120)은 동작하지 않을 수 있다.
일 실시예에서, 제2 패드(145)부터 테스트 신호 경로(S2)를 통해 전기적으로 연결된 제2 접속 패드(165)는 제1 접속 패드(125)부터 제어 신호 경로(S1)를 통해 전기적으로 연결된 제2 접속 패드(165)와 서로 동일할 수도 있고, 서로 다를 수도 있다. 제어 신호 경로(S1) 및 테스트 신호 경로(S2)는 동일한 제2 접속 패드(165)를 공유할 수도 있고, 공유하지 않을 수도 있다.
테스트 신호 경로(S2)는, 제어 신호 경로(S1)와 공유하는 제1 구간과, 제어 신호 경로(S1)로부터 분기하여 제2 패드(145)에 연결하는 제2 구간을 포함할 수 있다. 상기 제2 구간은 제어 신호 경로(S1)로부터 배선 구조에서 분기될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 패키지를 도시하는 단면도이다. 도 3은 도 1의 반도체 패키지를 절단선 I-I' 를 따라서 절단한 단면에 대응하는 영역을 도시한다.
본 발명의 일 실시예에 따른 반도체 패키지(100B)는 도 2에서 설명한 실시예에서와 달리, 테스트 신호 경로(S2)는, 제어 신호 경로(S1)와 공유하는 제1 구간과 제어 신호 경로(S1)로부터 분기하여 제2 패드(145)에 연결하는 제2 구간을 포함할 수 있고, 상기 제2 구간은 제어 신호 경로(S1)로부터 상기 제1 재배선 구조에서 분기될 수 있다. 예를 들어, 상기 제2 구간은 제어 신호 경로(S1)로부터 제2 배선층(112b)에서 분기될 수 있다. 다시 말해, 제어 신호 경로(S1) 및 테스트 신호 경로(S2)는 제2 접속 패드(168), 본딩 와이어(168), 제3 패드(154), 제2 재배선층(152), 제2 재배선 비아(153), 제3 배선층(112c), 제2 배선비아층(113b), 및 제2 배선층(112b)을 연결하는 신호 경로를 공유할 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에서, 제2 패드(145)부터 테스트 신호 경로(S2)를 통해 전기적으로 연결된 제2 접속 패드(165)는 제1 접속 패드(125)부터 제어 신호 경로(S1)를 통해 전기적으로 연결된 제2 접속 패드(165)와 서로 동일할 수도 있고, 서로 다를 수도 있다.
다른 실시예에서, 상기 제2 구간은 제어 신호 경로(S1)로부터 제1 배선층(112a)에서 분기될 수 있으며, 제3 배선층(113c)에서 분기될 수도 있으나, 이에 한정되는 것은 아니다.
도 4는 예시적인 실시예들에 따른 반도체 패키지를 도시하는 단면도이다. 도 4은 도 1의 반도체 패키지를 절단선 I-I' 를 따라서 절단한 단면에 대응하는 영역을 도시한다.
본 발명의 일 실시예에 따른 반도체 패키지(100C)는 제2 반도체 칩(160) 상의 접착층(191), 접착층(191) 상에 배치되며 제3 접속 패드(195)를 포함하는 제3 반도체 칩(190), 제3 접속 패드(195)와 연결된 본딩 와이어(198), 본딩 와이어(198)와 연결된 제2 재배선층(152) 상의 제4 패드(155)를 더 포함할 수 있다.
제3 반도체 칩(190)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 제3 반도체 칩(190)은 휘발성 메모리(DRAM), 비-휘발성 메모리(ROM), 플래시 메모리 등의 메모리일 수도 있다. 또한, 제3 반도체 칩(190)은 제2 반도체 칩(160)보다 작은 사이즈를 가질 수 있으나, 이에 한정되지는 않는다. 제3 반도체 칩(190)은 제1 및 제2 반도체 칩(120, 160)과 독립적일 수 있으며, 별개로 형성된 제1 및 제2 연결 구조체(140, 150) 내의 배선층들로 연결된 전기적 신호 경로에 의해 동작할 수 있다. 이로써, 다양한 반도체 칩이 실장 또는 적층될 수 있으며, 소형화된 반도체 패키지를 제공할 수 있다. 본 발명의 반도체 패키지는 제3 반도체 칩(190)이 더 적층된 것에 한정되지 않으며, 복수의 반도체 칩이 더 적층될 수도 있다.
도 5 내지 도 15는 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 공정 순서에 따라 도시한 도면들이다.
도 5를 참조하면, 캐리어 기판(210) 상에 제1 배선층(112a)과 제1 절연층(111a)을 형성할 수 있다.
캐리어 기판(210)은 코어층(211) 및 코어층(211)의 양면에 각각 형성된 금속막(212, 213)을 포함할 수 있다. 코어층(211)은 절연수지 또는 무기필러 및/또는 유리 섬유를 포함한 절연수지(예, 프리프레그)일 수 있으며, 금속막(212, 213)은 구리(Cu)와 같은 금속막일 수 있다. 캐리어 기판(210)의 일면에 이형층(미도시)이 배치될 수 있다. 이러한 캐리어 기판(210)의 구조 및 이형층의 채용 여부는 다양한 형태로 변경되어 실시될 수 있다.
제1 배선층(112a)은 일체화된 연결 비아 없이 패턴만으로 제공된다. 본 공정에서, 캐리어 기판(210)의 양면에 제1 배선층(112a)을 형성한 후에, 제1 배선층(112a) 상을 덮도록 제1 절연층(111a)을 형성할 수 있다. 제1 절연층(111a)은 필름 형태를 라미네이션 하거나, 액상 형태를 도포 및 경화 방법으로 형성할 수 있다.
도 6을 참조하면, 제1 절연층(111a)에 제1 비아홀(h1)을 형성할 수 있다.
제1 절연층(111a)에 제1 배선층(112a) 일부를 노출시키는 제1 비아홀(h1)을 형성할 수 있다. 제1 절연층(111a)이 PID인 경우에, 제1 절연층(111a)의 제1 비아홀(h1)은 포토리소그래피 공정을 이용하여 수행될 수 있으며, 미세 피치의 홀 배열을 구현할 수 있다.
도 7을 참조하면, 제1 비아홀(h1)을 채우는 제1 배선비아층(113a) 및 제1 배선비아층(113a)와 연결되고 제1 절연층(111a)의 일부를 덮는 제2 배선층(112b)을 형성할 수 있다. 다음으로, 제2 배선층(112b) 및 제1 절연층(111a)의 적어도 일부를 덮는 제2 절연층(111b)을 형성할 수 있다.
제2 배선층(112b)은 원하는 패턴으로 드라이 필름을 형성한 후에 이를 이용한 도금 공정을 수행함으로써 제1 배선비아층(113a)와 함께 형성될 수 있다. 제1 배선비아층(113a)는 그 형성 방향에 의해 테어퍼진 단면 형상을 가질 수 있다. 예를 들어, 제1 배선비아층(113a)는 제2 배선층(112b)에서 제1 배선층(112a)로 갈수록 폭이 줄어들 수 있다.
도 8 및 도 9를 참조하면, 제2 절연층(111b)에 제2 비아홀(h2)을 형성하고, 제2 비아홀(h2)을 채우는 제2 배선비아층(113b) 및 제2 배선비아층(113b)와 연결되고 제2 절연층(111b)의 일부를 덮는 제3 배선층(112c)을 형성할 수 있다. 이로써, 제1 및 제2 절연층(111a, 111b), 제1 내지 제3 배선층(112a, 112b, 112c), 제1 및 제2 배선비아층(113a, 113b)을 포함하는 프레임(110)을 형성할 수 있다.
도 10을 참조하면, 캐리어 기판(210)을 제거할 수 있다. 캐리어 기판(210)의 코어층(211)과 금속막(212, 213)을 제거하여, 양면에 형성된 프레임(110)을 각각 얻을 수 있다. 프레임(110)은 제3 배선층(112c)이 배치되고 제2 절연층(111b)의 적어도 일부가 노출된 면인 제1 면(110a)과 제1 절연층(111a)의 적어도 일부가 노출된 면인 제2 면(110b)을 가질 수 있다.
도 11을 참조하면, 프레임(110)을 점착 필름(220) 상에 점착시키고, 프레임(110)의 가운데를 관통하는 관통홀 형태의 캐비티(110c)를 형성하고, 캐비티(110c) 내에 제1 반도체 칩(120)을 실장하고, 제1 반도체 칩(120)을 봉합하는 봉합재(130)을 형성할 수 있다.
점착 필름(220)은 프레임의 제1 절연층(111a)의 하측에 부착될 수 있다. 점착 필름(220)은 에폭시 수지를 포함하는 테이프 등일 수 있다. 프레임(110)의 캐비티(110c)에는 제1 반도체 칩(120)이 탑재되고, 적절한 봉합 물질을 이용하여 제1 반도체 칩(120)을 봉합하는 봉합재(130)를 형성할 수 있다. 봉합재(130)는 프레임(110) 상면까지 확장되어 제3 배선층(112c)을 덮을 수 있다. 제1 반도체 칩(120)은 제1 접속 패드(125)를 포함하고, 제1 접속 패드(125)가 배치된 면이 캐비티(110c) 내에서 점착 필름(220)을 향하도록 탑재될 수 있다.
도 12를 참조하면, 점착 필름(220)을 제거한 후에, 제거된 표면에 제1 연결 구조체(140)를 형성할 수 있다.
제1 연결 구조체(140)는 프레임(110)의 제1 면(110a) 상에 배치될 수 있다. 제1 연결 구조체(140)는 라미네이션 또는 도포 방법을 이용하여 절연층(141)을 형성하고, 절연층(141)에 비아홀을 형성하고, 전해 도금이나 무전해 도금으로 제1 재배선층(142) 및 제1 재배선 비아(143)를 형성하는 방법으로 형성할 수 있다. 절연층으로서 PID를 사용하는 경우에 비아홀은 포토리소그래피 방법을 이용하여 미세 피치로 형성할 수 있다.
제1 재배선 비아(143)는 제1 반도체 칩(120)의 제1 접속 패드(125)와 각각 연결되고, 제1 재배선층(142)와 각각 연결될 수 있다. 제1 재배선층(142) 중 적어도 하나는 제1 배선층(112a)과 제1 접속 패드(125)와 함께 전기적으로 연결될 수 있다. 상기 제1 배선층(112a)과 제1 접속 패드(125)와 함께 전기적으로 연결된 적어도 하나의 상기 제1 재배선층(142)은 제1 연결 구조체(140)의 제 4면(140b)의 가장자리 영역의 제2 패드(145) 전기적으로 연결되어 반도체 칩의 테스트를 위한 전기적 경로를 제공할 수 있다. 제2 패드(145)는 제1 패시베이션층(149)의 복수의 개구를 통해 하면(145a)이 노출될 수 있으며, 상기 하면(145a)을 통해 반도체 칩의 테스트를 위한 전기적 신호를 인가할 수 있다. 제1 패드(144)는 제1 연결 구조체(140)의 제4 면(140b)의 중앙 영역에 배치되며, 제1 패드(144)의 하면(144a) 상에 전기 연결 금속(170)이 배치될 수 있다. 다만, 제2 패드(145)의 하면(145a) 상에는 전기 연결 금속(170)이 배치되지 않을 수 있다.
도 13을 참조하면, 봉합재(130)를 덮는 제2 패시베이션층(159)을 형성한 후, 제2 패시베이션층(159) 상의 제2 연결 구조체(150)를 형성할 수 있다.
제2 연결 구조체(150)는 프레임(110)의 제2 면(110b) 상에 배치될 수 있다. 제2 연결 구조체(150)는 라미네이션 또는 도포 방법을 이용하여 제2 절연층(151)을 형성하고, 제2 절연층(151)에 비아홀을 형성하고, 전해 도금이나 무전해 도금으로 제2 재배선층(152) 및 제2 재배선 비아(153)를 형성하는 방법으로 형성할 수 있다. 절연층으로서 PID를 사용하는 경우에 비아홀은 포토리소그래피 방법을 이용하여 미세 피치로 형성할 수 있다.
도 2를 함께 참조하면, 제2 연결 구조체(150) 상에 접착층(161)을 형성하고, 접착층(161) 상에 제2 반도체 칩(160)을 형성하고, 제2 반도체 칩(160)에 배치된 제2 접속 패드(165)와 제2 재배선층(152)와 연결된 제3 패드(154)를 전기적으로 연결시켜주는 본딩 와이어(168)를 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100A, 110B, 110C: 반도체 패키지 110: 프레임
111a: 제1 절연층 111b: 제2 절연층
112a: 제1 배선층 112b: 제2 배선층
112c: 제3 배선층 113a: 제1 배선비아층
113b: 제2 배선비아층 120: 제1 반도체 칩
125: 제1 접속 패드 130: 봉합재
140: 제1 연결 구조체 141: 제1 재배선 절연층
142: 제1 재배선층 143: 제1 재배선 비아
144: 제1 패드 145: 제2 패드
149: 제1 패시베이션층 150: 제2 연결 구조체
151: 제1 재배선 절연층 152: 제2 재배선층
153: 제2 재배선 비아 154: 제3 패드
155: 제4 패드 159: 제2 패시베이션층
160: 제2 반도체 칩 161, 191: 접착층
165: 제2 접속 패드 168, 198: 본딩 와이어
170: 전기 연결 금속 180: 몰딩재
190: 제3 반도체 칩 S1: 제어 신호 경로
S2: 테스트 신호 경로

Claims (10)

  1. 서로 반대에 위치한 제1 면과 제2 면을 가지며, 캐비티를 구비하고, 배선층과 배선 비아를 갖는 배선 구조를 포함하는 프레임;
    상기 프레임의 상기 캐비티 내에 배치되며, 제1 접속 패드를 갖는 제1 반도체 칩;
    상기 프레임의 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩이 배치된 제3 면 및 상기 제3 면의 반대측인 제4 면을 갖고, 상기 제1 접속 패드 및 상기 배선 구조와 전기적으로 연결되며 제1 재배선층과 제1 재배선 비아를 갖는 제1 재배선 구조를 포함하는 제1 연결 구조체;
    상기 프레임의 상기 제2 면 상에 배치되며, 상기 배선 구조와 전기적으로 연결되며 제2 재배선층 및 제2 재배선 비아를 갖는 제2 재배선 구조를 포함하는 제2 연결 구조체;
    상기 제1 연결 구조체의 상기 제4 면 상에 배치되며, 상기 제2 재배선 구조에 전기적으로 연결된 제1 패드 및 제2 패드;
    상기 제1 연결 구조체의 상기 제4 면 상에 배치되며, 상기 제1 및 제2 패드를 노출하는 복수의 개구를 갖는 제1 패시베이션층;
    상기 제2 연결 구조체 상에 배치되며, 본딩 와이어를 통해 상기 제2 재배선 구조와 전기적으로 연결된 제2 접속 패드를 포함하는 제2 반도체 칩; 및
    상기 제1 패드 상에만 배치되는 전기 연결 금속;을 포함하고,
    상기 제1 및 제2 재배선 구조와 상기 배선 구조는, 상기 제1 반도체 칩의 제1 접속 패드와 상기 제2 반도체 칩의 제2 접속 패드를 전기적으로 연결하는 제어 신호 경로와, 상기 제2 반도체 칩의 제2 접속 패드와 상기 제2 패드를 전기적으로 연결하는 테스트 신호 경로를 제공하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 테스트 신호 경로는, 상기 제어 신호 경로와 공유하는 제1 구간과, 상기 제어 신호 경로로부터 분기하여 상기 제2 패드에 연결하는 제2 구간을 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제2 구간은 상기 제어 신호 경로부터 상기 배선 구조에서 분기되는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 제2 구간은 상기 제어 신호 경로부터 상기 제1 재배선 구조에서 분기되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 전기 연결 금속은 상기 제2 패드 상에는 배치되지 않는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 패시베이션층의 상기 복수의 개구는 상기 제1 연결 구조체의 상기 제4 면의 가장자리 영역에 배치된 테스트용 개구를 갖고,
    상기 제2 패드의 하면은 상기 테스트용 개구에 의해 정의되는 상기 제4 면의 일 영역에 의해 노출되는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 반도체 칩을 밀봉하며, 상기 프레임의 상기 제2 면 상에 배치되는 봉합재를 더 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 반도체 칩 상에 배치되는 제3 반도체 칩을 더 포함하고,
    상기 제3 반도체 칩은 상기 본딩 와이어를 통해 상기 제2 재배선층 상의 제4 패드에 전기적으로 연결된 반도체 패키지.
  9. 서로 반대에 위치한 제1 면과 제2 면을 가지며, 캐비티를 구비하는 프레임;
    상기 프레임의 상기 캐비티 내에 배치되는 제1 반도체 칩;
    상기 프레임 상의 제2 반도체 칩;
    상기 프레임의 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩과 전기적으로 연결되며 제1 재배선과 및 제1 재배선 비아를 갖는 제1 재배선 구조를 포함하는 제1 연결 구조체;
    상기 제1 연결 구조체가 상기 프레임의 상기 제1 면과 접하는 제3 면의 반대측인 제4 면의 중앙 영역에 배치된 제1 패드 및 상기 제4 면의 가장자리 영역에 배치된 제2 패드;
    상기 프레임의 제2 면 상에 "l되며, 상기 제2 반도체 칩과 전기적으로 연결되며 제2 재배선층 및 제2 재배선 비아를 갖는 제2 재배선 구조를 포함하는 제2 연결 구조체; 및
    상기 제1 연결 구조체의 상기 제4 면 측에서, 상기 제1 패드 상에 배치되는 전기 연결 금속;을 포함하고,
    상기 전기 연결 금속은 상기 제2 패드 상에 배치되지 않는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 프레임은 제1 절연층, 상기 제1 절연층의 양면에 각각 배치된 제1 및 제2 배선층, 상기 제1 절연층의 양면에 각각 배치되며 상기 제1 및 제2 배선층 각각의 적어도 일부를 덮는 제2 및 제3 절연층, 상기 제2 절연층의 상기 제1 배선층이 매립된 측의 반대측 상에 배치된 제3 배선층, 상기 제1 절연층을 관통하며 상기 제1 및 제2 배선층을 전기적으로 연결하는 제1 배선비아층, 상기 제2 절연층을 관통하며 상기 제1 및 제3 배선층을 전기적으로 연결하는 제2 배선비아층을 포함하는 반도체 패키지.


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