KR20210106267A - 반도체 패키지 - Google Patents

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KR20210106267A
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고영찬
권이억
김정석
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면과 제2 면과 상기 제1 및 제2 면 사이에 위치한 외부 측면을 가지며, 상기 제1 면 및 제2 면을 관통하는 관통홀을 가지고, 상기 외부 측면으로부터 돌출된 돌출부를 가지며, 표면 거칠기(Ra)가 0.5㎛ 이상인 코어 부재; 상기 코어 부재의 상기 제1 면에 배치되며, 재배선층을 포함하는 재배선 기판; 상기 재배선 기판 상에서 상기 관통홀 내에 배치되며, 상기 재배선층과 전기적으로 연결된 콘택 패드를 갖는 반도체 칩; 및 상기 재배선 기판 상에 배치되며, 상기 반도체 칩 및 상기 코어 부재를 덮는 봉합재;를 포함하고, 상기 코어 부재의 돌출부는 상기 봉합재의 측면에 노출된 표면을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
최근 반도체 칩의 고성능화에 따라서 강성과 방열 특성이 향상된 반도체 패키지에 대한 관심이 높아지고 있다. 반도체 패키지의 강성 향상을 위해서 패키지 내부에 별도의 구조체(예를 들어, 인쇄회로기판)를 내장하는 경우, 제조 공정 및 비용이 증가하며 별도의 구조체를 가공하는 과정에서 미세한 이물질이 발생하여 패키지의 수율이 저하되는 문제가 있다.
본 개시에 의해 해결하고자 하는 과제 중 하나는, 강성이 우수하고 워피지 특성과 방열 특성이 향상된 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면과 제2 면과 상기 제1 및 제2 면 사이에 위치한 외부 측면을 가지며, 상기 제1 면 및 제2 면을 관통하는 관통홀을 가지고, 상기 외부 측면으로부터 돌출된 돌출부를 가지며, 표면 거칠기(Ra)가 0.5㎛ 이상인 코어 부재; 상기 코어 부재의 상기 제1 면에 배치되며, 재배선층을 포함하는 재배선 기판; 상기 재배선 기판 상에서 상기 관통홀 내에 배치되며, 상기 재배선층과 전기적으로 연결된 콘택 패드를 갖는 반도체 칩; 및 상기 재배선 기판 상에 배치되며, 상기 반도체 칩 및 상기 코어 부재를 덮는 봉합재;를 포함하고, 상기 코어 부재의 돌출부는 상기 봉합재의 측면에 노출된 표면을 갖는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 재배선층을 포함하는 재배선 기판; 상기 재배선 기판 상에 배치되며, 상기 재배선층에 전기적으로 연결된 콘택 패드를 갖는 반도체 칩; 상기 재배선 기판 상에 배치되며, 돌출부를 갖는 외부 측면과 상기 반도체 칩을 수용하는 관통홀을 가지고, 상기 외부 측면에 의해 정의되는 면적이 상기 재배선 기판의 면적보다 작은 코어 부재; 및 상기 재배선 기판 상에 배치되며, 상기 반도체 칩과 상기 코어 부재를 덮고, 상기 돌출부의 일부 표면이 노출된 측면을 갖는 봉합재;를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면과 제2 면을 가지며, 절연 부재와 상기 절연 부재에 배치된 재배선층을 포함하며, 상기 재배선층은 상기 절연 부재의 복수의 레벨에 각각 배치된 복수의 재배선 패턴과 복수의 재배선 패턴에 각각 연결된 복수의 재배선 비아를 갖는 재배선 기판; 상기 재배선 기판의 제1 면에 배치되며, 관통홀을 가지며 돌출부를 갖는 외부 측면을 갖는 금속 프레임과, 상기 금속 프레임의 표면에 배치되고 0.5㎛ 이상인 표면 거칠기(Ra)를 갖는 도금층을 갖는 코어 부재 - 상기 코어 부재의 외부 측면에 의해 정의되는 상기 코어 부재의 면적은 상기 재배선 기판의 면적보다 작음 -; 상기 관통홀 내의 상기 재배선 기판의 제1 면에 배치되며, 상기 복수의 재배선 비아 중 상기 제1 면에 인접한 재배선 비아에 의해 상기 재배선층과 전기적으로 연결된 콘택 패드를 갖는 반도체 칩; 상기 재배선 기판의 제1 면 상에 배치되며, 상기 반도체 칩과 상기 코어 부재를 덮고, 상기 절연 부재의 절연 수지와 다른 절연 수지를 포함하며, 상기 돌출부의 일부 표면이 노출된 측면을 갖는 봉합재; 및 상기 재배선 기판의 제2 면에 배치되며, 상기 재배선층에 전기적으로 연결된 언더범프 금속(underbump metal)을 포함하고, 상기 돌출부는 상기 코어 부재의 상면으로부터 평탄하게 연장된 상면과 상기 코어 부재의 하면으로부터 리세스된 하면을 갖는 반도체 패키지를 제공한다.
본 개시의 실시예들에 따르면, 하나의 금속 플레이트를 가공하여 형성된 코어 부재와 수직 연결 도체를 도입함으로써, 강성이 우수하고 워피지 특성과 방열 특성이 향상된 반도체 패키지를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 2a 내지 2b는 각각 도 1의 반도체 패키지를 Ⅰ1-Ⅰ1' 및 Ⅰ2-Ⅰ2'로 절개하여 본 측단면도들이다.
도 3은 도 1의 반도체 패키지를 나타내는 외부 측면도이다.
도 4a 내지 도 7a는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법 중 코어부재 형성공정을 설명하기 위한 주요 공정별 평면도들이다.
도 4b 내지 도 7b는 도 4a 내지 도 7a의 금속 플레이트(또는 프레임 어레이)을 Ⅱ1-Ⅱ1'로 절개하여 본 단면도들이며, 도 4c 내지 도 7c는 도 4a 내지 도 7a의 금속 플레이트(또는 프레임 어레이)을 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 8a 내지 도 8d는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지에 채용될 수 있는 프레임어레이를 나타내는 평면도이다.
도 10은 본 개시의 일 실시예에 따른 반도체 패키지에 채용될 수 있는 프레임 어레이를 나타내는 평면도이다.
도 11은 도 10의 반도체 패키지를 나타내는 외부 측면도이다.
도 12a 내지 12b는 각각 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도들이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이며, 도 2a 내지 2b는 각각 도 1의 반도체 패키지를 Ⅰ1-Ⅰ1' 및 Ⅰ2-Ⅰ2'로 절개하여 본 측단면도들이다.
도 1와 도 2a 및 도 2b참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(110A) 및 제2 면(110B)과 상기 제1 및 제2 면 사이에 위치한 외부 측면(110ES)을 갖는 코어 부재(110)와, 상기 코어 부재(110)의 상기 제1 면(110A)에 배치된 재배선 기판(140)과, 상기 재배선 기판(140) 상에서 상기 관통홀(110H) 내에 배치된 반도체 칩(120)과, 상기 재배선 기판(140) 상에 배치되며, 상기 반도체 칩(120) 및 상기 코어 부재(110)를 덮는 봉합재(130)를 포함한다.
상기 재배선 기판(140)은 절연 부재(141)와 상기 절연 부재(141)에 배치된 재배선층(142,143)을 포함한다. 상기 재배선 기판(140) 상에 배치된 상기 반도체 칩(120)은 상기 재배선층(142,143)에 전기적으로 연결된 콘택 패드(122)를 포함할 수 있다.
본 실시예에서, 상기 절연 부재(141)은 복수(예, 3개)의 절연층을 포함하며, 상기 재배선층(142,143)은 상기 복수의 절연층 상에 각각 배치된 복수(예, 3층)의 재배선 패턴(142)과 상기 복수의 절연층을 관통하며 인접한 재배선 패턴들(142)을 연결하는 재배선 비아(143)를 포함할 수 있다. 있다. 상기 재배선 기판(140)의 구조는 이에 한정되지 않으며 일부 실시예에서는 다른 층수로 형성될 수 있다.
예를 들어, 상기 절연 부재(141)를 구성하는 상기 복수의 절연층들은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 일부 실시예에서, 상기 복수의 절연층들은 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다. 상기 재배선층은 반도체 칩(120)의 접속 패드(122)를 재배선하는 역할을 수행할 수 있다. 예를 들어, 상기 재배선층은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 상기 재배선 비아(143)는 필디드(filled) 타입의 비아이거나, 상기 도전성 물질이 홀의 벽면을 따라 컨포멀하게 형성된 컨포멀 타입(conformal type) 비아일 수도 있다. 일부 실시예에서, 상기 재배선 비아(143)는 서로 동일한 방향의 테이퍼 형상, 즉 단면을 기준으로 각각 상부 폭이 하부 폭보다 큰 테이퍼 형상을 가질 수 있다. 동일한 도금 공정에 의해 형성될 경우에, 재배선 비아(143)는 재배선 패턴(142)와 일체화된 형태일 수 있다.
본 실시예에서, 상기 코어 부재(110)는 금속 프레임(111)과 상기 금속 프레임(111)의 표면에 배치되는 도금층(115)을 포함할 수 있다.
본 실시예에 채용된 코어 부재(110)의 주된 바디는 금속 프레임(111)을 구성되므로, 주로 유기 물질(예, 인쇄회로기판(PCB))로 구성된 종래의 코어 부재보다 높은 열전달계수(CTE)와 우수한 강성을 가질 수 있다. 따라서, 반도체 패키지(110)의 방열 성능을 크게 향상시킬 뿐만 아니라, 그 워피지(warpage)를 유익하게 개선할 수 있다. 또한, 일반적으로 상기 코어 부재(110)는 PCB 형태인 종래의 코어 부재에 비해 상대적으로 간소화 공정으로 제조될 수 있다.
본 실시예에 채용된 도금층(115)은 소정의 표면 거칠기를 갖는다. 예를 들어, 상기 도금층(115)의 표면 거칠기(Ra)는 0.5㎛ 이상일 수 있다. 상기 코어 부재(110)는 도금층(115)의 거친 표면을 가지므로, 상기 봉합재(130)와의 밀착력을 강화시킬 수 있다. 특히, 이러한 표면 거칠기는 이종 물질인 코어 부재(110)와 봉합재(130)는 열팽창계수 차이로 인해 박리 문제를 효과적으로 경감시킬 수 있다. 일부 실시예에서, 상기 코어 부재(110)와 상기 봉합재(130)의 박리 강도(peel strength)는 0.4 ㎏f/㎝ 이상일 수 있다. 이에 한정되지는 않으나, 예를 들어, 상기 금속 프레임(111)은 구리(Cu)와 같은 금속 또는 Fe-Ni 합금을 포함할 수 있다. 상기 도금층(115)은 구리 도금층을 포함할 수 있다.
상기 코어 부재(110)는 상기 봉합재(130)의 측면(130S)에 노출된 표면(110ES)을 갖는 돌출부(110E)를 포함할 수 있다. 도 1 및 도 2a에 도시된 바와 같이, 상기 돌출부(110E)는 상기 코어 부재(110)의 적어도 하나의 외부 측면(110S)으로부터 돌출된 구조일 수 있다. 이러한 돌출부(110E)는 복수의 금속 프레임을 형성하는 과정에서 인접한 금속 프레임을 서로 지지하기 위한 연결 라인이 절단 공정과 같은 개별화 공정(singulation) 후에 잔류한 요소일 수 있다(도 8d 참조).
. 본 실시예에서, 상기 돌출부(110E)는 상기 코어 부재(110)의 외부 측면들(110S)에 각각 배치될 수 있다. 상기 반도체 패키지(100)는 평면 관점에서 직각 사각형상을 가질 수 있다. 예를 들어, 상기 코어 부재(110)의 상기 외부 측면(110S)은 4개의 외부 측면을 가지며, 상기 돌출부(110E)는 상기 4개의 외부 측면(110S) 각각에 하나 이상씩 배치될 수 있다. 도 1 및 도 3에 도시된 바와 같이, 본 실시예에 채용된 돌출부(110E)는 상기 4개의 외부 측면(110S) 각각에 일정한 간격으로 복수개(예, 3개)씩 배치될 수 있다. 도 3은 도 1의 반도체 패키지(110)를 나타내는 외부 측면도이다.
상기 돌출부(110E)의 상기 노출된 표면(110ES)은 개별화 공정에 의해 얻어진 표면일 수 있다. 도 2a에 도시된 바와 같이, 상기 노출된 표면(110ES)은 상기 봉합재(130)의 측면(130S)과 실질적으로 동일한 평면 상에 위치할 수 있다. 상기 도금층(115)은 상기 노출된 표면(110ES)에 배치되지 않으며, 상기 금속 프레임(111)의 표면에 의해 제공될 수 있다. 본 실시예에서, 상기 도금층(115)은 상기 노출된 표면(110ES)을 제외한 상기 금속 프레임(111)의 표면들에 제공될 수 있다. 즉, 상기 도금층(115)은 상기 관통홀(110H)의 내부 측면과 상기 노출된 표면(110ES)을 제외한 외부 측면(110S)에도 제공될 수 있다. 예를 들어, 개별화 공정 후에 추가적인 공정이 없는 경우에 상기 돌출부의 상기 노출된 표면은 이러한 표면을 가질 수 있다.
상기 돌출부(110E)는 상기 코어 부재(110)의 상기 제2 면(110B)으로부터 연장된 평탄한 상면을 갖는다. 상기 돌출부(110E)의 하면은 상기 코어 부재(110)의 상기 제1 면(110A)으로부터 리세스된 표면(110R)을 가질 수 있다. 예를 들어, 상기 돌출부(110E)의 이러한 형상은 상기 관통홀(110H) 형성과 달리 제2 면(110B)에 대해서는 식각 공정을 적용하지 않고, 상기 제1 면(110A)에 대해서만 식각 공정을 적용하여 얻어진 구조일 수 있다(도 5b 참조). 상기 돌출부(110ES)의 상기 리세스된 표면(110R)은 오목한 곡면을 가질 수 있다.
이와 같이, 상기 코어 부재(110)은 금속 프레임(111)을 포함하므로 반도체 패키지(100)의 방열성능 및 워피지을 보다 개선시킬 수 있으며, 소정의 표면 거칠기를 갖는 도금층(115)을 봉합재와 접촉하는 표면들에 제공함으로써 박리강도를 크게 향상시킬 수 있다. 이러한 코어 부재(110)는 상기 반도체 칩(120)의 두께보다 큰 두께를 가질 수 있다.
본 실시예에 채용된 반도체 칩(120)은 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, ASIC(application-specific IC)과 같은 로직 칩, 또는 휘발성 메모리(예, DRAM), 비-휘발성 메모리(예, ROM), 플래시 메모리와 같은 등의 메모리 칩을 포함할 수도 있다.
상기 봉합재(130)는 코어 부재(110)의 관통홀(110H) 내에 배치된 반도체 칩(120)을 보호할 수 있다. 상기 봉합재는 코어 부재(110)과 반도체 칩(120) 각각의 적어도 일부를 감싸도록 상기 재배선 기판(110) 상에 배치될 수 있다. 도 2a 및 도 2b에 도시된 바와 같이, 봉합재(130)는 프레임(110) 및 반도체 칩(120)의 비활성면(접속 패드(120P)가 형성되지 않은 면)을 덮을 수 있으며, 관통홀(110H)의 적어도 일부를 채울 수 있다.
예를 들어, 상기 봉합재(130)는 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지을 포함할 수 있다. 일부 실시예에서, 봉합재(130)는 ABF, FR-4, BT과 같은 경화성 수지 또는 감광성 절연(PIE) 수지를 포함할 수 있다.
본 실시예에 따른 반도체 패키지(100)는 패시베이션층(150), 언더범프 금속(160), 및 전기 연결 금속(170)을 포함할 수 있다.
상기 패시베이션층(150)은 재배선 기판(140)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 상기 패시베이션층(150)은 상술된 절연물질을 포함할 수 있다. 일부 실시예에서, 상기 패시베이션층(150)은, ABF, FR-4, BT, 솔더레지스트 또는 PID를 포함할 수 있다. 상기 패시베이션층(150)은 최외곽의 재배선 패턴(142)(예, 연결 패드)의 일부 영역을 개방하는 개구를 가질 수 있다.
언더범프 금속(160)은 패시베이션층(150)의 개구에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 전기 연결 금속(170)의 개수 및 간격과 같은 배열 형태는 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 전기 연결 금속(170)은 반도체 패키지(100)를 전자기기의 메인보드와 같은 외부 장치에 물리적 및/또는 전기적으로 연결시키는 역할을 한다. 전기 연결 금속(170)은 저융점 금속, 예를 들어 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더를 포함할 수 있다. 전기 연결 금속(170)은 다중층 또는 단일층일 수 있다.
본 실시예에서, 전기 연결 금속(170)은 볼(ball) 형상으로 예시되어 있으나, 랜드(land) 또는 핀(pin)과 같은 다른 일정한 높이를 갖는 다른 구조체일 수 있다.
전기 연결 금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)과 중첩된 영역을 벗어난 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자를 구현할 수 있다.
도 1 내지 도 3에는 도시되지 않았으나, 관통홀(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 다른 반도체 칩이 추가적으로 배치될 수도 있다. 일부 실시예에서는, 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 또한, 다른 실시예에서는, 관통홀(110H)을 복수개로 형성하고, 각 관통홀(110H)에 반도체 칩(120) 및/또는 수동 부품을 배치할 수도 있다.
도 4a 내지 도 7a는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법 중 코어부재 형성공정을 설명하기 위한 주요 공정별 평면도들이다. 또한, 도 4b 내지 도 7b는 도 4a 내지 도 7a의 금속 플레이트(또는 금속 프레임)을 Ⅱ1-Ⅱ1'로 절개하여 본 단면도들이고, 도 4c 내지 도 7c는 도 4a 내지 도 7a의 금속 플레이트(또는 금속 프레임)을 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 4a, 도 4b 및 도 4c을 참조하면, 서로 반대에 위치한 제1 면(111A) 및 제2 면(111B)을 갖는 금속 플레이트(111")를 마련하고, 상기 금속 플레이트(111")의 제1 면(111A) 및 제2 면(111B)에 제1 및 제2 마스크 패턴(P1,P2)을 형성할 수 있다.
상기 금속 플레이트(111")는 복수의 금속 프레임(도 1의 111)을 얻기 위한 금속 또는 합금 재질의 플레이트이다. 예를 들어, 금속 플레이트(111")는 구리(Cu)와 같은 금속 또는 Fe-Ni 합금을 포함할 수 있다.
본 실시예에 채용된 제1 및 제2 마스크 패턴(P1,P2)은 양면 식각에 의한 완전 제거(관통)과 일면 식각에 의한 부분 제거를 활용하도록 구성될 수 있다.
구체적으로, 상기 제1 및 제2 마스크 패턴(P1,P2)은 평면 관점에서 상기 금속 프레임(도 1의 111)의 형상을 정의하는 복수의 프레임 영역(P1a,P1b)을 갖는다. 상기 제1 및 제2 마스크 패턴(P1,P2)의 프레임 영역(P1a,P1b)은 서로 중첩된 영역에 배치된다. 도 4a에 도시된 바와 같이, 상기 복수의 프레임 영역(P1a,P1b)은 각각 관통홀(도 1의 110H)에 대응되는 제1 개구(OA1,OA2)를 가지며, 상기 복수의 프레임 영역(P1a,P1b)은 서로 일정한 간격을 갖도록 배열될 수 있다.
이러한 간격에 의해 상기 제1 및 제2 마스크 패턴(P1,P2)은 복수의 프레임 영역(P1a,P2a) 사이에 제2 개구(OB1,OB2)를 갖는다. 상기 제2 마스크 패턴(P2)의 제2 개구(OB1)는 상기 인접한 2개의 프레임 영역(P2a)을 연결하는 연결 영역(P2b)에 의해 분리된 복수의 개구를 갖는 반면에, 상기 제1 마스크 패턴(P1)의 제2 개구(OB1)는 연결 영역 없이 하나의 개구를 가질 수 있다. 본 실시예에서, 연결 영역(P2b)은 인접한 프레임 영역(P2a)이 각각 3개의 연결 영역(P2b)에 의해 연결되도록 구성될 수 있다.
이와 같이, 상기 제1 개구(OA1,OA2)를 통해 관통홀(도 1의 110H) 형성 영역은 상기 제1 및 제2 면(111A,111B)에서 유사하게 노출되는 반면에, 상기 제2 개구를 통해 노출되는 프레임 영역(P1a,P2a)의 간격 영역은 상기 제2 면(111B)에만 배치된 상기 연결 영역(P2b)에 의해 제1 및 제2 면(111A,111B)이 다르게 제공될 수 있다. 즉, 상기 제1 면(111A)의 제2 개구(OB1)는 상기 간격 영역이 모두 노출되는 반면에, 상기 제2 면(111B)의 제2 개구(OB2)는 상기 연결 영역(P2b)을 제외한 상기 간격 영역만이 노출될 수 있다.
본 실시예와 달리, 제1 마스크 패턴(P1) 및 제2 마스크 패턴(P2)은 변경될 수 있다. 예를 들어, 상기 제1 마스크 패턴(P1)이 연결 영역을 포함하고, 상기 제2 마스크 패턴(P2)은 연결 영역을 포함하지 않을 수 있다. 또한, 연결 영역(P2b)은 다양한 다른 배열을 가질 수 있다(도 9 및 도 10 참조).
다음으로, 도 5a, 도 5b 및 도 5c을 참조하면, 상기 제1 및 제2 마스크 패턴(P1,P2)을 이용하여 금속 플레이트(111")를 선택적으로 식각하여 프레임 어레이(111')을 형성할 수 있다.
본 식각 공정에 의해 금속 플레이트(111")에서 관통홀(110H) 및 개별 금속 프레임 사이의 분리 영역(GP)이 형성될 수 있다. 상기 관통홀(110H)은 상기 제1 개구(OA1,OA2)를 통해 노출된 영역을 앙면(즉, 제1 및 제2 면(111A,111B))에서 식각함으로써 형성될 수 있다. 이렇게 얻어진 프레임 어레이(111')는 연결 라인(CL)에 의해 연결된 복수의 금속 프레임을 포함한다.
이와 유사하게, 상기 분리 영역(GP)은 상기 제2 개구(OB1,OB2)를 통해서 노출된 영역을 제1 및 제2 면(111A,111B))에서 식각함으로써 형성될 수 있다. 다만, 상기 분리 영역(GP)을 위한 식각과정에서, 상기 제2 마스크 패턴(P2)의 상기 연결 영역(P2b)에 대응되는 부분은 상기 제1 면(111A)에서는 식각되는 반면에, 상기 제2 면(111B)에서는 상기 연결 영역(P2b)에 의해 식각되지 않는다.
그 결과, 도 5a 및 도 5b에 도시된 바와 같이, 상기 연결 영역(P2b)에 대응되는 부분은 식각 공정 후에 제1 면(111A)으로부터 부분적으로 식각되어 잔류한 영역(본 명세서에서, 이를 연결 라인(CL)이라고도 함)을 갖게 되고, 도 5a 및 도 5c에 도시된 바와 같이, 상기 제1 마스크 패턴(P1)의 제2 개구(OB1)에 대응되는 부분은 상기 관통홀(110H)과 유사하게 양면 식각되어 관통된 분리 영역(GP)을 형성할 수 있다.
이와 같이, 도 4a 내지 도 4c에 도시된 제1 및 제2 마스크 패턴(P1,P2)를 이용한 양면 식각을 이용하여 관통홀(110H)과 분리 영역(GP)을 형성하되, 상기 제1 마스크 패턴(P1)은 연결 영역(P2b)을 추가로 채용하고, 연결 영역(P2b)과 대응되는 부분은 일면(예, 제1 면(111A)) 식각에 의한 부분 제거를 통해서 연결 라인(CL)을 형성할 수 있다.
본 식각 공정은 예를 들어 습식 식각에 의해 수행될 수 있다. 부분 식각에 의한 연결 라인(CL) 형성을 위해서, 제1 및 제2 마스크 패턴(P1,P2)의 구성 외에도 식각 공정 조건을 조절할 수 있다. 예를 들어, 일면 식각의 깊이가 금속 플레이트(111")의 절반 두께보다 깊고 금속 플레이트(111")의 전체 두께보다 작도록(약 80% 이하) 상기 식각 공정 조건이 설정될 수 있다.
도 5b에 도시된 바와 같이, 상기 연결 라인(CL)의 하면(111S1)은 아치(arch) 형상의 곡면을 가질 수 있다. 후속 절단 공정(도 8d 참조)에 의해 얻어진 개별 반도체 패키지는, 아치 형상의 연결 라인(CL)은 돌출부(도 8d의 110E)를 제공하며, 아치 형상의 곡면은 돌출부의 오목한 곡면인 하면을 제공할 수 있다. 분리 영역(GP)에 의해 얻어진 금속 프레임(111)의 측면(111S1)은 식각 공정 조건에 따라 다소 불규칙한 표면을 갖더라도 도 5c에 도시된 바와 같이 비교적 수직인 표면을 가질 수 있다.
이어, 도 6a, 도 6b 및 도 6c을 참조하면, 상기 제1 및 제2 마스크 패턴(P1,P2)을 제거하여 연결 라인(CL)에 의해 연결된 복수의 금속 프레임(111')을 마련한다.
복수의 금속 프레임(111')은 각각 관통홀(110H)을 가지며, 분리 영역(GP)에 의해 개별 단위로 분리될 수 있다. 또한, 분리 영역(GP)에 위치한 연결 라인(CL)은 상대적으로 얇은 두께를 가지므로, 후속 절단 공정(도 8d 참조)에서, 금속 프레임의 변형을 최소화하면서 용이한 절단을 보장할 수 있다.
다음으로, 도 7a, 도 7b 및 도 7c을 참조하면, 금속 프레임 어레이(111')의 표면에 소정의 표면 거칠기를 갖는 도금층(115)을 형성한다.
상기 프레임 어레이(111')의 표면에 도금층(115)을 형성하고, 추가적인 표면 처리 공정을 이용하여 도금층(115)의 표면에 소정의 표면 거칠기를 고의적으로 부여할 수 있다. 본 공정을 통해서 후속 공정(도 8d 참조)에서 봉합재(130)가 상기 프레임 어레이(111')와의 밀착력을 높게 형성될 수 있도록 보장할 수 있다. 예를 들어, 상기 도금층(115)은 Cu 도금층일 수 있다. 상기 도금층(115)의 표면 거칠기(Ra)는 0.5㎛ 이상일 수 있다.
도 8a 내지 도 8d는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도들이다. 도 8a 내지 도 8d에 도시된 반도체 패키지의 제조공정들은 각각 도 7a, 도 7b 및 도 7c에 도시된 연결라인에 의해 상호 지지되는 프레임 어레이(111')를 이용한 공정이며, 도 7a의 "B" 영역의 Ⅰ2-Ⅰ2'으로 절개한 단면들로 이해될 수 있다.
도 8a를 참조하면, 코어 부재(110)의 제1 면(110A)을 제1 점착성 지지 필름(210)에 부착시키고, 상기 코어 부재(110)의 관통홀(110H) 내에 반도체 칩(120)을 배치할 수 있다.
상기 제1 점착성 지지 필름(210)은 코어 부재(110)를 고정할 수 있으면 어느 것이나 사용이 가능하며, 다양한 점착성 테이프 등이 사용될 수 있다. 예를 들어 상기 제1 점착성 지지 필름(210)은 열경화성 접착 테이프 또는 자외선 경화성 접착 테이프를 포함할 수 있다. 관통홀(110H) 내의 제1 점착성 지지 필름(210) 영역 상에 반도체 칩(120)을 부착할 수 있다. 반도체 칩(120)은 콘택 패드(120P)가 배치된 활성면이 제1 점착성 지지 필름(210)에 부착되도록 페이스-다운(face-down) 방식으로 배치될 수 있다.
다음으로, 도 8b를 참조하면, 봉합재(130)를 이용하여 반도체 칩(120)을 봉합할 수 있다.
상기 봉합재(130)는 관통홀(110H)에 배치된 반도체 칩(120)을 봉합하도록 배치될 수 있다. 본 실시예에서, 봉합재(130)는 코어 부재(110)의 제2 면(110B) 및 반도체 칩(120)의 비활성면을 덮으며, 관통홀(110H) 내의 공간의 적어도 일부를 채울 수 있다. 상기 봉합재(130)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 봉합재(130) 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 일부 실시예에서, 제1 점착성 지지 필름(210) 상에 반도체 칩(120)을 봉합할 수 있도록 봉합재(130)를 위한 액상 수지를 도포한 후 경화하여 형성할 수도 있다.
본 공정에서 형성된 봉합재(130)는 상기 코어 부재(110)의 도금층(115)가 거친 표면을 가지므로, 상기 봉합재(130)와 상기 코어 부재(110)의 밀착력을 강화시킬 수 있다. 예를 들어, 상기 도금층(115)의 표면 거칠기(Ra)는 0.5㎛ 이상일 수 있다. 특히, 이러한 표면 거칠기는 이종 물질인 코어 부재(110)와 봉합재(130)는 열팽창계수 차이로 인해 박리 문제를 효과적으로 경감시킬 수 있다. 일부 실시예에서, 상기 코어 부재(110)와 상기 봉합재(130)의 박리 강도(peel strength)는 0.4 ㎏f/㎝ 이상일 수 있다.
이어, 도 8c를 참조하면, 상기 봉합재(130)의 상면에 제2 점착성 지지 필름(220)을 부착하고, 상기 제1 점착성 지지 필름(210)을 제거한 후에, 재배선 기판(140)을 형성할 수 있다.
상기 제2 점착성 지지 필름(220)은 상기 제1 점착성 지지 필름(210)과 동일하거나 유사한 필름일 수 있다. 상기 제1 점착성 지지 필름(210)의 제거는 그 종류에 따라 열처리를 이용하거나 자외선 조사을 조사하여 부착력이 약화시킨 후에 박리함으로써 수행될 수 있다.
상기 제2 점착성 지지 필름(210)을 제거한 코어 부재(110)의 제1 면(110A) 및 반도체 칩(120)의 활성면 상에 재배선층(142,143)을 갖는 재배선 기판(140)을 형성한다. 상기 코어 부재(110)의 제1 면(110A)과 상기 반도체 칩(120)의 활성면에 절연층(141)을 형성하고, 상기 절연층(141)에 콘택 패드(120P)(또는 재배선 패턴(142))의 적어도 일부 영역이 노출되는 개구를 형성하고, 재배선층(142,143)을 형성하는 과정을 원하는 층수만큼 반복함으로써 수행될 수 있다. 예를 들어, 상기 절연층(141)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 구체적인 예에서, 절연층(141)은 ABF(Ajinomoto Build-up Film), FR-4, BT, 또는 감광성 절연 물질(Photo Imagable Dielectric: PID)을 포함할 수 있다. 재배선층(142,143)의 형성은 시드층을 형성하고 이어 시드층 상에 Cu와 같은 도금 물질층을 형성하는 과정으로 수행될 수 있다.
이어, 도 8d를 참조하면, 재배선 기판(140)의 하면에 패시베이션층(150)을 형성하고, 재배선층(142,143)에 연결된 UBM 층(160) 및 전기 연결 구조체(170)를 형성하고 개별 반도체 패키지로 절단하는 공정을 수행할 수 있다.
패시베이션층(150)은 전구체를 라미네이션한 후 경화시키거나, 액상 수지를 도포한 후 경화시키는 방법으로 형성될 수 있다. 패시베이션층(150)에는 최외곽 재배선 패턴(142)의 일부 영역을 노출하는 개구를 형성한다. 상기 노출된 영역과 접속되도록 메탈화 방법을 이용하여 UBM 층(160)을 형성하고, UBM 층(160) 상에 전기 연결 구조체(170)를 형성할 수 있다. 상술된 공정들은 대규모의 판넬 단위로 수행될 수 있다.
상술된 공정이 완료된 후에 절단(sawing) 공정과 같은 개별화 공정이 수행될 수 있다. 이러한 절단 과정에서 상대적으로 얇은 폭의 연결 라인들(CL)은 절단되고 복수의 반도체 패키지(100)로 개별화(singulation)될 수 있다. 연결 라인들(CL)의 절단 과정에서 코어 부재(110)가 손상되지 않도록 공정 마진을 고려하여 코어 부재(110)와 인접한 연결 라인들(CL)의 일부를 잔류시킬 수 있다. 이와 같이 잔류한 연결 라인들(CL)의 부분은 각각 돌출부(110E)로 제공될 수 있다. 앞선 공정(도 5b 참조)에서 설명한 바와 같이, 상기 돌출부(110E)를 제공하는 연결 라인(CL)이 일면 식각(즉, 제1 면(111A)에 대한 식각)에 의해 얻어지므로, 아치 형상의 연결 라인(CL)은 돌출부(110E)를 제공할 수 있다.
상기 돌출부(110E)의 상면은 상기 코어 부재(110)의 상기 제2 면(110B)으로부터 연장된 평탄한 표면을 가지며, 상기 돌출부(110E)의 하면은 상기 코어 부재(110)의 상기 제1 면(110A)으로부터 리세스된 하면(110R)을 갖는다. 상기 리세스된 하면(110R)은 오목한 곡면을 갖는다. 또한, 절단 공정에 의해 상기 돌출부(110E)의 상기 노출된 표면(110ES)은 상기 봉합재(130)의 측면과 실질적으로 동일한 평면 상에 위치할 수 있다.
본 실시예에 따른 반도체 패키지는 다양한 형태로 변경되어 실시될 수 있다. 예를 들어, 금속 프레임(115)의 제조 공정 및 코어 부재(110)의 돌출부(110E) 배열은 다양하게 변경될 수 있다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지에 채용될 수 있는 프레임어레이를 나타내는 평면도이다.
도 9를 참조하면, 본 실시예에 따른 프레임 어레이(111_A)는, 복수의 제1 연결 라인(CL1)과 교차하는 제2 연결 라인(CL2)을 갖는 점을 제외하고, 도 6a에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 6a에 도시된 프레임 어레이(111')의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 프레임 어레이(111_A)는 복수의 금속 프레임(111)과 상기 복수의 금속 프레임(111)을 연결하는 제1 연결 라인(CL1) 및 상기 제1 연결 라인(CL1)을 연결하는 제2 연결 라인(CL2)을 포함할 수 있다.
상기 제1 연결 라인(CL1)은 앞선 실시예의 연결 라인(CL)과 유사하게 인접한 금속 프레임(111)이 복수(예, 3개)의 제1 연결 라인(CL1)에 의해 연결되도록 구성될 수 있다. 추가적으로, 제2 연결 라인(CL2)은 분리 영역(GP)을 따라 제1 연결 라인(CL1)과 교차하도록 배열될 수 있다. 상기 제2 연결 라인(CL2)은 제1 연결 라인(CL1)을 지지할 수 있다.
또한, 상기 제2 연결 라인(CL2)은 개별화 공정에서 사용되는 절단 라인을 정의할 수 있다. 이러한 제2 연결 라인(CL2)은 절단 공정에서 제거되므로, 최종 반도체 패키지의 외측면은 도 3에 도시된 바와 같이, 각각 3개의 돌출부(110E)가 봉합재(130)의 측면에 노출된 형태를 가질 수 있다.
도 10은 본 개시의 일 실시예에 따른 반도체 패키지에 채용될 수 있는 프레임 어레이를 나타내는 평면도이다.
도 10을 참조하면, 본 실시예에 따른 프레임 어레이(111_B)는, 각각 하나의 연결 라인(CL')에 의해 연결된 점을 제외하고, 도 6a에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 6a에 도시된 프레임 어레이(111')의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 프레임 어레이(111_B)는 도 1 내지 도 3에 도시된 실시예와 유사하게 복수의 금속 프레임(111)과 상기 복수의 금속 프레임(111)을 연결하는 연결 라인(CL')을 포함할 수 있다.
다만, 본 실시예에 채용된 연결 라인(CL')은 앞선 실시예들과 달리 인접한 금속 프레임(111)이 하나의 연결 라인(CL')에 의해 연결되도록 구성될 수 있다. 하나의 연결 라인(CL')은 인접한 금속 프레임(111)의 거의 중앙에 위치할 수 있다. 또한, 안정적인 지지를 위해서 상기 연결 라인(CL)은 복수개로 구성된 다른 실시예들보다 더 큰 폭을 가질 수 있다.
도 11은 도 10의 반도체 패키지를 나타내는 외부 측면도이며, 도 3에 도시된 외부 측면도와 대응되는 측면도일 수 있다.
도 11을 참조하면, 본 실시예에 따른 반도체 패키지(100A)는 평면 관점에서 직각 사각형상을 가질 수 있으며, 상기 코어 부재(110)의 상기 외부 측면(110S)은 4개의 외부 측면을 가질 수 있다. 본 실시예에 채용된 돌출부(110E)는 도 11에 도시된 바와 같이 상기 4개의 외부 측면(110S) 각각에 하나씩 배치될 수 있다.
이와 같이, 상기 돌출부(110E)는 각각의 외부 측면(110S)에 다양한 개수로 배치될 수 있다.
다른 일부 실시예에서, 상기 돌출부는 각각 외부 측면(110S)에 다른 수로 배열될 수 있다. 예를 들어, 상기 반도체 패키지의 평면 관점에서 직사각형상을 갖는 경우에, 긴 변의 외부 측면에 배치된 돌출부의 개수가 짧은 변의 외부 측면에 배치된 돌출부의 개수보다 많을 수 있다. 특정 예에서는, 일부 면에는 외부 측면에 돌출부가 배치되지 않을 수 있다. 예를 들어, 프레임 어레이에서 가장자리에 위치한 금속 프레임으로부터 제조된 반도체 패키지의 경우에, 상기 가장 자리에 대응되는 외부 측면에는 돌출부가 배치되지 않을 수 있다.
도 12a 내지 12b는 각각 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도들이다.
도 12a 및 도 12b를 참조하면, 본 실시예에 따른 반도체 패키지(100B)은, 표면 거칠기가 금속 프레임의 표면에 직접 적용되는 점을 제외하고, 도 1 내지 도 3에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100B)는 관통홀(111)을 갖는 금속 프레임(111)을 포함한다. 금속 프레임(111)은 도 2a에 도시된 실시예와 유사하게, 봉합재(130)의 측면에 노출된 표면을 갖는 돌출부(111E)를 갖는다. 상기 돌출부(111E)는 금속 프레임(111)의 상면과 평탄한 상면을 갖는 반면에, 상기 돌출부(111E)의 하면(111R)은 리세스된 오목한 곡면을 가질 수 있다.
본 실시예에 채용된 금속 프레임(111)은 코어 부재로서 별도의 도금층을 갖지 않으며, 상기 금속 프레임(111) 자체 표면에 소정의 표면 거칠기를 부여되도록 요철면(111P)을 가질 수 있다. 예를 들어, 상기 요철면(111P)의 표면 거칠기(Ra)는 0.5㎛ 이상일 수 있다.
이러한 표면 거칠기는 이종 물질인 금속 프레임(111)과 봉합재(130)는 열팽창계수 차이로 인해 박리 문제를 효과적으로 경감시킬 수 있다. 일부 실시예에서, 상기 금속 프레임(111)와 상기 봉합재(130)의 박리 강도는 0.4 ㎏f/㎝ 이상일 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100A, 100B: 반도체 패키지
110: 코어 부재
111: 금속 프레임
111'. 111_A, 111_B: 프레임 어레이
111": 금속 플레이트
115: 도금층
120: 반도체 칩
120P: 콘택 패드
130: 봉합재
141: 절연 부재
142: 재배선 패턴
143: 재배선 비아

Claims (20)

  1. 서로 반대에 위치한 제1 면과 제2 면과 상기 제1 및 제2 면 사이에 위치한 외부 측면을 가지며, 상기 제1 면 및 제2 면을 관통하는 관통홀을 가지고, 상기 외부 측면으로부터 돌출된 돌출부를 가지며, 표면 거칠기(Ra)가 0.5㎛ 이상인 코어 부재;
    상기 코어 부재의 상기 제1 면에 배치되며, 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에서 상기 관통홀 내에 배치되며, 상기 재배선층과 전기적으로 연결된 콘택 패드를 갖는 반도체 칩; 및
    상기 재배선 기판 상에 배치되며, 상기 반도체 칩 및 상기 코어 부재를 덮는 봉합재;를 포함하고,
    상기 코어 부재의 돌출부는 상기 봉합재의 측면에 노출된 표면을 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 돌출부의 상기 노출된 표면은 상기 봉합재의 측면과 실질적으로 동일한 평면 상에 위치하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 코어 부재의 상기 외부 측면은 4개의 외부 측면을 가지며,
    상기 돌출부는 상기 4개의 외부 측면 각각에 하나 이상씩 배치된 복수의 돌출부를 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 복수의 돌출부는 상기 4개의 외부 측면 각각에 일정한 간격으로 2개 이상씩 배치되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 돌출부는 상기 코어 부재의 상기 제2 면으로부터 연장된 평탄한 상면을 가지며, 상기 코어 부재의 하면은 상기 제1 면으로부터 리세스된 표면을 갖는 반도체 패키지.
  6. 제5항에 있어서,
    상기 돌출부의 하면은 오목한 곡면을 갖는 반도체 패키지.
  7. 제1항에 있어서,
    상기 코어 부재는 금속 프레임과 상기 돌출부의 상기 노출된 표면을 제외한 상기 금속 프레임의 다른 표면 영역에 배치되는 도금층을 포함하고, 상기 표면 거칠기는 상기 도금층에 의해 제공되는 갖는 반도체 패키지.
  8. 제7항에 있어서,
    상기 금속 프레임은 Fe-Ni 합금을 포함하며, 상기 도금층은 구리 도금층을 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 코어 부재의 두께는 상기 반도체 칩의 두께보다 큰 반도체 패키지.
  10. 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며, 상기 재배선층에 전기적으로 연결된 콘택 패드를 갖는 반도체 칩;
    상기 재배선 기판 상에 배치되며, 돌출부를 갖는 외부 측면과 상기 반도체 칩을 수용하는 관통홀을 가지고, 상기 외부 측면에 의해 정의되는 면적이 상기 재배선 기판의 면적보다 작은 코어 부재; 및
    상기 재배선 기판 상에 배치되며, 상기 반도체 칩과 상기 코어 부재를 덮고, 상기 돌출부의 일부 표면이 노출된 측면을 갖는 봉합재;를 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 돌출부의 상기 노출된 표면은 상기 봉합재의 측면과 실질적으로 동일한 평면 상에 위치하는 반도체 패키지.
  12. 제10항에 있어서,
    상기 코어 부재는 상기 돌출부를 갖는 금속 프레임과, 상기 금속 프레임의 표면에 배치되며 0.5㎛ 이상인 표면 거칠기(Ra)를 갖는 도금층을 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 도금층은 상기 노출된 표면을 제외한 상기 금속 프레임의 전체 표면에 배치되는 반도체 패키지.
  14. 제12항에 있어서,
    상기 코어 부재와 상기 봉합재의 박리 강도(peel strength)는 0.4 ㎏f/㎝ 이상인 반도체 패키지.
  15. 제10항에 있어서,
    상기 코어 부재의 상기 외부 측면은 복수의 외부 측면을 가지며,
    상기 돌출부는 상기 복수의 외부 측면 각각에 하나 이상씩 배치된 복수의 돌출부를 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 복수의 돌출부는 각각 상기 코어 부재의 상면으로부터 평탄하게 연장된 상면을 갖는 반도체 패키지.
  17. 제15항에 있어서,
    상기 복수의 돌출부의 하면은 각각 상기 코어 부재의 하면으로부터 리세스된 곡면을 갖는 반도체 패키지.
  18. 서로 반대에 위치한 제1 면과 제2 면을 가지며, 절연 부재와 상기 절연 부재에 배치된 재배선층을 포함하며, 상기 재배선층은 상기 절연 부재의 복수의 레벨에 각각 배치된 복수의 재배선 패턴과 복수의 재배선 패턴에 각각 연결된 복수의 재배선 비아를 갖는 재배선 기판;
    상기 재배선 기판의 제1 면에 배치되며, 관통홀을 가지며 돌출부를 갖는 외부 측면을 갖는 금속 프레임과, 상기 금속 프레임의 표면에 배치되고 0.5㎛ 이상인 표면 거칠기(Ra)를 갖는 도금층을 갖는 코어 부재 - 상기 코어 부재의 외부 측면에 의해 정의되는 상기 코어 부재의 면적은 상기 재배선 기판의 면적보다 작음 -;
    상기 관통홀 내의 상기 재배선 기판의 제1 면에 배치되며, 상기 복수의 재배선 비아 중 상기 제1 면에 인접한 재배선 비아에 의해 상기 재배선층과 전기적으로 연결된 콘택 패드를 갖는 반도체 칩;
    상기 재배선 기판의 제1 면 상에 배치되며, 상기 반도체 칩과 상기 코어 부재를 덮고, 상기 절연 부재의 절연 수지와 다른 절연 수지를 포함하며, 상기 돌출부의 일부 표면이 노출된 측면을 갖는 봉합재; 및
    상기 재배선 기판의 제2 면에 배치되며, 상기 재배선층에 전기적으로 연결된 언더범프 금속(underbump metal)을 포함하고,
    상기 돌출부는 상기 코어 부재의 상면으로부터 평탄하게 연장된 상면과 상기 코어 부재의 하면으로부터 리세스된 하면을 갖는 반도체 패키지.
  19. 제18항에 있어서,
    상기 코어 부재와 상기 봉합재의 박리 강도는 0.4 ㎏f/㎝ 이상인 반도체 패키지.
  20. 제18항에 있어서,
    상기 돌출부의 상기 노출된 표면은 상기 봉합재의 측면과 실질적으로 동일한 평면 상에 위치하고, 상기 도금층은 상기 노출된 표면을 제외한 상기 금속 프레임의 상기 표면에 배치되는 반도체 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220021615A (ko) * 2020-08-14 2022-02-22 삼성전자주식회사 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070396A1 (en) * 2012-09-12 2014-03-13 Shinko Electric Industries Co., Ltd. Semiconductor package and manufacturing method
US20160336249A1 (en) * 2015-05-11 2016-11-17 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9929100B2 (en) * 2015-04-17 2018-03-27 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US20180294202A1 (en) * 2017-04-11 2018-10-11 Industrial Technology Research Institute Chip package structure and manufacturing method thereof
US20190229046A1 (en) * 2018-01-19 2019-07-25 Taiwan Semiconductor Manufacturing Company , Ltd. Heterogeneous Fan-Out Structure and Method of Manufacture

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7674656B2 (en) 2006-12-06 2010-03-09 Freescale Semiconductor, Inc. Die positioning for packaged integrated circuits
US8980696B2 (en) 2011-11-09 2015-03-17 Freescale Semiconductor, Inc. Method of packaging semiconductor die
JP5558595B2 (ja) 2012-03-14 2014-07-23 株式会社東芝 半導体装置及び半導体装置の製造方法
US9000589B2 (en) 2012-05-30 2015-04-07 Freescale Semiconductor, Inc. Semiconductor device with redistributed contacts
TWI533421B (zh) * 2013-06-14 2016-05-11 日月光半導體製造股份有限公司 半導體封裝結構及半導體製程
US10109588B2 (en) * 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US11056436B2 (en) 2016-06-07 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out structure with rugged interconnect
US10283377B1 (en) * 2017-11-07 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and manufacturing method thereof
US10510705B2 (en) * 2017-12-29 2019-12-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having a second encapsulant extending in a cavity defined by a first encapsulant
KR102131268B1 (ko) * 2018-05-15 2020-07-08 주식회사 네패스 반도체 패키지
TWI718011B (zh) * 2019-02-26 2021-02-01 日商長瀨產業股份有限公司 嵌入式半導體封裝及其方法
CN113013125A (zh) * 2019-12-20 2021-06-22 奥特斯奥地利科技与系统技术有限公司 嵌入有在侧向上位于堆叠体的导电结构之间的内插件的部件承载件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070396A1 (en) * 2012-09-12 2014-03-13 Shinko Electric Industries Co., Ltd. Semiconductor package and manufacturing method
US9929100B2 (en) * 2015-04-17 2018-03-27 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US20160336249A1 (en) * 2015-05-11 2016-11-17 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10170386B2 (en) * 2015-05-11 2019-01-01 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US20180294202A1 (en) * 2017-04-11 2018-10-11 Industrial Technology Research Institute Chip package structure and manufacturing method thereof
US20190229046A1 (en) * 2018-01-19 2019-07-25 Taiwan Semiconductor Manufacturing Company , Ltd. Heterogeneous Fan-Out Structure and Method of Manufacture

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