JP3108716B2 - 半導体チップスケール半導体パッケージ及びその製造方法 - Google Patents
半導体チップスケール半導体パッケージ及びその製造方法Info
- Publication number
- JP3108716B2 JP3108716B2 JP08354355A JP35435596A JP3108716B2 JP 3108716 B2 JP3108716 B2 JP 3108716B2 JP 08354355 A JP08354355 A JP 08354355A JP 35435596 A JP35435596 A JP 35435596A JP 3108716 B2 JP3108716 B2 JP 3108716B2
- Authority
- JP
- Japan
- Prior art keywords
- bump
- circuit pattern
- copper circuit
- solder ball
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 142
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910000679 solder Inorganic materials 0.000 claims description 145
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 101
- 229910052802 copper Inorganic materials 0.000 claims description 101
- 239000010949 copper Substances 0.000 claims description 101
- 239000002952 polymeric resin Substances 0.000 claims description 30
- 229920003002 synthetic resin Polymers 0.000 claims description 30
- 238000007747 plating Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 22
- 229920005989 resin Polymers 0.000 claims description 21
- 239000011347 resin Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 239000003822 epoxy resin Substances 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 7
- 229920000647 polyepoxide Polymers 0.000 claims description 7
- 239000004593 Epoxy Substances 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000004080 punching Methods 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 claims 5
- 230000001070 adhesive effect Effects 0.000 claims 5
- 239000010410 layer Substances 0.000 description 39
- 239000010931 gold Substances 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 229920001721 polyimide Polymers 0.000 description 6
- 239000010409 thin film Substances 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 239000011149 active material Substances 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229940070259 deflux Drugs 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体チップスケー
ル（Ｓｃａｌｅ ）半導体パッケージ及びその製造方法
に関するもので、より詳しくは半導体パッケージの面積
が半導体チップの面積に似た程度であるがその性能の低
下がない半導体チップスケール半導体パッケージ及びそ
の製造方法に関するものである。
ル（Ｓｃａｌｅ ）半導体パッケージ及びその製造方法
に関するもので、より詳しくは半導体パッケージの面積
が半導体チップの面積に似た程度であるがその性能の低
下がない半導体チップスケール半導体パッケージ及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】最近、家電製品、通信機器、コンピュー
タ等、全ての半導体関連電子製品が小型化していく実情
であり、このような電子製品の小型化趨勢に従って、半
導体パッケージにおいてもその性能の低下ない小型化が
要請されている。しかし、リードが半導体パッケージの
４側面から延長される従来のコードフラット（Ｑｕａｄ
Ｆｌａｔ）半導体パッケージにおいては、その構造上、
面積を縮小化することが非常に困難であり、このような
問題を解消するための従来のボールグリッドアレイ（Ｂ
ａｌｌ ＧｒｉｄＡｒｒａｙ：ＢＧＡ）半導体パッケー
ジはコードフラット半導体パッケージに比べてその面積
が２０％以上小さくなったが、半導体パッケージに内装
された半導体チップの面積に比べてパッケージの面積が
依然として幾倍以上大きいため、電子製品の小型化には
限界があり、十分に満足したものではなかった。
タ等、全ての半導体関連電子製品が小型化していく実情
であり、このような電子製品の小型化趨勢に従って、半
導体パッケージにおいてもその性能の低下ない小型化が
要請されている。しかし、リードが半導体パッケージの
４側面から延長される従来のコードフラット（Ｑｕａｄ
Ｆｌａｔ）半導体パッケージにおいては、その構造上、
面積を縮小化することが非常に困難であり、このような
問題を解消するための従来のボールグリッドアレイ（Ｂ
ａｌｌ ＧｒｉｄＡｒｒａｙ：ＢＧＡ）半導体パッケー
ジはコードフラット半導体パッケージに比べてその面積
が２０％以上小さくなったが、半導体パッケージに内装
された半導体チップの面積に比べてパッケージの面積が
依然として幾倍以上大きいため、電子製品の小型化には
限界があり、十分に満足したものではなかった。
【０００３】このような限界を克服するための従来の方
案として、図６に示すように、半導体チップ１０のボン
ドパッド（図示せず）と、入出力端子として使用され、
半導体チップ１０から一定距離だけ離隔されて外郭部に
位置するソルダボール３０とを銅回路パターン２０３で
電気的に接続させるため、半導体チップ１０の上面のボ
ンドパッドにバンプ３１を形成した後、これを覆しにし
てソルダマスク２０２なしに露出された印刷回路基板２
００の銅パターン２０３上に融着させ、エポキシ樹脂を
充填させるフリップチップ（ＦｌｉｐＣｈｉｐ）実装方
法を用いた面積縮小型半導体パッケージ１００が提案さ
れている。
案として、図６に示すように、半導体チップ１０のボン
ドパッド（図示せず）と、入出力端子として使用され、
半導体チップ１０から一定距離だけ離隔されて外郭部に
位置するソルダボール３０とを銅回路パターン２０３で
電気的に接続させるため、半導体チップ１０の上面のボ
ンドパッドにバンプ３１を形成した後、これを覆しにし
てソルダマスク２０２なしに露出された印刷回路基板２
００の銅パターン２０３上に融着させ、エポキシ樹脂を
充填させるフリップチップ（ＦｌｉｐＣｈｉｐ）実装方
法を用いた面積縮小型半導体パッケージ１００が提案さ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
法もやはり半導体チップの大きさに比べてパッケージの
面積がずっと大きい問題があった。従って、本発明の目
的は、半導体パッケージの面積をパッケージ内に搭載さ
れた半導体チップの面積に似た程度、特に１２０％を越
えない範囲内にするとともに、性能の低下ない半導体チ
ップスケール半導体パッケージ及びその製造方法を提供
することである。
法もやはり半導体チップの大きさに比べてパッケージの
面積がずっと大きい問題があった。従って、本発明の目
的は、半導体パッケージの面積をパッケージ内に搭載さ
れた半導体チップの面積に似た程度、特に１２０％を越
えない範囲内にするとともに、性能の低下ない半導体チ
ップスケール半導体パッケージ及びその製造方法を提供
することである。
【０００５】
【課題を解決するための手段】このような本発明の目的
は、入出力端子として使用されるソルダボールを半導体
チップの下部領域に位置させ、半導体チップとソルダボ
ールを電気的に接続させるための銅回路パターンを用い
ることにより可能になる。本発明の第１態様によると、
信号引出用バンプが形成された半導体チップと、前記半
導体チップと電気的に接続されて入出力信号を伝達する
ための印刷回路基板と、前記半導体チップの下部領域に
接着される前記印刷回路基板の底面に形成されて入出力
端子として使用されるソルダボールと、前記半導体チッ
プを前記印刷回路基板上に接着させるエポキシ樹脂層と
から構成され、前記印刷回路基板が重合樹脂層、銅回路
パターン及びソルダマスクでなり、前記銅回路パターン
が前記半導体チップの信号引出用バンプと前記ソルダボ
ールを電気的に接続するためのチップバンプ用ランド及
びソルダボールランドを具備し、前記ソルダマスクによ
り形成されるバンプ接着（以下安着という）開口の底面
のチップバンプ用ランドガ銅回路パターンの一側上面に
形成され、前記バンプ安着開口により限定されるチップ
バンプ用ランドが前記銅回路パターンの外周縁から内側
に０．０５ｍｍ以上の距離を置いた位置に形成され、前
記ソルダボール安着開口の底面のソルダボールランドが
銅回路パターンの他側底面に形成されることを特徴とす
る半導体チップスケール半導体パッケージが提供され
る。
は、入出力端子として使用されるソルダボールを半導体
チップの下部領域に位置させ、半導体チップとソルダボ
ールを電気的に接続させるための銅回路パターンを用い
ることにより可能になる。本発明の第１態様によると、
信号引出用バンプが形成された半導体チップと、前記半
導体チップと電気的に接続されて入出力信号を伝達する
ための印刷回路基板と、前記半導体チップの下部領域に
接着される前記印刷回路基板の底面に形成されて入出力
端子として使用されるソルダボールと、前記半導体チッ
プを前記印刷回路基板上に接着させるエポキシ樹脂層と
から構成され、前記印刷回路基板が重合樹脂層、銅回路
パターン及びソルダマスクでなり、前記銅回路パターン
が前記半導体チップの信号引出用バンプと前記ソルダボ
ールを電気的に接続するためのチップバンプ用ランド及
びソルダボールランドを具備し、前記ソルダマスクによ
り形成されるバンプ接着（以下安着という）開口の底面
のチップバンプ用ランドガ銅回路パターンの一側上面に
形成され、前記バンプ安着開口により限定されるチップ
バンプ用ランドが前記銅回路パターンの外周縁から内側
に０．０５ｍｍ以上の距離を置いた位置に形成され、前
記ソルダボール安着開口の底面のソルダボールランドが
銅回路パターンの他側底面に形成されることを特徴とす
る半導体チップスケール半導体パッケージが提供され
る。
【０００６】本発明の第２態様によると、第１態様によ
る半導体パッケージにおいて、前記印刷回路基板は積層
された多数の重合樹脂層、各重合樹脂層の上面に形成さ
れる銅回路パターン及び最上面のソルダマスクで構成さ
れ、多数のソルダボールが一つのバンプ接続によりパワ
ーシグナル及びグラウンドの少なくとも１つ（パワーシ
グナル及び／又はグラウンド）を共有するよう、上下に
隣り合う銅回路パターンがビアにより相互電気的に連結
される半導体チップスケール半導体パッケージが提供さ
れる。
る半導体パッケージにおいて、前記印刷回路基板は積層
された多数の重合樹脂層、各重合樹脂層の上面に形成さ
れる銅回路パターン及び最上面のソルダマスクで構成さ
れ、多数のソルダボールが一つのバンプ接続によりパワ
ーシグナル及びグラウンドの少なくとも１つ（パワーシ
グナル及び／又はグラウンド）を共有するよう、上下に
隣り合う銅回路パターンがビアにより相互電気的に連結
される半導体チップスケール半導体パッケージが提供さ
れる。
【０００７】本発明の第３態様によると、重合樹脂基板
上に銅回路パターンを形成させる段階と、半導体チップ
のボンドパッドに融着されたバンプが前記銅回路パター
ンに融着される部分を除外した重合樹脂基板上にソルダ
マスクを形成してバンプ安着開口を形成させる段階と、
前記重合樹脂基板上の前記銅回路パターンの形成された
面の対向面にソルダボール安着開口を形成させる段階
と、前記半導体チップのボンドパッドに融着されたバン
プをバンプ安着開口内に融着させる段階と、前記半導体
チップとソルダマスク間にエポキシを充填させ硬化させ
る段階と、前記ソルダボール安着開口にソルダボールを
融着させる段階とからなるとともに 、前記バンプ安着開
口を形成させる段階において、前記ソールダマスクによ
り形成されるバンプ安着開口の底面のチップバンプ用ラ
ンドを銅回路パターンの一側上面に形成し、前記バンプ
安着開口により限定されるチップバンプ用ランドが前記
銅回路パターンの外周縁から内側に０．０５ｍｍ以上の
距離を置いた位置に形成されるようにし、かつ前記ソー
ルダボール安着開口を形成させる段階において、前記ソ
ルダボール安着開口の底面のソルダボールランドを銅回
路パターンの他側底面に形成させることを特徴とする半
導体チップスケール半導体パッケージの製造方法が提供
される。
上に銅回路パターンを形成させる段階と、半導体チップ
のボンドパッドに融着されたバンプが前記銅回路パター
ンに融着される部分を除外した重合樹脂基板上にソルダ
マスクを形成してバンプ安着開口を形成させる段階と、
前記重合樹脂基板上の前記銅回路パターンの形成された
面の対向面にソルダボール安着開口を形成させる段階
と、前記半導体チップのボンドパッドに融着されたバン
プをバンプ安着開口内に融着させる段階と、前記半導体
チップとソルダマスク間にエポキシを充填させ硬化させ
る段階と、前記ソルダボール安着開口にソルダボールを
融着させる段階とからなるとともに 、前記バンプ安着開
口を形成させる段階において、前記ソールダマスクによ
り形成されるバンプ安着開口の底面のチップバンプ用ラ
ンドを銅回路パターンの一側上面に形成し、前記バンプ
安着開口により限定されるチップバンプ用ランドが前記
銅回路パターンの外周縁から内側に０．０５ｍｍ以上の
距離を置いた位置に形成されるようにし、かつ前記ソー
ルダボール安着開口を形成させる段階において、前記ソ
ルダボール安着開口の底面のソルダボールランドを銅回
路パターンの他側底面に形成させることを特徴とする半
導体チップスケール半導体パッケージの製造方法が提供
される。
【０００８】
【発明の実施の形態】以下、本発明を添付した図面を参
照してより詳細に説明する。図１は本発明の好ましい一
具体例による半導体チップスケール半導体パッケージ１
の側断面図で、信号引出用バンプが形成された半導体チ
ップ１０と、半導体チップ１０と電気的に接続されて入
出力信号を伝達するための印刷回路基板２０と、半導体
チップ１０の下部領域に接着される印刷回路基板２０の
底面に形成されて入出力端子として使用されるソルダボ
ール３０と、半導体チップ１０を前記印刷回路基板２０
上に接着させるエポキシ樹脂層４０とから構成される。
電気的接続手段として、構造上脆弱なボンドワイヤーが
存在しないので、従来のようなプラスチック封止部は不
要であり、これは半導体パッケージの小型化に寄与する
一要素となることができる。
照してより詳細に説明する。図１は本発明の好ましい一
具体例による半導体チップスケール半導体パッケージ１
の側断面図で、信号引出用バンプが形成された半導体チ
ップ１０と、半導体チップ１０と電気的に接続されて入
出力信号を伝達するための印刷回路基板２０と、半導体
チップ１０の下部領域に接着される印刷回路基板２０の
底面に形成されて入出力端子として使用されるソルダボ
ール３０と、半導体チップ１０を前記印刷回路基板２０
上に接着させるエポキシ樹脂層４０とから構成される。
電気的接続手段として、構造上脆弱なボンドワイヤーが
存在しないので、従来のようなプラスチック封止部は不
要であり、これは半導体パッケージの小型化に寄与する
一要素となることができる。
【０００９】印刷回路基板２０は通常のものと同様に重
合樹脂２１、銅回路パターン２３及びソルダマスク２２
でなる。重合樹脂２１としては多様な高分子重合体が使
用できるが、本発明に使用される好ましい樹脂としては
ポリイミド（Ｐｏｌｙｉｍｉｄｅ ）樹脂又はビスマレ
イミドトリアジン（Ｂｉｓｍａｌｅｉｍｉｄｅｔｒｉａ
ｚｉｎｅ）樹脂を使用し、最も好ましいものはポリイミ
ド樹脂である。このようなポリイミド樹脂は単層又は多
層で使用できる。又、ソルダマスク２２もやはり多様な
種類の絶縁性重合樹脂薄膜で形成できるが、エポキシ又
はポリイミド薄膜で形成されることが好ましい。
合樹脂２１、銅回路パターン２３及びソルダマスク２２
でなる。重合樹脂２１としては多様な高分子重合体が使
用できるが、本発明に使用される好ましい樹脂としては
ポリイミド（Ｐｏｌｙｉｍｉｄｅ ）樹脂又はビスマレ
イミドトリアジン（Ｂｉｓｍａｌｅｉｍｉｄｅｔｒｉａ
ｚｉｎｅ）樹脂を使用し、最も好ましいものはポリイミ
ド樹脂である。このようなポリイミド樹脂は単層又は多
層で使用できる。又、ソルダマスク２２もやはり多様な
種類の絶縁性重合樹脂薄膜で形成できるが、エポキシ又
はポリイミド薄膜で形成されることが好ましい。
【００１０】銅回路パターン２３はその使用目的及び機
能等によって多様に形成可能であるが、本発明の半導体
パッケージ１においては、銅回路パターン２３が半導体
チップ１０のボンドパッド（図示せず）上に融着された
バンプ３１とソルダボール３０を電気的に接続するため
のチップバンプ用ランド２７及びソルダボールランド２
６を含み、これに関しては後述する図３、図４に対する
説明を参照されたい。
能等によって多様に形成可能であるが、本発明の半導体
パッケージ１においては、銅回路パターン２３が半導体
チップ１０のボンドパッド（図示せず）上に融着された
バンプ３１とソルダボール３０を電気的に接続するため
のチップバンプ用ランド２７及びソルダボールランド２
６を含み、これに関しては後述する図３、図４に対する
説明を参照されたい。
【００１１】このような本発明の好ましい一具体例によ
る半導体チップスケール半導体パッケージ１の製造方法
は、ポリイミド樹脂のような重合樹脂基板２１上に銅薄
膜を積層させ、銅薄膜の上部にフォトレジストドライフ
ィルム（Ｐｈｏｔｏ−ｒｅｓｉｓｔ Ｄｒｙ Ｆｉｌｍ
）を形成させた後、その上部にフォトマスク（Ｐｈｏ
ｔｏＭａｓｋ ）を置き、銅回路パターンをイメージン
グ（Ｉｍａｇｉｎｇ）させた後、ＵＶを照射し、食刻
（ Ｅｔｃｈｉｎｇ）処理する通常の方法により重合樹
脂基板２１上に銅回路パターン２３を形成させる段階
と、半導体チップ１０のボンドパッド（図示せず）に融
着されたバンプ３１が前記銅回路パターン２３に融着さ
れる部分を除外した重合樹脂基板２１上にソルダマスク
２２を形成してバンプ安着開口２９（図３、図４参照）
を形成させる段階と、重合樹脂基板２１上の銅回路パタ
ーン２３の形成された面の対向面に重合樹脂を除去した
ソルダボール安着開口２８（図３、図４参照）を形成さ
せる段階と、チップバンプ用安着開口２９の底面の銅回
路パターン２３に松脂フラックス（Ｌｏｓｉｎ Ｆｌｕ
ｘ）のような活性材を塗布した後、半導体チップ１０を
搭載し、高温のオーブン又は炉内に通過させて、半導体
チップ１０のボンドパッドに融着されたバンプ３１を変
形させてバンプ安着開口２９内に融着させる段階と、デ
フラックス（Ｄｅｆｌｕｘ）処理により、残存する活性
材を除去する活性材の除去段階と、半導体チップ１０と
基板２０のソルダマスク２２間のギャップを無くすた
め、エポキシ４０を充填させた後、１００℃以上の高温
で硬化させるエポキシ４０の充填硬化段階と、ソルダボ
ール安着開口２８内にソルダボール３０を融着させる段
階とからなる。
る半導体チップスケール半導体パッケージ１の製造方法
は、ポリイミド樹脂のような重合樹脂基板２１上に銅薄
膜を積層させ、銅薄膜の上部にフォトレジストドライフ
ィルム（Ｐｈｏｔｏ−ｒｅｓｉｓｔ Ｄｒｙ Ｆｉｌｍ
）を形成させた後、その上部にフォトマスク（Ｐｈｏ
ｔｏＭａｓｋ ）を置き、銅回路パターンをイメージン
グ（Ｉｍａｇｉｎｇ）させた後、ＵＶを照射し、食刻
（ Ｅｔｃｈｉｎｇ）処理する通常の方法により重合樹
脂基板２１上に銅回路パターン２３を形成させる段階
と、半導体チップ１０のボンドパッド（図示せず）に融
着されたバンプ３１が前記銅回路パターン２３に融着さ
れる部分を除外した重合樹脂基板２１上にソルダマスク
２２を形成してバンプ安着開口２９（図３、図４参照）
を形成させる段階と、重合樹脂基板２１上の銅回路パタ
ーン２３の形成された面の対向面に重合樹脂を除去した
ソルダボール安着開口２８（図３、図４参照）を形成さ
せる段階と、チップバンプ用安着開口２９の底面の銅回
路パターン２３に松脂フラックス（Ｌｏｓｉｎ Ｆｌｕ
ｘ）のような活性材を塗布した後、半導体チップ１０を
搭載し、高温のオーブン又は炉内に通過させて、半導体
チップ１０のボンドパッドに融着されたバンプ３１を変
形させてバンプ安着開口２９内に融着させる段階と、デ
フラックス（Ｄｅｆｌｕｘ）処理により、残存する活性
材を除去する活性材の除去段階と、半導体チップ１０と
基板２０のソルダマスク２２間のギャップを無くすた
め、エポキシ４０を充填させた後、１００℃以上の高温
で硬化させるエポキシ４０の充填硬化段階と、ソルダボ
ール安着開口２８内にソルダボール３０を融着させる段
階とからなる。
【００１２】図２は図１の“Ａ”部の拡大図で、半導体
チップ１０と、入出力端子として使用されるソルダボー
ル３０とを電気的に接続させるための銅回路パターン２
３及びバンプ３１とソルダボール３０の連結接続構造を
示す。印刷回路基板２０は重合樹脂層２１、その上に形
成された銅回路パターン２３及びその上のソルダマスク
２２でなり、半導体チップ１０のボンドパッド（図示せ
ず）と銅回路パターン２３の一側上面はバンプ３１によ
り電気的に接続され、ソルダボール３０は銅回路パター
ン２３の一側底面に接続されているので、半導体チップ
１０の信号入出力はソルダボール３０を介して遂行でき
る。本発明の半導体パッケージ１においては、入出力端
子として機能するソルダボール３０が半導体チップ１０
の下部領域に位置するので、半導体パッケージ１の面積
を縮小させることができる。
チップ１０と、入出力端子として使用されるソルダボー
ル３０とを電気的に接続させるための銅回路パターン２
３及びバンプ３１とソルダボール３０の連結接続構造を
示す。印刷回路基板２０は重合樹脂層２１、その上に形
成された銅回路パターン２３及びその上のソルダマスク
２２でなり、半導体チップ１０のボンドパッド（図示せ
ず）と銅回路パターン２３の一側上面はバンプ３１によ
り電気的に接続され、ソルダボール３０は銅回路パター
ン２３の一側底面に接続されているので、半導体チップ
１０の信号入出力はソルダボール３０を介して遂行でき
る。本発明の半導体パッケージ１においては、入出力端
子として機能するソルダボール３０が半導体チップ１０
の下部領域に位置するので、半導体パッケージ１の面積
を縮小させることができる。
【００１３】半導体チップ１０のボンドパッドに形成さ
れるバンプ３１は金（Ａｕ）、Ｓｎ／Ｐｂソルダ、又は
金とＳｎ／Ｐｂソルダの混合構造であるか、又はウェー
ハ工程時に使用する通常のバンプである。このようなバ
ンプ３１の融着された半導体チップ１０は、バンプ３１
がバンプ安着開口２９（図３、図４参照）内の銅回路パ
ターン２３上に一致するように搭載される。一方、ソル
ダボール３０は通常のＳｎ／Ｐｂソルダであるが、必要
によってはバンプ３１の場合のような多様な変化も可能
である。又、半導体チップ１０とソルダマスク２２間に
はエポキシ樹脂が充填硬化されて半導体チップ１０を基
板２０上に堅固に付着させるとともに、バンプ３１の損
傷を防止する役割をする。
れるバンプ３１は金（Ａｕ）、Ｓｎ／Ｐｂソルダ、又は
金とＳｎ／Ｐｂソルダの混合構造であるか、又はウェー
ハ工程時に使用する通常のバンプである。このようなバ
ンプ３１の融着された半導体チップ１０は、バンプ３１
がバンプ安着開口２９（図３、図４参照）内の銅回路パ
ターン２３上に一致するように搭載される。一方、ソル
ダボール３０は通常のＳｎ／Ｐｂソルダであるが、必要
によってはバンプ３１の場合のような多様な変化も可能
である。又、半導体チップ１０とソルダマスク２２間に
はエポキシ樹脂が充填硬化されて半導体チップ１０を基
板２０上に堅固に付着させるとともに、バンプ３１の損
傷を防止する役割をする。
【００１４】銅回路パターン２３上のバンプ３１及びソ
ルダボール３０の安着部分にはＮｉ鍍金層２４が形成で
き、その上面には導電性を向上させるためのＡｕ鍍金層
２５が形成できる。Ａｕ鍍金層２５の厚さは０．２μｍ
以上、好ましくは０．３μｍ以上にすることが良好な導
電性を発揮し得るので好ましい。Ｎｉ鍍金層２４は銅回
路パターン２３の表面保護のために鍍金され、その厚さ
は１μｍ以上、好ましくは３μｍ以上である。このよう
なＮｉ鍍金層及びＡｕ鍍金層の形成は本発明の半導体パ
ッケージ及びその製造方法における選択的な事項で、ど
の一つの鍍金層のみ形成させることもでき、このような
鍍金層の存在は絶対的でない。
ルダボール３０の安着部分にはＮｉ鍍金層２４が形成で
き、その上面には導電性を向上させるためのＡｕ鍍金層
２５が形成できる。Ａｕ鍍金層２５の厚さは０．２μｍ
以上、好ましくは０．３μｍ以上にすることが良好な導
電性を発揮し得るので好ましい。Ｎｉ鍍金層２４は銅回
路パターン２３の表面保護のために鍍金され、その厚さ
は１μｍ以上、好ましくは３μｍ以上である。このよう
なＮｉ鍍金層及びＡｕ鍍金層の形成は本発明の半導体パ
ッケージ及びその製造方法における選択的な事項で、ど
の一つの鍍金層のみ形成させることもでき、このような
鍍金層の存在は絶対的でない。
【００１５】図３（ａ）、図３（ｂ）及び図４（ａ）、
図４（ｂ）はそれぞれ本発明による半導体パッケージ１
において、半導体チップ１０とソルダボール３０を電気
的に接続させるための好ましい具体例によるチップバン
プ用ランド２７及びソルダボールランド２６が形成され
た銅回路パターン２３の平面図及び側断面図である。図
３（ａ）及び図４（ａ）に示すように、半導体チップ１
０とソルダボール３０を電気的に接続させるための銅回
路パターン２３が、その一側上面及び他側底面にそれぞ
れ円形のチップバンプ用ランド２７及びゾルダボールラ
ンド２６が形成されて、その平面が全体的にあれい形状
を取っているが、電気的接続を可能にするものであれば
どんな形状であってもかまわない。
図４（ｂ）はそれぞれ本発明による半導体パッケージ１
において、半導体チップ１０とソルダボール３０を電気
的に接続させるための好ましい具体例によるチップバン
プ用ランド２７及びソルダボールランド２６が形成され
た銅回路パターン２３の平面図及び側断面図である。図
３（ａ）及び図４（ａ）に示すように、半導体チップ１
０とソルダボール３０を電気的に接続させるための銅回
路パターン２３が、その一側上面及び他側底面にそれぞ
れ円形のチップバンプ用ランド２７及びゾルダボールラ
ンド２６が形成されて、その平面が全体的にあれい形状
を取っているが、電気的接続を可能にするものであれば
どんな形状であってもかまわない。
【００１６】又、図３（ｂ）及び図４（ｂ）に示すよう
に、バンプ安着開口２９はソルダマスク２２により限定
形成され、ソルダボール安着開口２８は重合樹脂層２１
を除去して形成される。ソルダボール安着開口２８は食
刻又はレーザ光線を用いて形成させるか、又は銅回路パ
ターン２３を形成させるに先立ってパンチを用いて重合
樹脂層２１を予め穿孔して形成させることもできる。
に、バンプ安着開口２９はソルダマスク２２により限定
形成され、ソルダボール安着開口２８は重合樹脂層２１
を除去して形成される。ソルダボール安着開口２８は食
刻又はレーザ光線を用いて形成させるか、又は銅回路パ
ターン２３を形成させるに先立ってパンチを用いて重合
樹脂層２１を予め穿孔して形成させることもできる。
【００１７】図３（ａ）、図３（ｂ）に示した半導体チ
ップ１０とソルダボール３０を電気的に接続させるため
の好ましい一具体例による銅回路パターン２３において
は、ソルダマスク２２により形成されるバンプ安着開口
２９の底面のチップバンプ用ランド２７が銅回路パター
ン２３の一側上面に形成され、バンプ安着開口２９によ
り限定されるチップバンプ用ランド２７が銅回路パター
ン２３の外周縁から内側に０．０５ｍｍ以上の距離
（α）を置いた位置に形成され、平滑なバンプ安着開口
２９の底面のチップバンプ用ランドには先に説明したよ
うにＮｉ鍍金層２４及びぞの上部のＡｕ鍍金層２５が形
成できる。重合樹脂層２１を除去して形成されるソルダ
ボール安着開口２８は銅回路パターン２３の他側底面領
域に形成され、同様にＮｉ鍍金層２４が銅回路パターン
２３に形成された後、再びＡｕ鍍金層２５が形成でき
る。これにより、バンプ安着開口２９の底面とソルダボ
ール安着開口２８の底面は電気的に連結される。
ップ１０とソルダボール３０を電気的に接続させるため
の好ましい一具体例による銅回路パターン２３において
は、ソルダマスク２２により形成されるバンプ安着開口
２９の底面のチップバンプ用ランド２７が銅回路パター
ン２３の一側上面に形成され、バンプ安着開口２９によ
り限定されるチップバンプ用ランド２７が銅回路パター
ン２３の外周縁から内側に０．０５ｍｍ以上の距離
（α）を置いた位置に形成され、平滑なバンプ安着開口
２９の底面のチップバンプ用ランドには先に説明したよ
うにＮｉ鍍金層２４及びぞの上部のＡｕ鍍金層２５が形
成できる。重合樹脂層２１を除去して形成されるソルダ
ボール安着開口２８は銅回路パターン２３の他側底面領
域に形成され、同様にＮｉ鍍金層２４が銅回路パターン
２３に形成された後、再びＡｕ鍍金層２５が形成でき
る。これにより、バンプ安着開口２９の底面とソルダボ
ール安着開口２８の底面は電気的に連結される。
【００１８】図４（ａ）、図４（ｂ）に示した半導体チ
ップ１０とソルダボール３０を電気的に接続させるため
の好ましい他の一具体例による銅回路パターンにおいて
は、ソルダマスク２２により形成されるバンプ安着開口
２９の底面のチップバンプ用ランド２７が銅回路パター
ン２３の一側とその外周縁に沿って“Ｃ”形状に露出さ
れた重合樹脂層２１の上面を含み、ソルダマスク２２と
銅回路パターン２３の端部が０．０５ｍｍ（α）以上離
隔されて形成される。従って、バンプ安着開口２９が銅
回路パターン２３の一側領域にずれて形成されるので、
その底面のうち、銅回路パターン２３が存在しない
“Ｃ”形状領域には重合樹脂２１が露出され、銅回路パ
ターン２３が存在する部分には先に説明したようなＮｉ
／Ａｕ鍍金層２４、２５が形成できる。従って、その底
面は２段に形成される。一方、ソルダボール安着開口２
８は、図３（ｂ）と同様に、銅回路パターン２３の他側
底面領域に形成され、これによりバンプ安着開口２９の
底面とソルダボール安着開口２８の底面は電気的に連結
される。
ップ１０とソルダボール３０を電気的に接続させるため
の好ましい他の一具体例による銅回路パターンにおいて
は、ソルダマスク２２により形成されるバンプ安着開口
２９の底面のチップバンプ用ランド２７が銅回路パター
ン２３の一側とその外周縁に沿って“Ｃ”形状に露出さ
れた重合樹脂層２１の上面を含み、ソルダマスク２２と
銅回路パターン２３の端部が０．０５ｍｍ（α）以上離
隔されて形成される。従って、バンプ安着開口２９が銅
回路パターン２３の一側領域にずれて形成されるので、
その底面のうち、銅回路パターン２３が存在しない
“Ｃ”形状領域には重合樹脂２１が露出され、銅回路パ
ターン２３が存在する部分には先に説明したようなＮｉ
／Ａｕ鍍金層２４、２５が形成できる。従って、その底
面は２段に形成される。一方、ソルダボール安着開口２
８は、図３（ｂ）と同様に、銅回路パターン２３の他側
底面領域に形成され、これによりバンプ安着開口２９の
底面とソルダボール安着開口２８の底面は電気的に連結
される。
【００１９】図５は本発明の好ましい他の一具体例によ
る半導体チップスケール半導体パッケージ１’の側断面
図で、重合樹脂２１及び銅回路パターン２３が交互に多
層積層される点を除き、その基本構成は図１の場合と同
様であるので、その相違点についてだけ説明する。
る半導体チップスケール半導体パッケージ１’の側断面
図で、重合樹脂２１及び銅回路パターン２３が交互に多
層積層される点を除き、その基本構成は図１の場合と同
様であるので、その相違点についてだけ説明する。
【００２０】本発明の半導体パッケージ１’における印
刷回路基板２０は積層された多数の重合樹脂層２１、各
重合樹脂層２１の上面に形成される銅回路パターン２３
及び最上面のソルダマスク２２で構成され、上下に隣り
合う銅回路パターン２３はバリードビア（Ｂｕｒｉｅｄ
Ｖｉａ）２３ａ及びブラインドビア（ＢｌｉｎｄＶｉ
ａ）２３ｂにより電気的に接続される。これにより、多
数のソルダボール３０が一つのバンプ３１の接続により
パワーシグナル（Ｐｏｗｅｒ Ｓｉｇｎａｌ）及び／又
はグラウンド（Ｇｒｏｕｎｄ）を共有し得ることにな
る。
刷回路基板２０は積層された多数の重合樹脂層２１、各
重合樹脂層２１の上面に形成される銅回路パターン２３
及び最上面のソルダマスク２２で構成され、上下に隣り
合う銅回路パターン２３はバリードビア（Ｂｕｒｉｅｄ
Ｖｉａ）２３ａ及びブラインドビア（ＢｌｉｎｄＶｉ
ａ）２３ｂにより電気的に接続される。これにより、多
数のソルダボール３０が一つのバンプ３１の接続により
パワーシグナル（Ｐｏｗｅｒ Ｓｉｇｎａｌ）及び／又
はグラウンド（Ｇｒｏｕｎｄ）を共有し得ることにな
る。
【００２１】このように本発明に係る半導体パッケージ
は、信号引出用バンプが形成された半導体チップと、前
記半導体チップと電気的に接続されて入出力信号を伝達
するための印刷回路基板と、前記半導体チップの下部領
域に接着される前記印刷回路基板の底面に形成されて入
出力端子として使用されるソルダボールと、前記半導体
チップを前記印刷回路基板上に接着させるエポキシ樹脂
層とから構成され、前記印刷回路基板が重合樹脂層、銅
回路パターン及びソルダマスクでなり、前記銅回路パタ
ーンが前記半導体チップの信号引出用バンプと前記ソル
ダボールを電気的に接続させるためのチップバンプ用ラ
ンド及びソルダボールランドを含むことを特徴とする。
は、信号引出用バンプが形成された半導体チップと、前
記半導体チップと電気的に接続されて入出力信号を伝達
するための印刷回路基板と、前記半導体チップの下部領
域に接着される前記印刷回路基板の底面に形成されて入
出力端子として使用されるソルダボールと、前記半導体
チップを前記印刷回路基板上に接着させるエポキシ樹脂
層とから構成され、前記印刷回路基板が重合樹脂層、銅
回路パターン及びソルダマスクでなり、前記銅回路パタ
ーンが前記半導体チップの信号引出用バンプと前記ソル
ダボールを電気的に接続させるためのチップバンプ用ラ
ンド及びソルダボールランドを含むことを特徴とする。
【００２２】又、前記印刷回路基板は積層された多数の
重合樹脂層、各重合樹脂層の上面に形成される銅回路パ
ターン及び最上面のソルダマスクで構成され、多数のソ
ルダボールが一つのバンプ接続によりパワーシグナル及
び／又はグラウンドを共有するよう、上下に隣り合う銅
回路パターンがビアにより相互電気的に連結されること
を特徴とする。
重合樹脂層、各重合樹脂層の上面に形成される銅回路パ
ターン及び最上面のソルダマスクで構成され、多数のソ
ルダボールが一つのバンプ接続によりパワーシグナル及
び／又はグラウンドを共有するよう、上下に隣り合う銅
回路パターンがビアにより相互電気的に連結されること
を特徴とする。
【００２３】又、半導体パッケージの面積が、実装され
る半導体チップの面積の１２０％を越えないことを特徴
とする。
る半導体チップの面積の１２０％を越えないことを特徴
とする。
【００２４】又、前記チップバンプ用ランドがソルダマ
スクにより限定されるバンプ安着開口の底面の銅回路パ
ターンでなり、前記ソルダボールランドが重合樹脂層を
穿孔して形成されるソルダボール安着開口の底面の銅回
路パターンでなり、前記チップバンプ用ランド及び前記
ソルダボールランドが一つの銅回路パターン中に形成さ
れることを特徴とする。
スクにより限定されるバンプ安着開口の底面の銅回路パ
ターンでなり、前記ソルダボールランドが重合樹脂層を
穿孔して形成されるソルダボール安着開口の底面の銅回
路パターンでなり、前記チップバンプ用ランド及び前記
ソルダボールランドが一つの銅回路パターン中に形成さ
れることを特徴とする。
【００２５】又、前記チップバンプ用ランド及び前記ソ
ルダボールランド上にＮｉ鍍金層及びその上部のＡｕ鍍
金層が形成されることを特徴とする。
ルダボールランド上にＮｉ鍍金層及びその上部のＡｕ鍍
金層が形成されることを特徴とする。
【００２６】又、前記Ｎｉ鍍金層の厚さが３μｍ以上で
あり、前記Ａｕ鍍金層の厚さが０．３μｍ以上であるこ
とを特徴とする。
あり、前記Ａｕ鍍金層の厚さが０．３μｍ以上であるこ
とを特徴とする。
【００２７】又、前記ソルダマスクにより形成されるバ
ンプ安着開口の底面のチップバンプ用ランドが銅回路パ
ターンの一側上面に形成され、前記バンプ安着開口によ
り限定されるチップバンプ用ランドが前記銅回路パター
ンの外周縁から内側に０．０５ｍｍ以上の距離を置いた
位置に形成され、前記ソルダボール安着開口の底面のソ
ルダボールランドが銅回路パターンの他側底面に形成さ
れることを特徴とする。
ンプ安着開口の底面のチップバンプ用ランドが銅回路パ
ターンの一側上面に形成され、前記バンプ安着開口によ
り限定されるチップバンプ用ランドが前記銅回路パター
ンの外周縁から内側に０．０５ｍｍ以上の距離を置いた
位置に形成され、前記ソルダボール安着開口の底面のソ
ルダボールランドが銅回路パターンの他側底面に形成さ
れることを特徴とする。
【００２８】又、前記ソルダマスクにより形成されるバ
ンプ安着開口の底面のチップバンプ用ランドが銅回路パ
ターンの一側とその外周縁に沿って“Ｃ”形状に露出さ
れた重合樹脂層を上面を含み、前記ソルダマスクと銅回
路パターンの端部が互に０．０５ｍｍ以上離隔されて形
成され、前記ソルダボール安着開口の底面のソルダボー
ルランドが銅回路パターンの他側底面に形成されること
を特徴とする。
ンプ安着開口の底面のチップバンプ用ランドが銅回路パ
ターンの一側とその外周縁に沿って“Ｃ”形状に露出さ
れた重合樹脂層を上面を含み、前記ソルダマスクと銅回
路パターンの端部が互に０．０５ｍｍ以上離隔されて形
成され、前記ソルダボール安着開口の底面のソルダボー
ルランドが銅回路パターンの他側底面に形成されること
を特徴とする。
【００２９】又、バンプがＡｕ、Ｓｎ／Ｐｂソルダ、又
はＡｕとＳｎ／Ｐｂソルダの混合体であることを特徴と
する。
はＡｕとＳｎ／Ｐｂソルダの混合体であることを特徴と
する。
【００３０】又、本発明に係る半導体パッケージの製造
方法は、重合樹脂基板上に銅回路パターンを形成させる
段階と、半導体チップのボンドパッドに融着されたバン
プが前記銅回路パターンに融着される部分を除外した重
合樹脂基板上にソルダマスクを形成してバンプ安着開口
を形成させる段階と、前記重合樹脂基板上の前記銅回路
パターンの形成された面の対向面にソルダボール安着開
口を形成させる段階と、前記半導体チップのボンドパッ
ドに融着されたバンプをバンプ安着開口内に融着させる
段階と、前記半導体チップとソルダマスク間にエポキシ
を充填させ硬化させる段階と、前記ソルダボール安着開
口にソルダボールを融着させる段階とからなることを特
徴とする。
方法は、重合樹脂基板上に銅回路パターンを形成させる
段階と、半導体チップのボンドパッドに融着されたバン
プが前記銅回路パターンに融着される部分を除外した重
合樹脂基板上にソルダマスクを形成してバンプ安着開口
を形成させる段階と、前記重合樹脂基板上の前記銅回路
パターンの形成された面の対向面にソルダボール安着開
口を形成させる段階と、前記半導体チップのボンドパッ
ドに融着されたバンプをバンプ安着開口内に融着させる
段階と、前記半導体チップとソルダマスク間にエポキシ
を充填させ硬化させる段階と、前記ソルダボール安着開
口にソルダボールを融着させる段階とからなることを特
徴とする。
【００３１】又、チップバンプ用安着開口の形成段階に
先立って、銅回路パターン形成段階で形成された多数の
重合樹脂基板を積層させ重合樹脂基板相互間の銅回路パ
ターンをビアにより電気的に接続させて、多数のソルダ
ボールが一つのバンプ接続によりパワーシグナル及び／
又はグラウンドを共有するようにすることを特徴とす
る。
先立って、銅回路パターン形成段階で形成された多数の
重合樹脂基板を積層させ重合樹脂基板相互間の銅回路パ
ターンをビアにより電気的に接続させて、多数のソルダ
ボールが一つのバンプ接続によりパワーシグナル及び／
又はグラウンドを共有するようにすることを特徴とす
る。
【００３２】又、半導体パッケージの面積が、実装され
る半導体チップの面積の１２０％を越えないことを特徴
とする。
る半導体チップの面積の１２０％を越えないことを特徴
とする。
【００３３】又、ソルダボール安着開口の形成段階での
ソルダボール安着開口が食刻又はレーザ光線照射により
形成されることを特徴とする。
ソルダボール安着開口が食刻又はレーザ光線照射により
形成されることを特徴とする。
【００３４】ソルダボール安着開口の形成段階がパンチ
で重合樹脂基板を穿孔させて遂行され、銅回路パターン
の形成段階に先立って遂行されることを特徴とする。
で重合樹脂基板を穿孔させて遂行され、銅回路パターン
の形成段階に先立って遂行されることを特徴とする。
【００３５】又、バンプ安着開口の形成段階及びソルダ
ボール安着開口の形成段階で形成されたバンプ安着開口
及びソルダボール安着開口の底面にＮｉを鍍金した後、
Ａｕを鍍金してチップバンプ用ランド及びソルダボール
ランドを形成させることを特徴とする。
ボール安着開口の形成段階で形成されたバンプ安着開口
及びソルダボール安着開口の底面にＮｉを鍍金した後、
Ａｕを鍍金してチップバンプ用ランド及びソルダボール
ランドを形成させることを特徴とする。
【００３６】又、Ｎｉを厚さ３μｍ以上に鍍金し、Ａｕ
を厚さ０．３μｍ以上に鍍金することを特徴とする。
を厚さ０．３μｍ以上に鍍金することを特徴とする。
【００３７】又、ソルダマスクにより形成されるバンプ
安着開口の底面のチップバンプ用ランドを銅回路パター
ンの一側上面に形成し、前記バンプ安着開口により限定
されるチップバンプ用ランドが前記銅回路パターンの外
周縁から内側に０．０５ｍｍ以上の距離を置いた位置に
形成されるようにし、ソルダボール安着開口の底面のソ
ルダボールランドを銅回路パターンの他側底面に形成さ
せることを特徴とする。
安着開口の底面のチップバンプ用ランドを銅回路パター
ンの一側上面に形成し、前記バンプ安着開口により限定
されるチップバンプ用ランドが前記銅回路パターンの外
周縁から内側に０．０５ｍｍ以上の距離を置いた位置に
形成されるようにし、ソルダボール安着開口の底面のソ
ルダボールランドを銅回路パターンの他側底面に形成さ
せることを特徴とする。
【００３８】又、ソルダマスクにより形成されるバンプ
安着開口の底面のチップバンプ用ランドが銅回路パター
ンの一側とその外周縁に沿って“Ｃ”形状に露出された
重合樹脂層の上面を含むよう、前記ソルダマスクと銅回
路パターンの端部を相互０．０５ｍｍ以上離隔して形成
し、ソルダボール安着開口の底面のソルダボールランド
を銅回路パターンの他側底面に形成させることを特徴と
する。
安着開口の底面のチップバンプ用ランドが銅回路パター
ンの一側とその外周縁に沿って“Ｃ”形状に露出された
重合樹脂層の上面を含むよう、前記ソルダマスクと銅回
路パターンの端部を相互０．０５ｍｍ以上離隔して形成
し、ソルダボール安着開口の底面のソルダボールランド
を銅回路パターンの他側底面に形成させることを特徴と
する。
【００３９】
【発明の効果】以上説明したように、本発明の半導体チ
ップスケール半導体パッケージ及びその製造方法による
と、その性能の低下が全くなしに半導体パッケージの面
積をパッケージ内に搭載された半導体チップの面積に似
た程度、特に１２０％を越えない範囲内にすることがで
きる。
ップスケール半導体パッケージ及びその製造方法による
と、その性能の低下が全くなしに半導体パッケージの面
積をパッケージ内に搭載された半導体チップの面積に似
た程度、特に１２０％を越えない範囲内にすることがで
きる。
【図１】本発明の好ましい一具体例による半導体チップ
スケール半導体パッケージの側断面図である。
スケール半導体パッケージの側断面図である。
【図２】図１の“Ａ”部の拡大図である。
【図３】（ａ）及び（ｂ）はそれぞれ、本発明による半
導体パッケージにおいて、チップとソルダボールを電気
的に接続させるための好ましい一具体例によるチップバ
ンプ用ランド及びソルダボールランドが形成された銅回
路パターンの平面図及び側断面図である。
導体パッケージにおいて、チップとソルダボールを電気
的に接続させるための好ましい一具体例によるチップバ
ンプ用ランド及びソルダボールランドが形成された銅回
路パターンの平面図及び側断面図である。
【図４】（ａ）及び（ｂ）はそれぞれ、本発明による半
導体パッケージにおいて、チップとソルダボールを電気
的に接続させるための好ましい他の一具体例によるチッ
プバンプ用ランド及びソルダボールランドが形成された
銅回路パターンの平面図及び側断面図である。
導体パッケージにおいて、チップとソルダボールを電気
的に接続させるための好ましい他の一具体例によるチッ
プバンプ用ランド及びソルダボールランドが形成された
銅回路パターンの平面図及び側断面図である。
【図５】本発明の好ましいの他の一具体例による半導体
チップスケール半導体パッケージの側断面図である。
チップスケール半導体パッケージの側断面図である。
【図６】従来のフリップチップ半導体パッケージの側断
面図である。
面図である。
１、１’ 本発明の半導体チップスケール半導体パッケ
ージ １０ 半導体チップ １１ バンプ ２０ 印刷回路基板 ２１ 重合樹脂層（基板） ２２ ソルダマスク ２３ 銅回路パターン ２３ａ バリードビア ２３ｂ ブラインドビア ２４ ニッケル鍍金層 ２５ 白金鍍金層 ２６ ソルダボールランド ２７ チップバンプ用ランド ３０ ソルダボール ３１ バンプ ４０ エポキシ樹脂層
ージ １０ 半導体チップ １１ バンプ ２０ 印刷回路基板 ２１ 重合樹脂層（基板） ２２ ソルダマスク ２３ 銅回路パターン ２３ａ バリードビア ２３ｂ ブラインドビア ２４ ニッケル鍍金層 ２５ 白金鍍金層 ２６ ソルダボールランド ２７ チップバンプ用ランド ３０ ソルダボール ３１ バンプ ４０ エポキシ樹脂層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/60
Claims (16)
- 【請求項１】 信号引出用バンプが形成された半導体
チップと、 前記半導体チップと電気的に接続されて入出力信号を伝
達するための印刷回路基板と、 前記半導体チップの下部領域に接着される前記印刷回路
基板の底面に形成されて入出力端子として使用されるソ
ルダボールと、 前記半導体チップを前記印刷回路基板上に接着させるエ
ポキシ樹脂層とから構成され、前記印刷回路基板が重合
樹脂層、銅回路パターン及びソルダマスクでなり、前記
銅回路パターンが前記半導体チップの信号引出用バンプ
と前記ソルダボールを電気的に接続させるためのチップ
バンプ用ランド及びソルダボールランドを具備し、前記
ソルマスクにより形成されるバンプ接着開口の底面のチ
ップバンプ用ランドガ銅回路パターンの一側上面に形成
され、前記バンプ接着開口により限定されるチップバン
プ用ランドが前記銅回路パターンの外周縁から内側に
０．０５ｍｍ以上の距離を置いた位置に形成され、前記
ソルダボール接着開口の底面のソルダボールランドが銅
回路パターンの他側底面に形成されることを特徴とする
半導体チップスケール半導体パッケージ。 - 【請求項２】 前記印刷回路基板は積層された多数の
重合樹脂層、各重合樹脂層の上面に形成される銅回路パ
ターン及び最上面のソルダマスクで構成され、多数のソ
ルダボールが一つのバンプ接続によりパワーシグナル及
びグラウンドの少なくとも１つを共有するよう、上下に
隣り合う銅回路パターンがビアにより相互電気的に連結
されることを特徴とする請求項１記載の半導体チップス
ケール半導体パッケージ。 - 【請求項３】 半導体パッケージの面積が、実装され
る半導体チップの面積の１２０％を越えないことを特徴
とする請求項１又は２記載の半導体チップスケール半導
体パッケージ。 - 【請求項４】 前記チップバンプ用ランドがソルダマ
スクにより限定されるバンプ接着開口の底面の銅回路パ
ターンでなり、前記ソルダボールランドが重合樹脂層を
穿孔して形成されるソルダボール接着開口の底面の銅回
路パターンでなり、前記チップバンプ用ランド及び前記
ソルダボールランドが一つの銅回路パターン中に形成さ
れることを特徴とする請求項１又は２記載の半導体チッ
プスケール半導体パッケージ。 - 【請求項５】 前記チップバンプ用ランド及び前記ソ
ルダボールランド上にＮｉ鍍金層及びその上部のＡｕ鍍
金層が形成されることを特徴とする請求項４記載の半導
体チップスケール半導体パッケージ。 - 【請求項６】 前記Ｎｉ鍍金層の厚さが３μｍ以上で
あり、前記Ａｕ鍍金層の厚さが０．３μｍ以上であるこ
とを特徴とする請求項５記載の半導体チップスケール半
導体パッケージ。 - 【請求項７】 前記ソルダマスクにより形成されるバ
ンプ接着開口の底面のチップバンプ用ランドが銅回路パ
ターンの一側とその外周縁に沿って“Ｃ”形状に露出さ
れた重合樹脂層を上面を含み、前記ソルダマスクと銅回
路パターンの端部が互に０．０５ｍｍ以上離隔されて形
成され、前記ソルダボール接着開口の底面のソルダボー
ルランドが銅回路パターンの他側底面に形成されること
を特徴とする請求項４記載の半導体チップスケール半導
体パッケージ。 - 【請求項８】 バンプがＡｕ、Ｓｎ／Ｐｂソルダ、又
はＡｕとＳｎ／Ｐｂソルダの混合体であることを特徴と
する請求項１又は２記載の半導体チップスケール半導体
パッケージ。 - 【請求項９】 重合樹脂基板上に銅回路パターンを形
成させる段階と、 半導体チップのボンドパッドに融着されたバンプが前記
銅回路パターンに融着される部分を除外した重合樹脂基
板上にソルダマスクを形成してバンプ接着開口を形成さ
せる段階と、 前記重合樹脂基板上の前記銅回路パターンの形成された
面の対向面にソルダボール接着開口を形成させる段階
と、 前記半導体チップのボンドパッドに融着されたバンプを
バンプ接着開口内に融着させる段階と、 前記半導体チップとソルダマスク間にエポキシを充填さ
せ硬化させる段階と、前記ソルダボール接着開口にソル
ダボールを融着させる段階とからなるとともに、前記バ
ンプ接着開口を形成させる段階において、前記ソルダマ
スクにより形成されるバンプ接着開口の底面のチップバ
ンプ用ランドを銅回路パターンの一側上面に形成し、前
記バンプ接着開口により限定されるチップバンプ用ラン
ドが前記銅回路パターンの外周縁から内側に０．０５ｍ
ｍ以上の距離を置いた位置に形成されるようにし、かつ
前記ソルダボール接着開口を形成させる段階において、
前記ソルダボール接着開口の底面のソルダボールランド
を銅回路パターンの他側底面に形成させることを特徴と
する半導体チップスケール半導体チップスケール半導体
パッケージの製造方法。 - 【請求項１０】 チップバンプ用接着開口の形成段階
に先立って、銅回路パターン形成段階で形成された多数
の重合樹脂基板を積層させ重合樹脂基板相互間の銅回路
パターンをビアにより電気的に接続させて、多数のソル
ダボールが一つのバンプ接続によりパワーシグナル及び
グラウンドの少なくとも１つを共有するようにすること
を特徴とする請求項９記載の半導体チップスケール半導
体パッケージの製造方法。 - 【請求項１１】 半導体パッケージの面積が、実装さ
れる半導体チップの面積の１２０％を越えないことを特
徴とする請求項９又は１０記載の半導体チップスケール
半導体パッケージの製造方法。 - 【請求項１２】 ソルダボール接着開口の形成段階で
のソルダボール接着開口が食刻又はレーザ光線照射によ
り形成されることを特徴とする請求項９又は１０記載の
半導体チップスケール半導体パッケージの製造方法。 - 【請求項１３】 ソルダボール接着開口の形成段階が
パンチで重合樹脂基板を穿孔させて遂行され、銅回路パ
ターンの形成段階に先立って遂行されることを特徴とす
る請求項９又は１０記載の半導体チップスケール半導体
パッケージの製造方法。 - 【請求項１４】 バンプ接着開口の形成段階及びソル
ダボール接着開口の形成段階で形成されたバンプ接着開
口及びソルダボール接着開口の底面にＮｉを鍍金した
後、Ａｕを鍍金してチップバンプ用ランド及びソルダボ
ールランドを形成させることを特徴とする請求項９又は
１０記載の半導体チップスケール半導体パッケージの製
造方法。 - 【請求項１５】 Ｎｉを厚さ３μｍ以上に鍍金し、Ａ
ｕを厚さ０．３μｍ以上に鍍金することを特徴とする請
求項１４記載の半導体チップスケール半導体パッケージ
の製造方法。 - 【請求項１６】 ソルダマスクにより形成されるバン
プ接着開口の底面のチップバンプ用ランドが銅回路パタ
ーンの一側とその外周縁に沿って“Ｃ”形状に露出され
た重合樹脂層の上面を含むよう、前記ソルダマスクと銅
回路パターンの端部を相互０．０５ｍｍ以上離隔して形
成し、ソルダボール接着開口の底面のソルダボールラン
ドを銅回路パターンの他側底面に形成させることを特徴
とする請求項１４記載の半導体チップスケール半導体パ
ッケージの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P54765 | 1995-12-22 | ||
| KR1019950054765A KR0182073B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 칩 스케일 반도체 패키지 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027868A JPH1027868A (ja) | 1998-01-27 |
| JP3108716B2 true JP3108716B2 (ja) | 2000-11-13 |
Family
ID=19443320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08354355A Expired - Fee Related JP3108716B2 (ja) | 1995-12-22 | 1996-12-19 | 半導体チップスケール半導体パッケージ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5915169A (ja) |
| JP (1) | JP3108716B2 (ja) |
| KR (1) | KR0182073B1 (ja) |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861290B1 (en) | 1995-12-19 | 2005-03-01 | Micron Technology, Inc. | Flip-chip adaptor package for bare die |
| US6072236A (en) | 1996-03-07 | 2000-06-06 | Micron Technology, Inc. | Micromachined chip scale package |
| EP0860876A3 (de) * | 1997-02-21 | 1999-09-22 | DaimlerChrysler AG | Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile |
| US6515370B2 (en) * | 1997-03-10 | 2003-02-04 | Seiko Epson Corporation | Electronic component and semiconductor device, method for manufacturing the same, circuit board have the same mounted thereon, and electronic equipment having the circuit board |
| USRE43112E1 (en) | 1998-05-04 | 2012-01-17 | Round Rock Research, Llc | Stackable ball grid array package |
| JP2000022039A (ja) * | 1998-07-06 | 2000-01-21 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6048755A (en) * | 1998-11-12 | 2000-04-11 | Micron Technology, Inc. | Method for fabricating BGA package using substrate with patterned solder mask open in die attach area |
| US6313527B1 (en) * | 1998-12-10 | 2001-11-06 | United Microelectronics Corp. | Dual-dies packaging structure and packaging method |
| US8021976B2 (en) * | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
| US7531417B2 (en) * | 1998-12-21 | 2009-05-12 | Megica Corporation | High performance system-on-chip passive device using post passivation process |
| US8421158B2 (en) * | 1998-12-21 | 2013-04-16 | Megica Corporation | Chip structure with a passive device and method for forming the same |
| US8178435B2 (en) | 1998-12-21 | 2012-05-15 | Megica Corporation | High performance system-on-chip inductor using post passivation process |
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6303423B1 (en) * | 1998-12-21 | 2001-10-16 | Megic Corporation | Method for forming high performance system-on-chip using post passivation process |
| US6043109A (en) * | 1999-02-09 | 2000-03-28 | United Microelectronics Corp. | Method of fabricating wafer-level package |
| US6143581A (en) * | 1999-02-22 | 2000-11-07 | Micron Technology, Inc. | Asymmetric transfer molding method and an asymmetric encapsulation made therefrom |
| US6537853B1 (en) | 1999-02-22 | 2003-03-25 | Micron Technology, Inc. | Overmolding encapsulation process |
| US6784024B2 (en) | 2000-01-18 | 2004-08-31 | Micron Technology, Inc. | Die attach curing method for semiconductor device |
| US6740962B1 (en) * | 2000-02-24 | 2004-05-25 | Micron Technology, Inc. | Tape stiffener, semiconductor device component assemblies including same, and stereolithographic methods for fabricating same |
| US10388626B2 (en) * | 2000-03-10 | 2019-08-20 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming flipchip interconnect structure |
| EP1278612B1 (en) | 2000-03-10 | 2010-02-24 | Chippac, Inc. | Flip chip Interconnection structure and method of obtaining the same |
| US20020064931A1 (en) * | 2000-07-03 | 2002-05-30 | E. C. Ong | Method and apparatus for applying a protective over-coating to a ball-grid-array (BGA) structure |
| US6627998B1 (en) | 2000-07-27 | 2003-09-30 | International Business Machines Corporation | Wafer scale thin film package |
| US6723927B1 (en) * | 2000-08-24 | 2004-04-20 | High Connection Density, Inc. | High-reliability interposer for low cost and high reliability applications |
| US6660559B1 (en) | 2001-06-25 | 2003-12-09 | Amkor Technology, Inc. | Method of making a chip carrier package using laser ablation |
| US20040053447A1 (en) * | 2001-06-29 | 2004-03-18 | Foster Donald Craig | Leadframe having fine pitch bond fingers formed using laser cutting method |
| US6759275B1 (en) * | 2001-09-04 | 2004-07-06 | Megic Corporation | Method for making high-performance RF integrated circuits |
| US6841874B1 (en) | 2002-11-01 | 2005-01-11 | Amkor Technology, Inc. | Wafer-level chip-scale package |
| TWI236763B (en) * | 2003-05-27 | 2005-07-21 | Megic Corp | High performance system-on-chip inductor using post passivation process |
| US8853001B2 (en) | 2003-11-08 | 2014-10-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming pad layout for flipchip semiconductor die |
| US7034391B2 (en) * | 2003-11-08 | 2006-04-25 | Chippac, Inc. | Flip chip interconnection pad layout |
| US20060216860A1 (en) * | 2005-03-25 | 2006-09-28 | Stats Chippac, Ltd. | Flip chip interconnection having narrow interconnection sites on the substrate |
| KR101286379B1 (ko) * | 2003-11-10 | 2013-07-15 | 스태츠 칩팩, 엘티디. | 범프-온-리드 플립 칩 인터커넥션 |
| US8129841B2 (en) | 2006-12-14 | 2012-03-06 | Stats Chippac, Ltd. | Solder joint flip chip interconnection |
| USRE44500E1 (en) | 2003-11-10 | 2013-09-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
| US8350384B2 (en) * | 2009-11-24 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
| USRE47600E1 (en) | 2003-11-10 | 2019-09-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
| US20070105277A1 (en) | 2004-11-10 | 2007-05-10 | Stats Chippac Ltd. | Solder joint flip chip interconnection |
| US8216930B2 (en) * | 2006-12-14 | 2012-07-10 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
| US7659633B2 (en) | 2004-11-10 | 2010-02-09 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
| US8026128B2 (en) | 2004-11-10 | 2011-09-27 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
| US9029196B2 (en) | 2003-11-10 | 2015-05-12 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
| US8076232B2 (en) | 2008-04-03 | 2011-12-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
| US8574959B2 (en) * | 2003-11-10 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming bump-on-lead interconnection |
| WO2005093827A1 (ja) * | 2004-03-26 | 2005-10-06 | Fujikura Ltd. | 貫通配線基板及びその製造方法 |
| US8008775B2 (en) | 2004-09-09 | 2011-08-30 | Megica Corporation | Post passivation interconnection structures |
| US7355282B2 (en) | 2004-09-09 | 2008-04-08 | Megica Corporation | Post passivation interconnection process and structures |
| KR100652395B1 (ko) * | 2005-01-12 | 2006-12-01 | 삼성전자주식회사 | 다이-휨이 억제된 반도체 소자 및 그 제조방법 |
| TWI280084B (en) * | 2005-02-04 | 2007-04-21 | Phoenix Prec Technology Corp | Thin circuit board |
| US8841779B2 (en) | 2005-03-25 | 2014-09-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate |
| US8384189B2 (en) * | 2005-03-29 | 2013-02-26 | Megica Corporation | High performance system-on-chip using post passivation process |
| US20060255473A1 (en) | 2005-05-16 | 2006-11-16 | Stats Chippac Ltd. | Flip chip interconnect solder mask |
| US9258904B2 (en) * | 2005-05-16 | 2016-02-09 | Stats Chippac, Ltd. | Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings |
| CN1901163B (zh) | 2005-07-22 | 2011-04-13 | 米辑电子股份有限公司 | 连续电镀制作线路组件的方法及线路组件结构 |
| JP4548264B2 (ja) * | 2005-08-01 | 2010-09-22 | 株式会社デンソー | 車両用交流発電機 |
| US7462939B2 (en) * | 2005-10-20 | 2008-12-09 | Honeywell International Inc. | Interposer for compliant interfacial coupling |
| US7713782B2 (en) * | 2006-09-22 | 2010-05-11 | Stats Chippac, Inc. | Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps |
| US9847309B2 (en) | 2006-09-22 | 2017-12-19 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate |
| JP5207659B2 (ja) * | 2007-05-22 | 2013-06-12 | キヤノン株式会社 | 半導体装置 |
| US8349721B2 (en) | 2008-03-19 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding |
| US9345148B2 (en) | 2008-03-25 | 2016-05-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad |
| US7759137B2 (en) * | 2008-03-25 | 2010-07-20 | Stats Chippac, Ltd. | Flip chip interconnection structure with bump on partial pad and method thereof |
| US20090250814A1 (en) * | 2008-04-03 | 2009-10-08 | Stats Chippac, Ltd. | Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof |
| US7851928B2 (en) * | 2008-06-10 | 2010-12-14 | Texas Instruments Incorporated | Semiconductor device having substrate with differentially plated copper and selective solder |
| US7932170B1 (en) * | 2008-06-23 | 2011-04-26 | Amkor Technology, Inc. | Flip chip bump structure and fabrication method |
| US7897502B2 (en) * | 2008-09-10 | 2011-03-01 | Stats Chippac, Ltd. | Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers |
| US8198186B2 (en) | 2008-12-31 | 2012-06-12 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material during reflow with solder mask patch |
| US8659172B2 (en) * | 2008-12-31 | 2014-02-25 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material with solder mask patch |
| US20100237500A1 (en) * | 2009-03-20 | 2010-09-23 | Stats Chippac, Ltd. | Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site |
| US8039384B2 (en) | 2010-03-09 | 2011-10-18 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces |
| US8409978B2 (en) | 2010-06-24 | 2013-04-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe |
| US8198739B2 (en) * | 2010-08-13 | 2012-06-12 | Endicott Interconnect Technologies, Inc. | Semi-conductor chip with compressible contact structure and electronic package utilizing same |
| US8492197B2 (en) | 2010-08-17 | 2013-07-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate |
| US8435834B2 (en) | 2010-09-13 | 2013-05-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136865A (ja) * | 1985-12-11 | 1987-06-19 | Hitachi Ltd | モジユ−ル実装構造 |
| US5065227A (en) * | 1990-06-04 | 1991-11-12 | International Business Machines Corporation | Integrated circuit packaging using flexible substrate |
| JP3150351B2 (ja) * | 1991-02-15 | 2001-03-26 | 株式会社東芝 | 電子装置及びその製造方法 |
| US5258648A (en) * | 1991-06-27 | 1993-11-02 | Motorola, Inc. | Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery |
| JP2966972B2 (ja) * | 1991-07-05 | 1999-10-25 | 株式会社日立製作所 | 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器 |
| US5311059A (en) * | 1992-01-24 | 1994-05-10 | Motorola, Inc. | Backplane grounding for flip-chip integrated circuit |
| KR100280762B1 (ko) * | 1992-11-03 | 2001-03-02 | 비센트 비.인그라시아 | 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법 |
| US5371404A (en) * | 1993-02-04 | 1994-12-06 | Motorola, Inc. | Thermally conductive integrated circuit package with radio frequency shielding |
| DE69428181T2 (de) * | 1993-12-13 | 2002-06-13 | Matsushita Electric Ind Co Ltd | Vorrichtung mit Chipgehäuse und Verfahren zu Ihrer Herstellung |
-
1995
- 1995-12-22 KR KR1019950054765A patent/KR0182073B1/ko not_active IP Right Cessation
-
1996
- 1996-12-19 JP JP08354355A patent/JP3108716B2/ja not_active Expired - Fee Related
- 1996-12-23 US US08/777,927 patent/US5915169A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0182073B1 (ko) | 1999-03-20 |
| US5915169A (en) | 1999-06-22 |
| KR970053663A (ko) | 1997-07-31 |
| JPH1027868A (ja) | 1998-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3108716B2 (ja) | 半導体チップスケール半導体パッケージ及びその製造方法 | |
| US8269326B2 (en) | Semiconductor device assemblies | |
| US5147210A (en) | Polymer film interconnect | |
| US7208825B2 (en) | Stacked semiconductor packages | |
| US8058100B2 (en) | Method for fabricating chip scale package structure with metal pads exposed from an encapsulant | |
| US6555416B2 (en) | Chip size package semiconductor device and method of forming the same | |
| US7911047B2 (en) | Semiconductor device and method of fabricating the semiconductor device | |
| KR100237328B1 (ko) | 반도체 패키지의 구조 및 제조방법 | |
| KR100597993B1 (ko) | 반도체 패키지용 범프, 그 범프를 적용한 반도체 패키지 및 제조방법 | |
| US7199459B2 (en) | Semiconductor package without bonding wires and fabrication method thereof | |
| KR980006157A (ko) | 반도체패키지의 구조 및 제조방법 | |
| US11784129B2 (en) | Semiconductor package and method of fabricating the same | |
| KR20040067882A (ko) | 전자 부품 실장 구조 및 그 제조 방법 | |
| JPH07503579A (ja) | フリップチップ集積回路の背面接地 | |
| JP2002190551A (ja) | 配線基板、半導体装置、及び配線基板の製造方法 | |
| US9324681B2 (en) | Pin attachment | |
| US7364784B2 (en) | Thin semiconductor package having stackable lead frame and method of manufacturing the same | |
| KR101009187B1 (ko) | 인쇄회로기판 및 그 제조방법 | |
| US11398420B2 (en) | Semiconductor package having core member and redistribution substrate | |
| JP2002231765A (ja) | 半導体装置 | |
| JP3949077B2 (ja) | 半導体装置、基板、半導体装置の製造方法、及び半導体装置の実装方法 | |
| JP3458056B2 (ja) | 半導体装置およびその実装体 | |
| KR100779346B1 (ko) | 반도체패키지 및 그 제조 방법 | |
| JP2020113613A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20040007954A (ko) | 칩 패드가 중앙에 위치하는 반도체 칩을 적층하여패키징하는 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |