CN1830083A - 半导体器件及其制造方法 - Google Patents

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Abstract

第一半导体元件(4)贴装在底板(1)上面，并且处于其外围由绝缘元件(16)覆盖并且其上表面由上部绝缘膜(17)覆盖的密封状态中。形成于上部绝缘膜(17)上面的上部布线层(20，24)和通过下部绝缘膜(31，34)形成于底板(1)下面的下部布线层(33，37)通过导体(43)相连。第二半导体元件(40)露出贴装，并与下部布线层(33，37)相连。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
在未经审查的日本专利申请(KOKAI)出版物No.2002-368184中公开了一种多芯片半导体器件，其中多个半导体芯片贴装在引脚架的岛上，每个半导体芯片通过导线与内引脚接合，并且所贴装的多个半导体芯片完全为树脂模制。因为多个半导体芯片贴装在一个引脚架上，导致引脚架很大，因此该半导体器件占据很大的贴装(占用)面积。因为采用了使用引脚架的导线接合，制造成本也很高。
在未经审查的日本专利申请(KOKAI)出版物No.2003-273321中公开了一种具有很小贴装面积的半导体器件。该半导体器件具有多个双面基板，在各个基板上面贴装有一个或多个半导体芯片。基板通过，例如热压进行堆叠或者层叠。
在未经审查的日本专利申请(KOKAI)出版物No.2001-094046中公开的半导体器件具有贴装在底板上表面中心上的两个堆叠裸芯片。设置在各个裸芯片的上表面外围区域的连接垫通过接合导线与设置在底板的上表面外围的连接垫相连。为了能够进行下面裸芯片的导线接合，上面裸芯片的尺寸比下面裸芯片的尺寸小，以便下面裸芯片的上表面外围露出，并且设置在上面裸芯片上的连接垫比设置在下面裸芯片上的连接垫位于更内侧。此外，因为上面裸芯片的导线接合是在下面裸芯片的导线接合之后在底板的上表面上进行，因此用于下面裸芯片的连接垫被设置在下面裸芯片的贴装区域之外，并且用于上面裸芯片的连接垫被设置在其外侧。
在上述未经审查的日本专利申请(KOKAI)出版物No.2003-273321中公开的半导体器件具有双面板，通过使形成于各个双面板上的导电连接端子聚合而将半导体芯片贴装于所述双面板上。对于该半导体器件，因为各个电路板厚而昂贵，因此整个半导体器件也厚而昂贵。另外，因为各个层被接合，因此根据环境变化，很难获得强度可靠性。在未经审查的日本专利申请(KOKAI)出版物No.2001-094946中公开的半导体器件中，因为用于下面裸芯片的连接垫设置在底板的上表面上，并且用于上面裸芯片的连接垫设置在其外侧，因此，当堆叠半导体芯片的数量增加时，底板上的垫板所占据的面积将变大。因此，整个半导体器件的面积将变大。此外，因为导线长度变长，因此电阻值变大并且更不适用于高频。
因此，本发明的一个目的是提供一种半导体器件及其制造方法，其中贴装面积很小并且连接单元中的强度可靠性得到保证。
发明内容
为了达到上述目的，根据本发明第一个方面的半导体器件包括：
具有多个用于外部连接的电极(14)的第一半导体元件(4)；
设置在第一半导体元件(4)外围的绝缘元件(16)；
设置在第一半导体元件(4)和绝缘元件(16)上表面一侧的上部布线结构(17，20，21，24)；
设置在第一半导体元件(4)和绝缘元件(16)下表面一侧的下部布线结构(2，1，3，31，33，34，37)；和
贴装在上部布线结构(17，20，21，24)和下部布线结构(2，1，3，31，33，34，37)中至少一者上面的第二半导体元件(40，71，77)。
根据本发明第二个方面的半导体器件制造方法包括：
通过分别进行密封由底板(1)、绝缘元件(16)和上部绝缘膜(17)形成第一半导体元件(4)，其中各个半导体元件(4)包括多个用于外部连接的电极；
在上部绝缘膜(17)上面形成上重新布线层(20)；
在底板(1)下面形成下重新布线层(33)；
在至少上重新布线层(20)或下重新布线层上面贴装第二半导体元件(40)；和
通过切断底板(1)、绝缘元件(16)和上部绝缘膜(17)获得多个半导体器件，其中半导体器件包括至少一个半导体元件(4)和至少一个第二半导体元件(40)。
附图说明
图1是根据本发明第一个实施例的半导体器件的横截面图。
图2是为制造图1中所示半导体器件而最初准备的部件的横截面图。
图3是在图2所示步骤之后的制造步骤中半导体器件的横截面图。
图4是在图3所示步骤之后的制造步骤中半导体器件的横截面图。
图5是在图4所示步骤之后的制造步骤中半导体器件的横截面图。
图6是在图5所示步骤之后的制造步骤中半导体器件的横截面图。
图7是在图6所示步骤之后的制造步骤中半导体器件的横截面图。
图8是在图7所示步骤之后的制造步骤中半导体器件的横截面图。
图9是在图8所示步骤之后的制造步骤中半导体器件的横截面图。
图10是在图9所示步骤之后的制造步骤中半导体器件的横截面图。
图11是在图10所示步骤之后的制造步骤中半导体器件的横截面图。
图12是在图11所示步骤之后的制造步骤中半导体器件的横截面图。
图13是在图12所示步骤之后的制造步骤中半导体器件的横截面图。
图14是在图13所示步骤之后的制造步骤中半导体器件的横截面图。
图15是在图14所示步骤之后的制造步骤中半导体器件的横截面图。
图16是在图15所示步骤之后的制造步骤中半导体器件的横截面图。
图17是在图16所示步骤之后的制造步骤中半导体器件的横截面图。
图18是在图17所示步骤之后的制造步骤中半导体器件的横截面图。
图19是在图18所示步骤之后的制造步骤中半导体器件的横截面图。
图20是根据本发明第二个实施例的半导体器件的横截面图。
图21是一个制造步骤中半导体器件的横截面图，用于说明图20中所示半导体器件的制造方法。
图22是在图21所示步骤之后的制造步骤中半导体器件的横截面图。
图23是在图22所示步骤之后的制造步骤中半导体器件的横截面图。
图24是在图23所示步骤之后的制造步骤中半导体器件的横截面图。
图25是根据本发明第三个实施例的半导体器件的横截面图。
图26是根据本发明第四个实施例的半导体器件的横截面图。
图27是根据本发明第五个实施例的半导体器件的横截面图。
具体实施方式
                  第一个实施例
下面将参考图1中横截面图说明根据本发明第一个实施例的半导体器件。该半导体器件包括矩形形状的底板1。底板1由，例如渗入玻璃纤维基底中的环氧基树脂形成。由铜箔形成的上层布线2形成于底板1的上表面上，并且由铜箔形成的下层布线3形成于底板1的下表面上。上层布线2用作接地布线并且具有形成于基本上整个表面上的图案。下层布线3用作电流源(电源)布线并且具有形成于基本上整个表面上的图案。
半导体元件4设置在上层布线2上。更具体地说，半导体元件4具有矩形外形并且具有一定程度上小于底板1的尺寸。半导体元件4的底面通过芯片接合(die-bonding)物质形成的粘接层5被连接到上层布线2的上表面上。半导体元件4包括后面将要说明的配线层、柱状电极和密封膜，并且通常被称为CSP(芯片级封装)。因为半导体元件4通过在配线层、柱状电极和密封膜形成于硅晶片上之后切割硅晶片获得，因此半导体元件4也被称为晶片级CSP(W-CSP)。
下面将详细说明半导体元件4的结构。
半导体元件4包括硅基板(半导体基板)6。硅基板6通过粘接层5被连接到底板1上。具有预定功能(例如，用作CPU)的集成电路(未示出)形成于硅基板6的上表面区域中。与该集成电路相连并且由铝合金等形成的多个连接垫7形成于上表面的外围。由二氧化硅等形成的绝缘膜8形成于除连接垫7的中心部分以外的硅基板6的上表面上。连接垫7的中心部分通过设置在绝缘膜8中的孔9露出。
由环氧树脂或聚酰亚胺树脂等形成的保护膜(绝缘膜)10形成于绝缘膜8上面。孔11形成于保护膜10中与绝缘膜8中的孔9对应(重叠)的区域中。由铜等形成的基底金属层12设置在保护膜10的上表面上。由铜形成的配线层13分别设置在基底金属层12的整个上表面上。基底金属层12和堆叠的配线层13作为一个整体用作多层(两层)配线层(重新布线层)。包括各自的基底金属层12的各个配线层13的一个端部通过孔9和11与各个连接垫7相连。
由铜形成的柱状电极(用于外部连接的电极)14设置在配线层13的连接垫的上表面上。各个柱状电极14的高度为60至150μm。由环氧树脂或聚酰亚胺树脂等形成的密封膜(绝缘膜)15设置在包括配线层13的保护膜10的上表面上，使得密封膜15的上表面与柱状电极14的上表面齐平。
这样，被称为W-CSP的半导体元件4包括硅基板6、连接垫7、绝缘膜8、保护膜10、配线层13、柱状电极14和密封膜15。
具有类似矩形框形状的绝缘层16形成于包括上层布线2的底板1的上表面上以包围半导体元件4的外围。绝缘层16的上表面与半导体元件4的上表面基本上齐平。绝缘层16由，例如热固性树脂，或者包含分散于其中的增强剂如玻璃纤维或硅土填充剂的树脂形成。
在半导体元件4和绝缘层16的上表面上设置有第一上部绝缘膜17，使得该上表面非常平坦。第一上部绝缘膜17由常用于，例如积层基板(build-up substrate)中的所谓积层材料形成，并且例如，由热固性树脂，如包含分散于其中的增强剂如纤维或填充剂的环氧树脂或BT(马来酰亚胺三嗪)树脂等形成。纤维可以为玻璃纤维或芳香尼龙纤维等。填充剂可以为硅土填充剂或陶瓷填充剂等。
孔18分别形成于第一上部绝缘膜17中和柱状电极14的中心部分上。由铜等形成的第一上部基底金属层19形成于第一上部绝缘膜17的上表面上。由铜形成的第一上部配线层20分别设置在第一上部基底金属层19的整个上表面上。第一上部基底金属层19和堆叠的第一上部配线层20作为一个整体用作多层(两层)配线层(重新布线层)。各个第一上部基底金属层19和第一上部配线层20的一个端部通过形成于第一上部绝缘膜17中的各个孔18与各个柱状电极14的上表面相连。
由与第一上部绝缘膜17相同材料形成的第二上部绝缘膜21设置在第一上部配线层20和第一上部绝缘膜17的上表面上。孔22形成于第二上部绝缘膜21中与各个第一上部配线层20的连接垫的至少一部分对应的区域中。由铜等形成的第二上部基底金属层23分别设置在第二上部绝缘膜21的上表面上。由铜形成的第二上部配线层24分别设置在第二上部基底金属层23的上表面上。第二上部基底金属层23和堆叠的第二上部配线层24用作多层(两层)配线层(重新布线层)。各个第二上部基底金属层23和第二上部配线层24的端部的至少一部分通过第二上部绝缘膜21的孔22与第一上部配线层20的连接垫相连。
由阻焊剂等形成的顶绝缘膜25设置在第二上部配线层24和第二上部绝缘膜21的上表面上。孔26设置在顶绝缘膜25中与第二上部配线层24的连接垫对应的部分中。多个焊球27设置在孔26的内部和上部，与第二上部配线层24的连接垫相连。多个焊球27在顶绝缘膜25的顶面上以矩阵形式布置。
由与第一上部绝缘膜17相同材料形成的下部绝缘膜31设置在底板1和下层布线3的下表面上。并且，下部绝缘膜31的下表面非常平坦。由铜等形成的第一下部基底金属层32分别设置在第一下部绝缘膜31的下表面上。由铜形成的第一下部配线层33分别设置在第一下部基底金属层32的几乎整个下表面上。基底金属层32和堆叠的第一下部配线层33作为一个整体用作多层(两层)配线层(重新布线层)。
由与第一上部绝缘膜17相同材料形成的第二下部绝缘膜34设置在第一下部配线层33和第一下部绝缘膜31的下表面上。孔35形成于第二下部绝缘膜34中与第一下部配线层33的连接垫对应的区域中。由铜等形成的第二下部基底金属层36设置在第二下部绝缘膜34的下表面上。由铜形成的第二下部配线层37分别设置在第二下部基底金属层36的整个下表面上。第二下部基底金属层36和堆叠的第二下部配线层37作为一个整体用作多层配线层。包括各自的第二下部基底金属层36的各个第二下部配线层37的一个端部的至少一部分通过形成于第二下部绝缘膜34中的各个孔35与各个第一下部配线层33的连接垫相连。
由阻焊剂等形成的底绝缘膜38设置在第二下部配线层37和第二下部绝缘膜34的下表面上。孔39形成于底绝缘膜38中与第二下部配线层37的连接垫对应的区域中。多个半导体元件40以下面状态贴装在底绝缘膜38的下表面上，即设置在半导体元件40的上表面上的多个焊球41通过底绝缘膜38中的孔39与第二下部配线层37的连接垫相连。
尽管半导体元件40的细节并没有示于图中，但是，半导体元件40可能为裸芯片、BGA(球栅阵列)或CSP等。各个半导体元件40具有由硅等形成的半导体基板。具有预定功能(例如，用作半导体存储器)的集成电路形成于各个半导体基板的上表面区域中。由铝等形成并且与该集成电路相连的多个连接垫在各个半导体基板的上表面的外围区域处形成。焊球41设置在连接垫上，或者与连接垫相连的用于外部连接的电极，如柱状电极上。
穿透(通)孔42形成为穿透下面元件的预定位置，即第一上部绝缘膜17、绝缘层16、包括上层布线2和下层布线3的底板1、第一下部绝缘膜31、包括第一下部基底金属层32的第一下部配线层33(层32和33设置在图1中未示出的位置)和第二下部绝缘膜34。竖直导体43分别形成于穿透孔42的内壁上。各竖直导体43包括由铜等形成、形成于孔42内壁上的基底金属层43a和形成于基底金属层43a上的铜层43b。
包括第二上部基底金属层23的第二上部配线层24、包括上部基底金属层19的第一上部配线层20、上层布线2或下层布线3和包括第二下部基底金属层36的第二下部配线层37通过竖直导体43连接。在图1中，上层布线2与左侧竖直导体43相连，并且下层布线3与右侧竖直导体43相连。
为了使竖直导体43的导电性更高，由铜漆、银漆、导电性树脂等形成的导电性材料44被填充在竖直导体43中。作为替代，可以将绝缘树脂填充在竖直导体43中，或者竖直导体43的内部可以为中空。
作为一个例子，用于接地的柱状电极14通过第一上部配线层20和竖直导体43与用作接地布线的上层布线2相连。用于电源的柱状电极14通过第一上部配线层20和竖直导体43与用作电源布线的下层布线3相连。
用于半导体元件40接地的焊球41通过第二下部配线层37和竖直导体43与用作接地布线的上层布线2相连。用于半导体元件40电源的焊球41通过第二下部配线层37和竖直导体43与用作电源布线的下层布线3相连。
用于半导体元件40信号的焊球41通过第一上部配线层20、竖直导体43、第一下部配线层33和第二下部配线层37与用于半导体元件4信号的柱状电极14相连。包括层2、23、24、36和37以及竖直导体43的接地布线与用于接地的焊球27相连。包括层3、23、24、36和37以及竖直导体43的电源布线与用于电源的焊球27相连。连接到半导体元件4或40信号端子的信号布线与用于信号的焊球27相连。
作为一个例子，硅基板6的厚度为0.1至0.35mm，柱状电极14的厚度为0.06至0.15mm，半导体元件4的厚度为0.25至0.5mm，第一上部绝缘膜17至顶绝缘膜25的总厚度为0.2至0.25mm，底板1至底绝缘膜38的总厚度为0.25至0.3mm，半导体元件40的厚度为0.25至0.3mm，并且整体厚度为1.0至1.2mm。
底板1在平面内一定程度上大于半导体元件4的原因是为了根据硅基板6上连接垫7的数量获得焊球27以矩阵形式布置的足够的布置面积，该布置面积大于半导体元件4，由此使第二上部配线层24中连接垫(顶绝缘膜25中孔26的内部导电部分)的尺寸和间距大于柱状电极14的尺寸和间距。
第二上部配线层24中以矩阵形式(行和列)布置的连接垫不仅布置在与半导体元件4对应的区域上，而且布置在与设置于半导体元件4的周围侧表面外部的绝缘层16对应的区域上。换句话说，在以矩阵形式布置的焊球27中，至少位于最外围的焊球27布置在半导体元件4的外面。
在该半导体器件中，用作CPU的半导体元件4设置在底板1的上面，并且用作半导体存储器的多个半导体元件40设置在底板1的下面。换句话说，具有不同功能的半导体元件彼此堆叠。因此，半导体器件的尺寸或占用面积可以小于半导体元件布置在一个平面上的装置。因此，即使半导体器件包括具有不同功能的半导体元件4、40，装置的尺寸也可以很小。此外，根据该实施例，因为由铜箔形成的上层布线2和下层布线3设置在底板1的上、下表面上，因此与布线2和3通过积层处理形成的情况相比，用于形成半导体器件的步骤数量可以减少。
接下来将说明该半导体器件的制造方法的一个例子。
首先将说明半导体元件4的制造方法的一个例子。
首先制备图2中所示晶片状态的硅基板(半导体基板)6。具有预定功能的集成电路形成于硅基板6的各个元件区域中。与各个集成电路电连接的连接垫7形成于半导体基板6的上表面区域上。连接垫7可以由铝等形成。由二氧化硅等形成的绝缘膜8和由环氧树脂、或聚酰亚胺树脂等形成的保护膜10形成于基板6和连接垫7上。连接垫7的中心部分通过形成于绝缘膜8和保护膜10中的孔9、11露出。
接下来，如图3中所示，基底金属层12形成于保护膜10的整个上表面和连接垫7通过孔9和11露出的中心部分上面。基底金属层12可以是通过无电镀(electroless deposition或electrolessplating)或溅镀(sputtering)形成的铜层。此外，基底金属层12可以具有多层结构，包括，例如通过溅镀形成于基板6上的钛等的薄膜层和通过溅镀形成于该薄膜层上的铜层。
防镀膜51形成于所产生的结构上。然后，防镀膜51通过，例如PEP(照相蚀刻处理)形成图案，使孔52形成于与配线层13将要形成于其上的区域相对应的区域中。配线层13通过使用基底金属层12作为电镀电流通路(电极)进行电解镀铜形成在防镀膜51的孔52中的基底金属层12的上表面上。然后，防镀膜51被去除。
接下来，如图4中所示，防镀膜53形成于所产生的结构上，也就是形成于基底金属层12和配线层13的上表面上。然后，防镀膜53通过，例如PEP形成图案，使得在柱状电极14随后将要形成的区域上形成孔54。然后，通过使用基底金属层12和配线层13作为电镀电流通路进行电解镀铜，柱状铜层在防镀膜53的孔54中和配线层13的连接垫区域上面生长。当具有期望厚度的柱状电极14形成时，电镀停止。防镀膜53被去除。然后，基底金属层12中不需要的部分通过使用配线层13作为蚀刻掩模进行蚀刻而被去除，由此，如图5中所示，基底金属层12只剩下配线层13下面的部分。
如图6中所示，通过丝网印刷、旋涂或模具涂布等，由环氧树脂、或聚酰亚胺树脂等形成的密封膜15形成于所产生的结构上，也就是形成于柱状电极14、配线层13和保护膜10的整个上表面上，使其厚度比柱状电极14的高度更厚。在这种状态下，柱状电极14的上表面被密封膜15覆盖，如图6中所示。
密封膜15和柱状电极14的上表面，通过例如CMP(化学机械抛光)被抛光以露出柱状电极14的上表面并且使密封膜15的上表面和露出的柱状电极14的上表面平坦，如图7中所示。通过电镀形成的柱状电极14具有不同高度，而抛光使柱状电极14具有相同的高度。
如图8中所示，粘接层5被粘附到硅基板6的整个下表面上。粘接层5由粘晶(die bond)材料，如环氧树脂和聚酰亚胺树脂等形成，并且通过在半硬化状态下进行热压被固定到硅基板6上。接下来，固定到硅基板6上的粘接层5被连接到切割带上(未示出)。
晶片如图9中所示被切割，由此获得在硅基板6的下表面上包含粘接层5的多个半导体元件4。通过将粘接层5与切割带分离，获得图1中所示半导体元件4。
因为这样获得的半导体元件4包括位于硅基板6下表面上的粘接层5，就不需要在各个半导体元件4的硅基板6的下表面上提供粘接层。与在各个半导体元件4的硅基板6的下表面上分别提供粘接层相比，从切割带上分离这种粘接层的操作很容易。
接下来将说明具有这样获得的半导体元件4的半导体器件的制造方法的一个例子。
首先，如图10中所示，制备具有可以获得多个底板1的尺寸的平面矩形底板1。底板1的平面形状不限于矩形。铜箔被层叠到底板1的上、下表面上。上层布线2和下层布线3通过光刻法使铜箔形成图案而形成。很多对上层布线2和下层布线以矩阵形式形成于底板1上。
然后，粘附到半导体元件4的硅基板6的各个下表面上的粘接层5被粘附到底板1的上表面上的预定位置上。在这里，粘接层5通过热压完全硬化。预定数量的半导体元件4以矩阵形式布置在底板1上。
第一绝缘材料16a被贴装在底板1的上表面上。更具体地说，第一绝缘材料16a通过丝网印刷或旋涂等被贴装在底板1的上表面上并且位于半导体元件4之间并且位于半导体元件4的外侧。
薄片形第二绝缘材料17a被设置在半导体元件4和第一绝缘材料16a的上表面上。薄片形第三绝缘材料31a被设置在底板1的下表面上。
第一绝缘材料16a由热固性树脂，或者包含分散于其中的增强剂如玻璃纤维或硅土填充剂的热固性树脂形成。优选的是，薄片形第二和第三绝缘材料17a和31a由积层材料形成。但是，它并不限于积层材料。对于这种积层材料，存在半硬化热固性树脂，如环氧树脂或BT树脂等的材料，其中混合有硅土填充剂。对于第二和第三绝缘材料17a和31a，可以使用通过下面方法获得的薄片形预浸制品，即将热固性树脂如环氧树脂等浸入玻璃纤维基底中，并且使热固性树脂或者仅仅由不包括混入其中的填充剂的热固性树脂形成的材料半硬化。
第一至第三绝缘材料16a、17a和31a通过使用一对热压板55、56进行热压，如图11中所示。由此，绝缘层16在以矩阵形式布置在最外围的半导体元件4和半导体元件4之间形成于底板1的上表面上，第一上部绝缘膜17形成于半导体元件4和绝缘层16的上表面上，并且第一下部绝缘膜31形成于底板1的下表面上。
因为第一上部绝缘膜17的上表面被位于上侧的热压板55的下表面压紧，因此第一上部绝缘膜17的上表面变得平坦。而且，因为第一下部绝缘膜31被位于下侧的热压板56的上表面压紧，因此第一下部绝缘膜31的下表面变得平坦。因此，不需要使第一上部绝缘膜17的上表面和第一下部绝缘膜31的下表面变得平坦的抛光处理。这样，即使底板1的尺寸相对较大，例如为大约500×500mm，第一绝缘膜17的上表面和第一下部绝缘膜31的下表面也可以变得平坦，同时第一绝缘膜17和绝缘膜31形成于底板1上布置的多个半导体元件4上面。
如图12中所示，孔18通过照射激光束形成于第一绝缘膜17中与柱状电极14的上表面中心部分对应的部分中。在第一绝缘膜31中没有形成孔。如果需要，在第一上部绝缘膜17的孔18等中产生的环氧树脂污迹等通过去污处理去除。
接下来，如图13中所示，第一上部基底金属层19通过无电镀铜等形成于第一上部绝缘膜17的整个上表面和通过孔18露出的柱状电极14的上表面上。而且，第一下部基底金属层32通过无电镀铜等形成于第一下部绝缘膜31的整个下表面上。
然后，上防镀膜61形成于上部基底金属层19上，并且下防镀膜62形成于下部基底金属层32上。上防镀膜61形成图案以便形成孔63，并且下防镀膜62形成图案以便形成孔64。孔63形成于第一上部配线层20将要形成的区域中。孔64形成于下部配线层33将要形成的区域中。
通过使用基底金属层19、32作为电镀电流通路进行电解镀铜，第一上部配线层20形成在上防镀膜61的孔63中的第一上部基底金属层19的上表面上，并且第一下部配线层33形成在下防镀膜62的孔64中的第一下部基底金属层32的下表面上。
防镀膜61、62被去除，然后，第一上部基底金属层19和第一下部基底金属层32中不需要的部分通过使用第一上部配线层20和第一下部配线层33作为掩模进行蚀刻而被去除。通过该处理，如图14中所示，第一上部基底金属层19只剩下第一上部配线层20下面的部分，并且第一下部基底金属层32只剩下第一下部配线层33下面的部分。
如图15中所示，第二上部绝缘膜21通过丝网印刷、旋涂或模具涂布等形成于第一上部配线层20和第一上部绝缘膜17的上表面上，并且第二下部绝缘膜34形成于第一下部绝缘膜31和第一下部配线层33的下表面上。与第一上部绝缘膜17相同的材料可以用于第二上部绝缘膜21和第二下部绝缘膜34。但是，它们可以由不同于上述第一上部绝缘膜17的材料形成。
如图16中所示，孔22通过照射激光束形成于第二上部绝缘膜21的区域中以便露出第一上部配线层20的至少部分连接垫区域。孔35形成于第二下部绝缘膜34的区域中以便露出第一下部配线层33的至少部分连接垫区域。
然后，通过使用机械钻，通过照射CO2激光束，或者通过冲孔等，穿透(通)孔42形成于下面元件的预定位置中，即第二上部绝缘膜21、第一上部配线层20和第一上部基底金属层19、第一上部绝缘膜17、绝缘层16、底板1、上层布线2、下层布线3、第一下部绝缘膜31、设置在图16中未示出的位置上的第一下部配线层33和第一下部基底金属层32、以及第二下部绝缘膜34。然后，根据需要，在孔22、35和穿透孔42等中产生的环氧树脂污迹等通过去污处理去除。
如图17中所示，金属层通过电解镀铜等形成于第二绝缘膜21的整个上表面上、第一上部配线层20通过孔22露出的连接垫上、第二下部绝缘膜34的整个下表面上、第一下部配线层33通过孔35露出的连接垫上、以及穿透孔42的内壁表面上。所形成的金属层构成第二上部基底金属层23、第二下部基底金属层36和基底金属层43a。
然后，在第二上部基底金属层23上形成上防镀膜65，并且在第二下部基底金属层36上形成下防镀膜66。
然后，上防镀膜65形成图案以在上防镀膜65中以及与穿透孔42和第二上部配线层24将要形成的区域对应的区域中形成孔67，如图17中所示。此外，下防镀膜66形成图案以在下防镀膜66中以及与穿透孔42和第二下部配线层37将要形成的区域对应的区域中形成孔68，如图17中所示。
通过使用基底金属层23、36和43a作为电镀电流通路进行电解镀铜，第二上部配线层24形成在上防镀膜65的孔67中的第二上部基底金属层23的上表面上，并且第二下部配线层37形成在下防镀膜66的孔68中的第二下部基底金属层36的下表面上，此外，铜层43b形成在穿透孔42中的基底金属层43a的表面上。
接下来，防镀膜65、66被去除。然后，第二上部基底金属层23和第二下部基底金属层36中不需要的部分通过使用第二上部配线层24和第二下部配线层37作为掩模进行蚀刻而被去除。由此，如图18中所示，第二上部基底金属层23只剩下第二上部配线层24下面的部分，并且第二下部基底金属层36只剩下第二下部配线层37下面的部分。
在这种状态下，作为一个例子，用于半导体元件4接地的柱状电极14通过第一上部配线层20和竖直导体43与用作接地布线的上层布线2相连。用于半导体元件4电源的柱状电极14通过第一上部配线层20和竖直导体43与用作电源布线的下层布线3相连。
如图19中所示，由铜漆、银漆、导电性树脂等形成的导电性材料44通过丝网印刷等填充在竖直导体43中。接下来，根据需要，从穿透孔42中伸出的额外的导电性材料44通过抛光等被去除。
接下来，由阻焊剂等形成的顶绝缘膜25通过丝网印刷或旋涂等形成于第二上部配线层20和第二上部绝缘膜21的上表面上。在这种情况下，孔26形成于顶绝缘膜25中与第二上部配线层24的连接垫对应的部分中。
通过丝网印刷或旋涂等，由阻焊剂等形成的底绝缘膜38形成于第二下部配线层37和第二下部绝缘膜34的下表面上。在这种情况下，孔39形成于底绝缘膜38中与第二下部配线层37的连接垫对应的部分中。
焊球41通过底绝缘膜38的孔39与第二下部配线层37的连接垫相连。然后，半导体元件40被贴装到底绝缘膜38的下表面上。接下来，焊球27通过孔26与第二上部配线层24的连接垫相连。
用于半导体元件40接地的焊球41通过第二下部配线层37和竖直导体43与用作接地布线的上层布线2相连。用于半导体元件40电源的焊球41通过第二下部配线层37和竖直导体43与用作电源布线的下层布线3相连。用于半导体元件40信号的焊球41通过第一上部配线层20、竖直导体43、第一下部配线层33和第二下部配线层37与用于半导体元件4信号的柱状电极14相连。
然后，通过在各相邻半导体元件4之间切断(切割)下面元件获得多个图1中所示的半导体器件，即顶绝缘膜25、第二上部绝缘膜21、第一上部绝缘膜17、绝缘层16、底板1、第一下部绝缘膜31、第二下部绝缘膜34和底绝缘膜38。
根据上述制造方法，因为实现了上层布线2、下层布线3、第一和第二上部配线层20和24、第一和第二下部配线层33和37、竖直导体43以及焊球27的形成，因此制造过程可以简化成放置在底板1上的多个半导体元件4，并且此后通过切割所产生的结构而获得多个半导体器件。因为各个绝缘膜和配线层形成为它们粘接堆叠，因此与传统半导体器件相比，有可能减薄半导体器件的整体厚度。
而且，因为在图11所示步骤之后的步骤中多个半导体元件4可以与底板1一起转移，因此制造过程可以简化。此外，因为电极和配线层之间以及各配线层之间的连接通过镀膜形成，因此与热压缩方法相比，关于器件强度的可靠性可以得到保证。
柱状电极14具有大约0.1mm的高度。所以，即使在因为环境变化而由硅基板6和电路基板(未示出)的热膨胀差异产生应力的情况下，也可以通过柱状电极在水平方向的变动避免应力集中。
在上述实施例中，上层布线2用作接地布线并且形成于基本上整个表面上，并且下层布线3用作电源布线并且形成于基本上整个表面上。但是，本发明并不限于此，并且上层布线2可以用作电源布线并且下层布线3可以用作接地布线。
而且，上层布线2和/或下层布线3可以用作屏蔽层和/或一般电路图案。此外，上层布线2和/或下层布线3可以形成于仅仅部分区域上和/或具有任意图案。
在上述实施例中，CPU形成于半导体元件4的硅基板6中。但是，形成于基板6中的电路是任意的。例如，包括形成于绝缘膜上的薄膜晶体管的SOI(绝缘硅)可以形成于硅基板6中。在这种情况下，微带线可以由用作接地布线并且形成于基本上整个表面上的上层布线2和由导电性材料形成的粘接层5形成。
在上述实施例中，上部配线层和下部配线层都具有两层结构。但是，本发明并不限于此。各个上部配线层和下部配线层可以由一层、或者由等于或大于三层的层形成。而且，上部配线层和下部配线层的层数可以彼此不同。
此外，由电容器或电阻器等构成的若干芯片部分可以贴装在底绝缘膜38上。
此外，在上述实施例中，半导体元件4以面朝上的贴装状态贴装在底板1上。但是，它可以通过为底板1提供垫单元而以面朝下的状态贴装。
半导体元件40贴装在作为底板1下表面一侧的底层的第二下部配线层37上。但是，半导体元件40可以贴装在作为顶层的第二上部配线层24上，或者可以贴装在第二下部配线层37和第二上部配线层24的两个表面上。在半导体元件40贴装在底板1下表面一侧的情况下，有可能下部配线层可以直接设置在底板1的下表面上，并且半导体元件40贴装在下部配线层上。
在该实施例中，半导体元件40以面朝下的状态贴装。但是，半导体元件面朝上的贴装也可以采用。其例子将作为第二个实施例进行说明。
                  第二个实施例
在图20所示第二个实施例中，贴装在第二下部配线层37上的第一半导体元件71和第二半导体元件77是面朝上贴装，不同于图1中所示第一个实施例。下面将主要说明第二个实施例和第一个实施例之间的差别。相同参考标记被用于与第一个实施例具有相同结构的部分，并且省略了重复说明部分。
与第一个实施例一样，包括第二下部基底金属层36的第二下部配线层37形成于第二下部绝缘膜34的下表面上。但是，图案是与后面将要说明的第一外部半导体元件71和第二外部半导体元件77的接合位置一致。
由阻焊剂等形成的底绝缘膜38设置在第二下部绝缘膜34和第二下部配线层37的下表面上。孔39设置在底绝缘膜38中与第二下部配线层37的连接垫对应的部分中。由金形成的第一和第二表面层70a和70b设置在孔39中第二下部配线层37的连接垫的下表面上。第一表面层70a布置在后面将要说明的第一外部半导体元件71的贴装区域的外围，并且第二表面层70b布置在其外围。
第一外部半导体元件71的下表面通过芯片接合材料形成的粘接层72被粘附到底绝缘膜38的下表面中心部分上。第一外部半导体元件71通常被称为裸芯片。并且第一外部半导体元件71具有硅基板73(半导体基板)、设置在硅基板73的主要表面(图20中的下表面)中心区域上的集成电路、由铝金属等形成并与该集成电路相连的多个连接垫74和由二氧化硅等形成并且覆盖连接垫74除其中心部分以外的区域的绝缘膜75。第一外部半导体元件71的连接垫74通过第一接合导线76与第一表面层70a相连。
第二外部半导体元件77的下表面通过芯片接合材料形成的粘接层78被粘附到第一外部半导体元件71的下表面中心部分上。与第一外部半导体元件71一样，第二外部半导体元件77是裸芯片。其尺寸仅仅一定程度上小于第一外部半导体元件71的尺寸。因为第二外部半导体元件77的基本结构与第一外部半导体元件71相同，其详细说明将被省略。第二外部半导体元件77的连接垫79通过由金形成的第二接合导线80与第二表面层70b相连。由环氧树脂或聚酰亚胺树脂等形成的密封件81覆盖第一和第二外部半导体元件71和77、第一和第二接合导线76和80以及底绝缘膜38的下表面中心部分。
包括第二上部基底金属层23的第二上部配线层24的至少一部分通过竖直导体43与包括第二下部基底金属层36的第二下部配线层37的至少一部分相连。竖直导体43包括铜等形成的基底金属层43a和设置在穿透孔42内壁表面上的铜层43b。穿透孔42设置在底板1包括下面元件的预定位置中，即第二上部绝缘膜21、第一上部基底金属层19、第一上部配线层20、第一上部绝缘膜17、绝缘层16、上部配线层或下部配线层3、第一下部绝缘膜31、第一下部基底金属层32、第一下部配线层33和第二下部绝缘膜34。
在这种情况下，由铜漆、银漆、或导电性树脂等形成的导电性材料44填充在竖直导体43中，用于获得上、下层布线更好的导电性。但是，可以填充绝缘树脂，或者竖直导体43可以为中空。
这里，作为一个例子，用于半导体元件4接地的柱状电极14通过第一上部配线层20和竖直导体43与用作接地布线的上层布线2相连。用于半导体元件4电源的柱状电极14通过第一上部配线层20和竖直导体43与用作电源布线的下层布线3相连。
用于第一和第二外部半导体元件71、77接地的连接垫74、79通过第二下部配线层37和竖直导体43与用作接地布线的上部配线层2相连。用于第一和第二外部半导体元件71、77电源的连接垫74、79通过第二下部配线层37和竖直导体43与用作电源的下部配线层3相连。
用于半导体元件4信号的柱状电极14和用于外部半导体元件71、77信号的连接垫74、79通过第一上部配线层20、竖直导体43、第一下部配线层33和第二下部配线层37相连。然后，接地布线与用于接地的焊球27相连，电源布线与用于电源的焊球27相连，并且信号布线与用于信号的焊球27相连。
底板1的尺寸一定程度上大于半导体元件4的尺寸的原因是为了根据硅基板6上连接垫7数量的增加使焊球27的布置区域一定程度上大于半导体元件4的尺寸，由此使第二上部配线层24的连接垫(顶绝缘膜25中孔26的内部)的尺寸和间距大于柱状电极14的尺寸和间距。
这样，以矩阵形式布置的第二上部配线层24的连接垫不仅设置在与半导体元件4对应的区域上，而且设置在与设置于半导体元件4的周围侧表面外部的绝缘层16对应的区域上。换句话说，在以矩阵形式布置的焊球27中，至少位于最外围的焊球27设置在半导体元件4外部的位置的外围。
采用该半导体器件，因为第一和第二下部配线层33、37设置在底板1下面，并且第一和第二上部配线层20、24的至少一部分以及第一和第二下部配线层33、37的至少一部分通过竖直导体43相连，第一和第二外部半导体元件71、77可以堆叠贴装在底绝缘膜38的下表面上。此外，根据该半导体器件，尽管三个半导体元件4、71和77基本上作为一个整体堆叠，因为仅仅第一和第二外部半导体元件71和77进行布线接合，在堆叠三个半导体元件并且为每个半导体元件进行布线接合的结构中，与位于顶部的外部半导体元件的布线接合可以省略，可以防止底板1面积的增加，并且可以减小电阻值。
接下来将说明制造该半导体器件的一个例子。图18中所示状态是第一个实施例经过图2至17所示方法之后的状态。
如图21中所示，通过丝网印刷等，由铜漆、银漆、或导电性树脂等形成的导电性材料44填充在竖直导体43中。接下来，根据需要，从竖直导体43中伸出的额外的导电性材料44通过抛光等被去除。接下来，通过丝网印刷或旋涂等，由阻焊剂等形成的顶绝缘膜25形成于包括第二上部配线层24的第二上部绝缘膜21的上表面上。
而且，通过丝网印刷或旋涂等，由阻焊剂等形成的底绝缘膜38形成于包括第二下部配线层37的第二下部绝缘膜34的下表面上。在这种情况下，在底绝缘膜38中与第二下部配线层37的连接垫对应的部分中形成孔39。在此，在顶绝缘膜25中与第二上部配线层24的连接垫对应的部分中没有形成孔26。
这里，包括第二上部基底金属层23的第二上部配线层24被完全分离。另一方面，包括第二下部基底金属层36的第二下部配线层37没有完全分离，并且与后面将要说明的切断线(对应于切割线)区域上形成的电镀电流通路(未示出)相连。
如图22中所示，通过使用底绝缘膜38作为掩模进行电解镀金在孔39中的第二下部配线层37的下表面上形成第一和第二表面层70a和70b。
接下来，如图23中所示，在顶绝缘膜中与第二上部配线层24的连接垫对应的部分中形成孔26。然后，如图24中所示，第一外部半导体元件71的粘接层72被粘附到底绝缘膜38的下表面中心部分，然后，第二外部半导体元件77的粘接层78与第一外部半导体元件71的下表面中心部分相连。然后，第一外部半导体元件71的连接垫74通过由金形成的第一接合导线76与第一表面层70a相连。此后，第二外部半导体元件77的连接垫79通过第二接合导线80与第二表面层70b相连。
或者，可以如此，即第一外部半导体元件71的粘接层72被粘附到底绝缘膜38的下表面中心部分，然后，第一外部半导体元件71的连接垫74和第一表面层70a通过第一接合导线76相连。此后，第二外部半导体元件77的粘接层78与第一外部半导体元件71的下表面中心部分相连，然后，第二外部半导体元件77的连接垫79和第二表面层70b通过第二接合导线80相连。
通过灌封或丝网印刷等，由环氧树脂或聚酰亚胺树脂等形成的密封件81在第一和第二外部半导体元件71、77以及包括第一和第二接合导线76和80的底绝缘膜38的下表面上形成。然后，焊球27通过在孔26及其上侧将它连接到第二上部重新布线层的连接垫上而形成。接下来，通过在各相邻半导体元件4之间切断下面元件获得多个图20中所示的半导体器件，即顶绝缘膜25、第二上部绝缘膜21、第一上部绝缘膜17、绝缘层16、底板1、第一下部绝缘膜31、第二下部绝缘膜34和底绝缘膜38。
在这种情况下，当按照上面切断线进行切断时，因为包括第二下部基底金属层36的第二下部配线层37与在切断线区域上形成的电镀电流通路分离，因此，包括第二下部基底金属层36的第二下部配线层37被完全分离。这里，表面层70a、70b通过电解镀，而不是通过无电镀形成。这是因为，在表面层70a、70b通过无电解镀形成的情况下，其厚度相对较薄，至于在表面层70a、70b通过电解镀形成的情况下，其厚度相对较厚。如果表面层70a、70b的厚度相对较薄，由布线接合产生的连接缺陷就更有可能出现。另一方面，如果表面层70a、70b的厚度相对较厚，由布线接合产生的连接缺陷就最不可能出现。
                  第三个实施例
图25是作为本发明第三个实施例的半导体器件的横截面图。图25中所示半导体器件与图20中所示半导体器件的主要不同点在于，第一和第二外部半导体元件71、77设置为堆叠在顶绝缘膜25上，并且焊球27设置在底绝缘膜38下面。在这种情况下，第一和第二外部半导体元件71、77以及覆盖第一和第二接合导线76、80的密封件81通过传递模塑法等形成，并且当通过切断获得各个半导体元件时，密封件81也被切断。
                  第四个实施例
图26是显示作为本发明第四个实施例的半导体器件的主要部分(例如，其中密封件81、第一和第二接合导线76、80等被省略的半导体器件)的俯视图。因为在该半导体中顶绝缘膜25等存在于半导体元件4和第一外部半导体元件71之间，具有较大外部尺寸的半导体元件被用于在与半导体元件4中区域对应的顶绝缘膜25上面提供第一和第二表面层70a、70b，其中所述表面层通过第一和第二外部半导体元件71、77的连接垫(未示出)以及第一和第二接合导线(未示出)相连。
在第一和第二外部半导体元件71、77被直接堆叠在设置于底板1上的半导体元件4上面的情况下，通过三个半导体元件4、71和77以及接合导线相连的连接垫设置于底板1上半导体元件4的贴装区域的外面，因此，底板1的尺寸变得很大。另一方面，采用图26中所示的半导体器件，如上所述，因为通过第一和第二外部半导体元件71、77的连接垫以及第一和第二接合导线相连的第一和第二表面层70a、70b设置在与半导体元件4中区域对应的顶绝缘膜25上面，因此，底板1的尺寸可以很小。
                 第五个实施例
图27是作为本发明第五个实施例的半导体器件的前视图。在该半导体器件中，与图20中所示半导体器件对应的多个半导体块，例如四个半导体块被堆叠。在这种情况下，底层半导体块91与图20中所示半导体器件基本上相同。但是，半导体块91的尺寸稍大于图20中所示半导体器件，并且在密封件81的外围，在半导体块91的上表面上设置有上连接垫92。另一个半导体块93与底层的半导体块91基本上相同。但是，半导体块93不包括焊球27。作为替代，焊球95设置在下连接垫94下面，而下连接垫94在半导体块93的下表面上设置在与密封件81外围对应的区域上。在半导体块93的上表面上，上连接垫96设置在密封件81的外围。
这里，上连接垫92、96由图20中所示第二下部配线层37的连接垫的一部分形成。在这种情况下，表面层可以在底绝缘膜38的孔39中形成，用于露出第二下部配线层37的连接垫。下连接垫94由图20中所示第二上部配线层24的连接垫形成。在这种情况下，用于形成下连接垫94的第二上部配线层的连接垫仅仅设置在与密封件81外围对应的区域上。
第二层半导体块93通过将半导体块93的焊球95连接到底层半导体块91的上连接垫92上而被贴装在底层半导体块91上。第三层和第四层半导体块93通过将第三层和第四层焊球95连接到第二层和第三层半导体块93的上连接垫96上而被贴装在第二层和第三层半导体块93上。在密封件81的厚度为0.5至0.6mm的情况下，使用直径为0.8至1.0mm的焊球95。
在上述各个实施例中，说明了两个外部半导体元件被堆叠和贴装的情况。但是，本发明并不限于此，并且一个外部半导体元件被贴装，或者三个或更多外部半导体元件被堆叠和贴装的情况也有可能。在上述实施例中，说明了上部配线层和下部配线层具有两层的情况。本发明并不限于此，并且上部配线层和下部配线层可以具有一层、或三层或更多层，而且，层数不必相同，并且可以具有不同的层数。但是，在层数相同的情况下，可以减小半导体的翘曲。
在上述实施例中，各个相邻的半导体元件4被切断。但是，本发明并不限于此，并且两个或更多半导体元件4可以作为一对被切断。在这种情况下，多个外部半导体元件可以堆叠到各个半导体元件4上。通过多个半导体元件4成为一对的半导体元件可以为相同类型或者不同类型。
在上述实施例中，半导体元件4包括作为用于外部连接的电极的柱状电极14。但是，本发明并不限于此，并且半导体元件4可以包括包含有作为用于外部连接的电极的连接垫的配线层13，而不包括柱状电极。或者半导体元件4可以为包括作为用于外部连接的电极的连接垫7的半导体元件(即裸芯片)，而不包括柱状电极或者配线层。
在本发明中，包括多个用于外部连接的电极的第一半导体元件通过下面方法处于密封状态，即，将第一半导体元件贴装在底板上，并且通过绝缘材料覆盖其外围，并且通过上部绝缘膜覆盖其上表面。第二半导体元件与设置在上部绝缘膜上的上部配线层，或者直接设置在底板上或通过下部绝缘膜设置的下部配线层中至少一者相连。通过采用这种结构，本发明可以提供一种半导体器件和半导体器件的制造方法，其中可以实现进一步薄化，同时保持很小的贴装表面并且保证连接单元的强度可靠性。
可以不脱离本发明的宽广精神和范围对其形成各种实施例和改变。上述实施例旨在说明本发明，而并非限制本发明的范围。本发明的范围通过所附权利要求书而非实施例表示。在本发明权利要求书的等效物意义范围内和权利要求书范围内进行的各种修改被认为位于本发明的范围内。

Claims (32)

1、一种半导体器件，包括：
第一半导体元件(4)，其具有多个用于外部连接的电极(14)；
绝缘元件(16)，其设置在第一半导体元件(4)的外围；
上部布线结构(17，20，21，24)，其形成于第一半导体元件(4)和绝缘元件(16)的上表面上；
下部布线结构(2，1，3，31，33，34，37)，其形成于第一半导体元件(4)和绝缘元件(16)的下表面上；和
第二半导体元件(40，71，77)，其贴装在上部布线结构(17，20，21，24)和下部布线结构(2，1，3，31，33，34，37)中至少一者的上面。
2、根据权利要求1所述的半导体器件，还包括导体(43)，其穿透绝缘元件(16)以电连接上部布线结构(17，20，21，24)和下部布线结构(2，1，3，31，33，34，37)。
3、根据权利要求1所述的半导体器件，其特征在于，所述第二半导体元件(40，71，77)仅仅贴装在上部布线结构(17，20，21，24)和下部布线结构(2，1，3，31，33，34，37)中一者上面，并且焊球(27)贴装在另一者上面。
4、根据权利要求1所述的半导体器件，其特征在于，所述上部布线结构(17，20，21，24)包括具有多层结构的上部绝缘膜(17，21)和具有多层结构的上部布线层(20，24)。
5、根据权利要求4所述的半导体器件，其特征在于，所述上部布线层(20，24)的顶层包括连接垫，并且上部布线结构(17，20，21，24)包括顶绝缘膜(25)，所述顶绝缘膜(25)覆盖除所述连接垫以外的上部布线层(24)顶层。
6、根据权利要求5所述的半导体器件，还包括设置在顶层的上部布线层(24)的连接垫上面的焊球(27)。
7、根据权利要求5所述的半导体器件，还包括设置在顶层的上部布线层(24)上面的表面层(70a，70b)。
8、根据权利要求7所述的半导体器件，还包括贴装在顶层的绝缘膜(25)上面的第二半导体元件(71，77)。
9、根据权利要求7所述的半导体器件，其特征在于，所述第二半导体元件(71，77)包括与表面层(70a，70b)相连的接合导线(76，80)。
10、根据权利要求1所述的半导体器件，其特征在于，所述下部布线结构(2，1，3，31，33，34，37)包括底板(1)、下部绝缘膜(31)和下部布线层(33)。
11、根据权利要求10所述的半导体器件，其特征在于，所述底板(1)包括设置在底板(1)上表面上的上层布线(2)和设置在底板(1)下表面上的下层布线(3)中至少一者。
12、根据权利要求11所述的半导体器件，其特征在于，所述上层布线(2)和下层布线(3)中至少一者为接地布线。
13、根据权利要求10所述的半导体器件，其特征在于，所述底板(1)由包含增强剂的热固性树脂形成。
14、根据权利要求1所述的半导体器件，其特征在于，所述下部布线结构(2，1，3，31，33，34，37)包括具有多层结构的下部绝缘膜(31，34)和具有多层结构的下部布线层(33，37)。
15、根据权利要求14所述的半导体器件，其特征在于，所述下部布线层(33，37)的底层包括连接垫，并且下部布线结构(2，1，3，31，33，34，37)包括一底绝缘膜(38)，所述底绝缘膜(38)覆盖除连接垫以外的下部配线层(37)底层。
16、根据权利要求15所述的半导体器件，还包括插入第二半导体元件(40)和下部布线层(33，37)的底层之间的焊球(41)。
17、根据权利要求15所述的半导体器件，还包括设置在下部布线层(33，37)的底层上的表面层(70a，70b)。
18、根据权利要求17所述的半导体器件，还包括贴装在底绝缘膜(38)上的第二半导体元件(71，77)。
19、根据权利要求18所述的半导体器件，其特征在于，所述第二半导体元件(71，77)包括与表面层(70a，70b)相连的接合导线(76，80)。
20、根据权利要求1所述的半导体器件，其特征在于，所述第一半导体元件(4)的用于外部连接的电极(14)是高度等于或高于60μm的柱状电极。
21、根据权利要求1所述的半导体器件，其特征在于，所述第一半导体元件(4)包括保护膜(10)，并且用于外部连接的电极(14)设置在保护膜(10)上面。
22、根据权利要求21所述的半导体器件，其特征在于，所述第一半导体元件(4)包括在用于外部连接的电极(14)之间设置在保护膜(10)上面的绝缘膜(15)。
23、一种半导体器件制造方法，包括：
通过分别进行密封由底板(1)、绝缘膜(16)和上部绝缘膜(17)形成第一半导体元件(4)，其中各个半导体元件(4)包括多个用于外部连接的电极；
在上部绝缘膜(17)上面形成上部布线层(20)；
在底板(1)下面形成下部布线层(33)；
在至少上部布线层(20)或下部布线层上面贴装第二半导体元件(40)；和
通过切断底板(1)、绝缘元件(16)和上部绝缘膜(17)获得多个半导体器件，其中半导体器件包括至少一个半导体元件(4)和至少一个第二半导体元件(40)。
24、根据权利要求23所述的半导体器件制造方法，其中通过分别密封形成第一半导体元件(4)，所述方法包括：
制备具有可以布置多个第一半导体元件(4)的尺寸的底板(1)；
在底板(1)上面固定所述第一半导体元件(4)使得在所述第一半导体元件之间具有一定距离；
在各个第一半导体元件(4)的外围在底板(1)上面形成绝缘元件(16)；和
在第一半导体元件(4)上面形成上部绝缘膜(17)。
25、根据权利要求24所述的半导体器件制造方法，其中通过分别密封形成第一半导体元件(4)，所述方法包括：
通过使用热压板(55，56)热压上部绝缘膜(17)、第一半导体元件(4)、绝缘元件(16)和底板(1)。
26、根据权利要求25所述的半导体器件制造方法，其特征在于，所述底板(1)包括上布线层(2)和下布线层(3)。
27、根据权利要求26所述的半导体器件制造方法，包括：
进一步形成底板(1)、绝缘元件(16)和上部绝缘膜(17)的穿透孔(42)，并且在穿透孔(42)中形成连接上部布线层(20)与上层布线(2)或下层布线(3)中至少一者的导体(43)。
28、根据权利要求23所述的半导体器件制造方法，包括进一步形成底板(1)、绝缘元件(16)和上部绝缘膜(17)的穿透孔(42)，并且在穿透孔(42)中形成连接上部布线层(20)与下部布线层(33)的导体(43)。
29、根据权利要求26所述的半导体器件制造方法，其特征在于，所述上层布线(2)和下层布线(3)中至少一者与导体(43)相连。
30、根据权利要求23所述的半导体器件制造方法，其特征在于，所述用于外部连接的电极(14)是高度等于或高于60μm的柱状电极。
31、根据权利要求23所述的半导体器件制造方法，其特征在于，所述第一半导体元件(4)包括保护膜(10)，并且用于外部连接的电极(14)设置在保护膜(10)上面。
32、根据权利要求31所述的半导体器件制造方法，其特征在于，所述第一半导体元件(4)包括在用于外部连接的电极(14)之间设置在保护膜(10)上面的绝缘膜(15)。
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