JP5560738B2

JP5560738B2 - 半導体装置、三次元集積回路およびその製造方法

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Publication number: JP5560738B2
Application number: JP2010020254A
Authority: JP
Inventors: 裕介山田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2010-02-01
Filing date: 2010-02-01
Publication date: 2014-07-30
Anticipated expiration: 2030-02-01
Also published as: JP2011159802A

Description

本発明は、半導体装置、三次元集積回路およびその製造方法であって、詳しくは、薄膜半導体素子の両面に多層配線を有し、この多層配線間を薄膜半導体素子に隣接する貫通配線で接続する技術に関する。

従来、半導体装置では、半導体素子をバルク（単結晶シリコン、化合物半導体）ウェーハに作製し、配線をその上部平面に作製し、半導体素子の微細化によってその性能を向上させてきた。
しかしながら、バルクウェーハを用いたＣＭＯＳ−ＬＳＩでは、微細化による高集積化よって、ＭＯＳＦＥＴの動作時における基板に起因する消費電力の増加と、高速信号伝播時の基板での損失が課題となっていた。

ＭＯＳＦＥＴの消費電力は、ＭＯＳＦＥＴの待機時リーク電流と、動作時の寄生容量による消費電力が大半を占めており、これらはＬＳＩチップ内部の個々の微細なＭＯＳＦＥＴで発生しているため、ＬＳＩの高速化、高集積化にともない無視できない課題となっている。
また、ＭＯＳＦＥＴの微細化による高速化の進展によって、その応用分野が、例えば高周波用のアナログデバイスや、ＲＦデバイスにまで広がっている。しかしながら、一般的に使用されている低抵抗シリコン基板を用いたＣＭＯＳＬＳＩでは基板でのエネルギー損失が大きく、これらのデバイスに適用することは困難であった。

更に、集積密度の上昇と共に配線が過密化しており、上部平面のみに配線を形成する場合、多層配線の高層化、配線の過密化が深刻な課題となってきている。
加えて、半導体装置をより高集積化するために、半導体素子を厚み方向に積む、あるいは重ねる構造を有することが必須となってきている。

半導体基板での損失を低減し、配線の自由度を向上させるには、ＭＯＳＦＥＴとメタル配線を絶縁材料で取り囲み、更には薄膜半導体素子の両面に配線を形成する必要がある。このため、半導体素子は、ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ（以下、ＳＯＩと称する）ウェーハを用いて形成し、ＳＯＩウェーハの余分なシリコン基板をすべて取り除いた薄膜半導体素子層のみで回路を構成し、シリコン基板の変わりに裏面にも多層配線を設置する必要がある。

なおかつ、表裏面の多層配線での信号伝達を高速化するには、両面の配線をつなぐ貫通配線を短距離化する必要がある。更に、ＬＳＩの高集積化には、上記構造の半導体装置を容易に積層化できる構造が必須である。
極薄の単結晶半導体層を用いて素子を形成する技術に関しては、従来、ＳＯＩウェーハを用いて、その薄膜シリコン層（ＳＯＩ層）のみを、別な基板に移し変えて作製する手法が提案されている（例えば、特許文献１参照）。

また、半導体素子の表裏面に配線を形成する技術については、シリコン貫通ビア（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ：以下、ＴＳＶと称する）を用いて、表裏面に配線を形成する手法が提案されている（例えば、特許文献２参照）。
さらに、薄膜半導体素子と貫通配線を組み合わせたものも提案されている（例えば、特許文献３参照）。

特開２００１−２３０４２３号公報特開２００６−１６１１２４号公報特開２００７−１２９２３３号公報

しかしながら、特許文献１に記載された従来の半導体装置では、完成形態として支持基板が存在している。これは、装置を強度補強したり、基板での損失を低減することはできるが、一方でＳＯＩのシリコン基板と、強度補強用の支持基板とが必要となり、材料コストのが増大するという課題があった。

特許文献２に記載された従来の半導体装置では、ＴＳＶが半導体装置のシリコン基板を貫通しているため、ＴＳＶの長さが基板厚さ（例えば、３０μｍ〜１５０μｍ）以下には短縮できないという課題があった。
また、こうした実用化ＴＳＶとして後工程のものが主に存在するが、後工程ＴＳＶでは、製造コスト低減のため、貫通ビアのアスペクト比は１〜３、ＴＳＶの側壁絶縁にはＣＶＤによる酸化膜(ＴＥＯＳ−ＳｉＯ_２)が用いられ、充填金属はめっきによるＣｕを用いられることが多い。基板厚さを保持して、更に高いアスペクト比の貫通ビアの場合には更なる高温、及び高真空環境下にて、側壁絶縁、及び金属充填を行わなければならない。このため、ＴＳＶでは、集積回路の配線密度の向上、及び配線自由度がまったく改善しないという課題があった。

特許文献３に記載された従来の半導体装置では、あらかじめデバイスと多層配線が形成された後に、少なくとも一方の多層配線の最上層から貫通ビアを形成し対面の配線と接続している。こうした構成では、信号の伝達時に貫通配線に繋がる多層配線内を迂回して伝達しなければならず、貫通配線の短縮効果がないという課題があった。
貫通配線を短縮し、配線密度を向上させるには、直径が多層配線のローカル配線層と、長さが薄膜半導体素子と、それぞれ同程度の寸法とし、なおかつ、ローカル配線（１ｓｔレイヤー）形成時にローカル配線形成時に一括して貫通配線を形成できる必要があった。

本発明は、回路動作時の基板での損失を低減し、表面および裏面の両面において多層配線を形成することで配線の自由度を向上させ、なおかつ貫通配線の配線長を短縮して信号の伝達を高速化することが可能な半導体装置、三次元集積回路およびその製造方法を提供することを目的とする。

上記課題を解決するために、本発明のいくつかの態様は次のような半導体装置、三次元集積回路およびその製造方法を提供した。
すなわち、本発明の半導体装置は、ＳＯＩウェーハの薄膜単結晶シリコンを用いて形成した薄膜半導体素子、該薄膜半導体素子の両面に位置し、少なくとも一方は前記薄膜半導体素子とコンタクトビアを介して接続する多層配線と前記薄膜半導体素子との間に形成された前記薄膜半導体素子の両面の多層配線をつなぐ貫通配線、前記薄膜半導体素子と前記多層配線と前記貫通配線とを取り囲み、その隙間を埋める絶縁材料、前記薄膜半導体素子の両面の前記多層配線のうち少なくとも一方のグローバル配線で、前記絶縁材料の一部が開口した位置に設置されたバンプ電極、を少なくとも備え、
前記貫通配線が、前記薄膜半導体素子に隣接して、その直径が前記コンタクトビアと同じかあるいは近似しており、かつ、その長さが前記薄膜半導体素子の厚さとと同じかあるいは近似しており、前記薄膜半導体素子の両面の多層配線うち、ローカル配線の第１層目から延び、前記薄膜半導体素子の両面の多層配線を接続しており、メッシュ状、または短冊状に分割され、分割した個々の半導体装置どうしを弾性材料でつなぎ合わせた構造であり、前記弾性材料は、２層の弾性膜から構成され、一方の弾性膜は他方の弾性膜よりも熱膨張係数が小さく、かつその幅がチップ端面の厚さの２倍と同じ長さであり、他方の弾性膜は、その幅がチップ端面の厚さの２倍より短い長さであることを特徴とする。

本発明の三次元集積回路は、前記半導体装置を、折り畳むことによって形成されることを特徴とする。

本発明の三次元集積回路の製造方法は、前記半導体装置を折り畳むことによって形成される三次元集積回路の製造方法であって、端面からの荷重によって、前記半導体装置の位置合わせ、および貼り合わせを行う折り畳み工程を備えたことを特徴とする。

本発明の半導体装置、三次元集積回路およびその製造方法によれば、半導体素子の余分なシリコン基板を配することで回路動作時の基板での損失を低減できる。また、表面と裏面に多層配線を形成することで配線の自由度を向上できる。なおかつ表面と裏面の多層配線を、その最下層のローカル配線（１ｓｔレイヤー）で接続することで、貫通配線の配線長を短縮し、なおかつ信号の伝達をローカル配線並みに高速化できる。
更には、貫通配線を、その直径が薄膜半導体素子のコンタクトビアと同程度で、長さが薄膜半導体素子の厚さと同程度とすることで、ローカル配線形成時に、貫通配線も一括して製造でき、製造コストの低減にも繋がる。

また、メッシュを任意の形状（三角形、四角形）とすることで、半導体装置自体が立体的となる。例えば、メッシュ形状を平行四辺形にすると、平面方向に対してばね上に伸縮し、ボード基板などに実装したときにチップでのそりを軽減できる。
メッシュ以外に短冊構造とすれば、弾性材料の曲率を制御することで、折り畳む方向に荷重を印加するだけで、個々の半導体装置を横方向に積層でき、従来の積層チップのように、高精度に位置合わせする工程を無くすことができる。

本発明の半導体装置の断面構造図本発明の半導体装置の実施形態にいたる各製造工程の断面構造図半導体装置の製造工程を示す断面構造図本発明の三次元集積回路の断面構造図三次元集積回路における２層構造の弾性材料を用いた場合のチップ間の断面構造図本発明の三次元集積回路を示すブロック図

以下、本発明の半導体装置、三次元集積回路およびその製造方法のいくつかの形態について説明する。なお、これら実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。

（第一実施形態）
図１は本発明の第一実施形態を示した半導体装置の断面構造図である。また、図２は、半導体装置の製造方法の主要工程段階を示した断面図である。
薄膜半導体素子２から図面上方に示されたコンタクトビア３で素子と繋がる上面の多層配線４と、貫通配線６によって繋がる多層配線５があり、更に、これら部材はすべて絶縁材料７によって取り囲まれている構造を成す。

更に、図１においては、両多層配線の最上層にバンプ電極８が設置されている構造を成す。このとき、薄膜半導体素子２はＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）ウェーハを用いて形成し、そのシリコン基板１３から取り外されているため、素子厚さは埋め込み酸化膜１２を含めても、例えば２μｍ以下である。
また、貫通配線６は、装置の表面と裏面を貫通するのではなく、薄膜半導体素子に隣接して、コンタクトビア形成時に一括で形成するため、その直径が薄膜半導体素子のコンタクトビアと同程度で、長さが薄膜半導体素子の厚さと同程度である。

続いて、図１に示す半導体装置を形成するための製造工程について図２を参照して説明する。
図２（ａ）に示すように、ＳＯＩウェーハのＳＯＩ層に半導体素子を形成した後、図２（ｂ）のようにコンタクトビア形成時に素子間に貫通配線用のビアを形成する。この後、図２（ｃ）のようにすべてのビア内部に金属を充填し、その上面に多層配線を形成していく。尚、このときＳＯＩウェーハのシリコン基板は残した状態である。

続いて、図２（ｄ）のように、表面配線の上面に別途支持基板を貼り付け、図２（ｅ）のように、ＳＯＩウェーハのシリコン基板を除去する。
このとき、シリコン基板の除去工程では、エッチング（ドライ、ないしウェット）にてシリコン基板をすべて除去する方法もあるが、スマートカットで薄膜半導体素子層とシリコン基板を分離する方法も考えられる。続いて、図２（ｆ）、図２（ｇ）のように、シリコン基板除去後の薄膜半導体素子裏面に多層配線を形成する。

この工程では、図３に示すのように支持基板の接合面に、めっき電極となる金属膜を形成し、金属膜に接する上面の多層配線と貫通配線とで、めっき給電用の電極を裏面まで延長し、ボトムアップめっきにて裏面配線を形成してもよい。最後に、支持基板を取り外し、片面、あるいは両面に、バンプ電極を形成することで完成する。尚、図２（ｈ）では両面にバンプ電極を形成した場合の断面構造図を示している。

（第二実施形態）
図４は本発明の第二実施形態を示した半導体装置の断面構造である。
本構造では、半導体装置１をメッシュ状、または短冊状に分割し、図４（ａ）のように個々の半導体装置１００の側面を弾性材料１６でつなぎ合わせている。尚、弾性材料については、柔軟膜で、図４（ｂ）のように、任意の方向に曲がるように形成する必要がある。

このため、弾性材料について２層の構造の弾性膜で構成し、一方の膜は熱膨張係数が小さく、膜形成後の幅がチップ端面の厚さの２倍と同じ長さで、他方の膜を、熱膨張係数の大きい膜で、膜形成後の幅がチップ端面の厚さの２倍より短くなるように調整することで任意の方向へ曲がるようにしてもよい。
尚、図５は２層の弾性材料で構成した場合のチップ間隙の断面構造を示したものである。

（第三実施形態）
図６は本発明の三次元集積回路の断面構造である。本構造では、図４（ｂ）の構造に対し、更に両端から荷重を印加して横方向に折り畳むことで積層構造体となす。
このとき、最終的に半導体装置１００の表面及び裏面に設けたバンプ電極同士が接合される。また、表面及び裏面を接着層１９とすることで、装置間を強固に接合できる。

弾性材料１６の形成工程で、荷重に対する曲げ角度と曲がる向きを調整することで、すべての半導体装置１００同士が、等しい角度にて折り畳まれ、自己組織的にバンプ電極同士の位置合わせが完了する。これにより、従来チップを積層するときに必要だったチップの位置合わせ工程が不要となる。
図６では横方向に６層積層した三次元集積回路の断面構造を示したが、短冊形状の幅を更に細分化し、折り畳むことで、半導体素子を横方向に高密度に集積することも可能である。

１半導体装置
２薄膜半導体素子（ＳＯＩウェーハを用いて形成した）
３コンタクトビア
４薄膜半導体素子上面の多層配線
５薄膜半導体素子下面の多層配線
６貫通配線
７絶縁材料
８バンプ電極
９薄膜半導体素子のソース/ドレイン
１０薄膜半導体素子のゲート
１１薄膜半導体素子のソース/ドレイン
１２埋め込み酸化膜（ＢｕｒｉｅｄＯｘｉｄｅ：ＢＯＸ）
１３シリコン基板
１４支持基板
１５めっき電極用金属膜
１６弾性材料
１７熱膨張係数の低い弾性材料
１８熱膨張係数の高い弾性材料
１９接着層
１００メッシュ状または短冊状に分割した個々の半導体装置

Claims

ＳＯＩウェーハの薄膜単結晶シリコンを用いて形成した薄膜半導体素子、
該薄膜半導体素子の両面に位置し、少なくとも一方は前記薄膜半導体素子とコンタクトビアを介して接続する多層配線と前記薄膜半導体素子との間に形成された前記薄膜半導体素子の両面の多層配線をつなぐ貫通配線、
前記薄膜半導体素子と前記多層配線と前記貫通配線とを取り囲み、その隙間を埋める絶縁材料、
前記薄膜半導体素子の両面の前記多層配線のうち少なくとも一方のグローバル配線で、前記絶縁材料の一部が開口した位置に設置されたバンプ電極、
を少なくとも備え、
前記貫通配線が、前記薄膜半導体素子に隣接して、その直径が前記コンタクトビアと同じかあるいは近似しており、かつ、その長さが前記薄膜半導体素子の厚さと同じかあるいは近似しており、前記薄膜半導体素子の両面の多層配線うち、ローカル配線の第１層目から延び、前記薄膜半導体素子の両面の多層配線を接続しており、
メッシュ状、または短冊状に分割され、分割した個々の半導体装置どうしを弾性材料でつなぎ合わせた構造であり、
前記弾性材料は、２層の弾性膜から構成され、一方の弾性膜は他方の弾性膜よりも熱膨張係数が小さく、かつその幅がチップ端面の厚さの２倍と同じ長さであり、他方の弾性膜は、その幅がチップ端面の厚さの２倍より短い長さであることを特徴とする半導体装置。
請求項１記載の半導体装置を、折り畳むことによって形成されることを特徴とする三次元集積回路。
請求項１記載の半導体装置を折り畳むことによって形成される三次元集積回路の製造方法であって、
端面からの荷重によって、前記半導体装置の位置合わせ、および貼り合わせを行う折り畳み工程を備えたことを特徴とする三次元集積回路の製造方法。