JPH1174442A - リードフレーム及びこれを用いた半導体パッケージ - Google Patents

リードフレーム及びこれを用いた半導体パッケージ

Info

Publication number
JPH1174442A
JPH1174442A JP10195372A JP19537298A JPH1174442A JP H1174442 A JPH1174442 A JP H1174442A JP 10195372 A JP10195372 A JP 10195372A JP 19537298 A JP19537298 A JP 19537298A JP H1174442 A JPH1174442 A JP H1174442A
Authority
JP
Japan
Prior art keywords
die pad
lead
inner lead
chip
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10195372A
Other languages
English (en)
Other versions
JP2957168B2 (ja
Inventor
Hyon Il Ri
ヒョン イル リ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019970033164A external-priority patent/KR100244254B1/ko
Priority claimed from KR1019970060054A external-priority patent/KR100268925B1/ko
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH1174442A publication Critical patent/JPH1174442A/ja
Application granted granted Critical
Publication of JP2957168B2 publication Critical patent/JP2957168B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】半導体チップのサイズに関係なく汎用し得るリ
ードフレーム及びこれを用いた半導体パッケージを提供
する。 【解決手段】リードフレーム１ａは、ボディの縁部から
中心に向かって延長形成されるタイバー２ａと、タイバ
ー２ａと同一平面上に位置するように連結支持され、上
面に半導体チップが搭載されダイパッド４と、その少な
くとも一部がダイパッド４の周囲にダイパッド４と同一
平面をなすように位置し、ワイヤボンディング時にダイ
パッド４上に搭載されたチップのボンディングパッドと
電気的に連結される複数個のインナリード６と、インナ
リード６にそれぞれ連結され、モールディング時に外部
に露出されるアウタリード７と、インナリード６とアウ
タリード７との間に形成されるダムバー８とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はリードフレーム及び
これを用いた半導体パッケージに関し、更に詳細には、
チップのサイズに関係なく汎用し得るリードフレーム及
びこれを用いた半導体パッケージに関する。
【０００２】
【従来の技術】一般に、半導体パッケージ工程で使用さ
れるリードフレームは、半導体チップのパッケージ作業
に使用される金属構造物であり、主に銅合金(copper al
loy)からなる。このようなリードフレーム１ａは、図１
に示すように、上・下部の両方に全体構造を支持し自動
移送時に案内の役割を果たすガイドレール部１４を備え
ている。又、リードフレーム１ａは、半導体チップ３が
搭載されるダイパッド４を中心部に備えている。ダイパ
ッドはパドル(paddle)とも呼ばれる。ダイパッド４は、
リードフレーム１ａの角部から延長形成されたタイバー
２ａに連結支持され、リードフレーム１ａの他領域に比
べて低い位置にセットされる。すなわち、タイバー２ａ
の一部分が所定の傾斜角を有するように折り曲げられる
ことにより、タイバー２ａに連結支持されるダイパッド
４はインナリード６に比べてダウンセットされた状態に
なる。更に、リードフレーム１ａは、ダイパッドの周囲
にその先端が位置する複数個のインナリード６を有し、
インナリード６の反対側にはインナリード６にそれぞれ
一対一対応して形成されるアウタリード７を有してい
る。更に、ダイパッド４とその周囲に配置されたインナ
リード６との間には空き空間が形成されている。又、各
インナリード６とアウタリード７との間にはダムバー８
が設けられている。ダムバー８は、ＥＭＣ(Epoxy Moldi
ng Compound)によるモールディングの完了後、トリミン
グ作業時に取り除かれる。
【０００３】一方、この種のリードフレーム１ａを用い
たパッケージング工程は以下の手順に行われる。すなわ
ち、ウェハに集積回路を形成するＦＡＢ工程(fabricati
on process) を完了した後、ウェハ上に形成された各チ
ップを相互分離するダイシング、分離した各チップをリ
ードフレームのダイパッド４上に搭載するチップボンデ
ィング、チップ３上のボンディングパッドとリードフレ
ーム１ａのインナリード６とを電気的に接続するワイヤ
ボンディングを順に行う。この後、チップ３及びボンデ
ィングされたゴールドワイヤ１０（図２参照）を覆って
保護するためのモールディングを行う。又、モールディ
ング工程を行った後には、リードフレーム１ａのタイバ
ー２ａ及びダムバー８を断ち切るトリミング、及びアウ
タリード７を所定の形状に成形するフォーミングを順次
に行う。トリミング及びフォーミングの完了後には、最
終的にソルダリングを実施する。これにより、図２に示
すような構造の半導体パッケージが得られる。
【０００４】しかしながら、このような一般的なリード
フレーム１ａは、チップのサイズがダイパッド４よりも
大きな場合、これに対応する新規格のダイパッド４を有
するリードフレーム１ａを設計及び制作しなければなら
ないという短所があった。
【０００５】これは、ダイパッド４がインナリード６よ
りも下部に位置するようにダウンセットされているため
である。つまり、チップ３がインナリード６の先端連結
部分によって形成される領域の面積よりも大きな場合、
チップ３の縁部がインナリード６の先端に遮られて、チ
ップ３がダイパッド４上に確実に搭載されなくなる。更
には、半導体チップ３の縁部で２次のワイヤボンディン
グの行われる金メッキされたインナリード６のボンディ
ング領域が遮られてワイヤボンディングを行うこともで
きなくなる。
【０００６】更に、チップのサイズは図２において破線
で示されるようにインナリード６の先端に接しない範囲
内のみで変更可能なので、多様なサイズのチップを従来
のリードフレーム１ａに適用することは困難であった。
つまり、半導体チップ３の上面に形成されたボンディン
グパッド５の数がこれに対応するインナリードの数を超
えない範囲で、チップのサイズに関係なく一つのリード
フレーム１ａを汎用ことは経済性及び生産性の側面で好
ましいが、従来のリードフレーム１ａの構造では汎用可
能なチップの種類は比較的少ない。
【０００７】一方、図３、図４は米国特許第５, ５５
４, ８８６号に開示された先行技術を示す図である。米
国特許第５, ５５４, ８８６号には、インナリード６に
チップ３の縁部を位置させることによりダイパッド４を
省略する技術が開示されている。
【０００８】しかし、この技術はＤＩＰ(Dual Inline P
ackage) に適用されるパドルレスのリードフレーム１ｂ
に関するもので、ＱＦＰ(Quad Flat Package) に適用さ
れるリードフレーム１ａとは異なりパッケージの多ピン
化が不可能である。更に、リードフレーム１ｂにはダイ
パッドが無いため、インナリード６の内側領域よりも小
サイズのチップは搭載できない。すなわち、前述したパ
ドルレスのリードフレーム１ｂは、インナリード６の先
端によって形成される領域よりも大サイズのチップのみ
をパッケージすることができ、それよりも小サイズのチ
ップの場合にはチップをパッケージすることができな
い。
【０００９】このように、パッケージ工程ラインの運用
において、上記したリードフレーム１ｂは単一サイズの
チップのパッケージにのみ適用することが好適であり、
チップのサイズが変わるとインナリード６間の間隙の異
なる各種規格のリードフレーム１ｂを別々に用意しなけ
ればならない。このため、リードフレームの汎用性に欠
けるという欠点がある。
【００１０】
【発明が解決しようとする課題】本発明は上記の問題点
を解決するためになされたものであり、その目的とする
ところは、半導体チップのボンディングパッドの数がこ
れに対応するインナリードの数を超過しない範囲で、チ
ップのサイズがダイパッドよりも小さく或いはインナリ
ードよりも内側の領域を超える程度に大きくても、汎用
性のある一つのリードフレームを用いてパッケージ工程
を行うことができるリードフレーム及びこれを用いた半
導体パッケージを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の第１様態によれば、ボディの縁部から中心に
向かって延長形成されるタイバーと、タイバーと同一平
面上に位置するように連結されて支持され、上面に半導
体チップが取り付けられるダイパッドと、その少なくと
も一部がダイパッドの周囲にダイパッドと同一平面をな
すように位置し、ワイヤボンディング時にダイパッド上
に搭載されたチップのボンディングパッドと電気的に連
結される複数個のインナリードと、インナリードにそれ
ぞれ連結され、モールディング時に外部に露出されるア
ウタリードと、インナリードとアウタリードとの間に形
成されるダムバーとを備えるリードフレームを提供する
ことを特徴とする。
【００１２】上記目的を達成するための本発明の第２様
態によれば、複数個のアウタリードと、各アウタリード
から延長形成されるインナリードと、前記インナリード
の先端を連結することによって形成される線の内側領域
に位置し、前記インナリードと同一平面上に位置するダ
イパッドと、前記インナリードの先端を連結することに
よって形成される線の内側領域の面積よりも小さなサイ
ズであって、前記ダイパッドの上面に搭載され、インナ
リードに電気的にそれぞれ連結される複数個のボンディ
ングパッドを有する半導体チップと、前記ダイパッド上
に前記チップを接合するための接合剤と、前記チップの
ボンディングパッドとインナリードとを電気的にそれぞ
れ連結する連結部材と、前記アウタリードを除いた全体
構造をシーリングするモールドボディとを備える半導体
パッケージを提供することを特徴とする。
【００１３】又、上記目的を達成するための本発明の第
３様態によれば、複数個のアウタリードと、前記各アウ
タリードから延長形成されるインナリードと、前記イン
ナリードの先端を連結することによって形成される線の
内側領域に位置し、前記インナリードと同一平面上に位
置するダイパッドと、前記インナリードの先端を連結す
ることによって形成される線の内側領域の面積よりも大
きなサイズであって、縁部がインナリードの一部領域を
覆うようにダイパッドの上面に搭載され、前記インナリ
ードに電気的にそれぞれ連結される複数個のボンディン
グパッドを有する半導体チップと、前記ダイパッド上に
前記チップを接合するための接合剤と、前記チップのボ
ンディングパッドとインナリードとを電気的にそれぞれ
連結する連結部材と、前記アウタリードを除いた全体構
造をシーリングするモールドボディとを備える半導体パ
ッケージを提供することを特徴とする。
【００１４】上記目的を達成するための本発明の第４様
態によれば、複数個のアウタリードと、その少なくとも
一部が前記アウタリードよりも下方に位置するようにダ
ウンセットされた複数個のインナリードと、前記アウタ
リードとインナリードとを支持・連結するべくその間に
位置する複数個のダムバーと、前記各ダムバーから内側
に延長形成され、その一部分がインナリードのダウンセ
ットされた部分と同一平面上に位置するようにダウンセ
ットされたタイバーと、前記各タイバーの先端に連結さ
れ、インナリードのダウンセット部分と同一平面上に位
置するダイパッドとを備えるリードフレームを提供する
ことを特徴とする。
【００１５】上記目的を達成するための本発明の第５様
態によれば、複数個のアウタリードと、前記各アウタリ
ードから延長形成され、アウタリードの位置からダウン
セットされているインナリードと、前記インナリードの
先端を連結することによって形成される線の内側領域に
位置するダイパッドと、前記インナリードの先端を連結
することによって形成される線の内側領域の面積よりも
小さなサイズであって、前記ダイパッドの上面に搭載さ
れ、上面にインナリードに電気的にそれぞれ連結される
複数個のボンディングパッドを有する半導体チップと、
前記ダイパッドに前記チップを接合するための接合剤
と、前記チップのボンディングパッドとインナリードと
を電気的にそれぞれ連結する連結部材と、前記アウタリ
ードを除いた全体構造をシーリングするモールドボディ
とを備える半導体パッケージを提供することを特徴とす
る。
【００１６】上記目的を達成するための本発明の第６様
態によれば、アウタリードと、前記各アウタリードから
延長形成され、前記アウタリードの位置からダウンセッ
トされているインナリードと、前記インナリードの先端
を連結することによって形成される線の内側領域に位置
するダイパッドと、前記インナリードの先端を連結する
ことによって形成される線の内側領域の面積よりも大き
なサイズであって、縁部がインナリードのダウンセット
された部分の少なくとも一部領域を覆うようにダイパッ
ドの上面に搭載され、前記インナリードに電気的にそれ
ぞれ連結される複数個のボンディングパッドを有する半
導体チップと、前記ダイパッドにチップを接合するため
の接合剤と、前記チップのボンディングパッドとインナ
リードとを電気的にそれぞれ連結する連結部材と、前記
アウタリードを除いた全体構造をシーリングするモール
ドボディとを備える半導体パッケージを提供することを
特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の各実施形態を図５
〜図１３を参照して詳細に説明する。図５は本発明のリ
ードフレームの第１実施形態を示す平面図である。
【００１８】リードフレーム１ａは、リードフレームボ
ディの縁部から中心に向かって延長形成されるタイバー
２ａと、タイバー２ａに連結されて支持され、上面にチ
ップ４が取り付けられるダイパッド４と、ダイパッド４
の周囲に位置し、ワイヤボンディング時にダイパッド４
上に搭載されたチップのボンディングパッドと電気的に
それぞれ連結される複数個のインナリード６と、インナ
リード６にそれぞれ連結され、モールディング時に外部
に露出されるアウタリード７と、インナリード６とアウ
タリード７との間に形成されるダムバー８とを備える。
このリードフレーム１ａにおいて、インナリード６、タ
イバー２ａ、及びダイパッド４は同一平面上に位置する
ように形成される。
【００１９】又、インナリード６の先端に対してコイニ
ング（圧印加工）が施されてインナーリード６の他部分
に比べて低い面９を有する段差部が形成されている。そ
して、コイニングされた段差部の面９上に絶縁部材１１
が接着（テーピング) されている。インナーリード６の
段差部（コイニング面）は絶縁部材１１をテーピング
し、かつチップとのワイヤボンディングが十分に可能な
長手方向の幅（Ｗ）を有する。絶縁部材１１は、段差部
の高さを超えて露出される部分の厚さができるだけ薄く
なるように形成されている。これにより、ダイパッド４
上に塗布された接合剤１２(Ag-epoxy)とのボンディング
性が向上する。すなわち、パッケージ工程時に、インナ
リード６に付着された絶縁部材１１の上面とダイパッド
４に塗布された接合剤１２の上面とが同じ高さになるよ
うに、絶縁部材１１の厚さが設定される。
【００２０】又、インナリード６に形成されたコイニン
グ面によって、チップ３のボンディングパッド５とイン
ナリード６とを電気的に連結させるワイヤボンディング
時に、電気的連結部材であるゴールドワイヤ１０の一端
との接合力が強化される。
【００２１】又、インナリード６のコイニング面には電
気伝導性に優れた金属薄膜を被覆することが好ましい。
金属薄膜としては銀（Ａｇ）が好ましい。すなわち、イ
ンナリード６の先端部には銀鍍金(Ag-Plating)を施し、
タイバー２ａには鍍金を施さない。これは、ワイヤボン
ディング時に、インナリード６とタイバー２ａとを識別
するためである。
【００２２】更に、インナリード６のコイニング面９上
に接着された絶縁部材１１は、チップ３とインナリード
６との電気的連結を防止する一方、ワイヤボンディング
時にインナリード６の遊動を防止するための役割を有す
る。図８に示すように、絶縁部材１１は、インナリード
６のコイニング面９上に付着されるポリイミド(polyimi
de) 等からなる接着剤層１１ａと、接着剤層１１ａの上
面に付着される絶縁フィルム層１１ｂとからなる。
【００２３】一方、インナリード６に対するコイニング
の深さ（コイニングによって形成される段差）は１５〜
２０μｍ程度が好ましく、その幅は絶縁部材１１の幅よ
りも充分に大きくなるように設定されている。
【００２４】図８は図６の絶縁部材の構造を示す断面図
である。絶縁部材１１は、全体的な厚さは７５μｍ以下
にし、絶縁部材１１の幅は１〜１．５ｍｍにすることが
好ましい。絶縁部材１１の接着剤層１１ａの厚さは２５
μｍ以下にし、その上に付着される絶縁フィルム層の厚
さは５０μｍ以下にすることが好ましい。
【００２５】一般に、ダイパッド４の上面に塗布される
接合剤１２は、塗布時に８〜３５μｍの厚さを有する銀
エポキシ(Ag-epoxy)が好ましく、その銀エポキシは電気
伝導及び熱伝導性のある銀(Ag)等のフレーク(flake) を
含有している。
【００２６】従って、実際の製造時には、インナリード
６に接着された絶縁部材１１の上端面とダイパッド４に
塗布された接合剤１２の上端面とが同一平面上に位置す
るように、上記数値範囲内で接合剤の厚さ、絶縁部材１
１の厚さ、コイニングの深さなどが適切に調節される。
【００２７】このように構成された本発明のリードフレ
ームを用いて半導体チップに対するパッケージを実施す
る場合、その過程は以下の通りである。まず、ウェハに
集積回路を形成するＦＡＢ工程を完了した後、ウェハ上
に形成された各チップ３を相互分離するダイシングが終
了すると、分離した各チップ３をリードフレーム１上に
搭載する。この際、チップのサイズに基づいてダイパッ
ド４内に搭載、或いはダイパッド４及びインナリード６
の先端部に同時に搭載するチップボンディングを行う。
すなわち、半導体チップのサイズがダイパッド４よりも
小さな場合やインナリード４の先端を連結した線の内側
領域の面積よりも小さな場合には、チップはインナリー
ド６の先端を連結することによって形成される線の内側
に搭載されるが、チップのサイズがインナリード６の先
端を連結することによって形成される線の内側領域の面
積よりも大きな場合には、チップはダイパッド４及びイ
ンナリード６の先端部に搭載される。
【００２８】この際、インナリード６の先端部には絶縁
部材１１が接着され、ダイパッド４の上面には接合剤１
２である銀エポキシ(Ag-epoxy)が塗布される。次いで、
チップ３上に形成された外部接続端子であるボンディン
グパッドとリードフレーム１のインナリード６とを電気
的に接続させるワイヤボンディングを順に行う。この
後、チップ３及びボンディングされたゴールドワイヤを
覆って保護するためのモールディングを行う。モールデ
ィングを行った後には、リードフレーム１のタイバー２
ａ及びダムバー８を断ち切るトリミング、及びアウタリ
ード７を所定の形状に成形するフォーミングを順次に行
う。トリミング及びフォーミングの完了後には、最終的
にソルダリングを施す。これにより、半導体素子のパッ
ケージ工程を完了する。
【００２９】ここで、インナリード６の先端部はコイニ
ングにより段差を有するとともに平坦となる。この状態
で、インナリード６のコイニング領域に絶縁部材１１が
接着され、インナリード６に接着された絶縁部材１１の
上面とダイパッド４に塗布された接合剤１２の上面とは
同一平面上に位置する。このためには、コイニングされ
た面９のインナリード６の厚さと絶縁部材１１の厚さと
の和が、ダイパッド４の厚さとその上に塗布される接合
剤１２の厚さとの和とほぼ同じくなるように制御する必
要がある。
【００３０】この際、インナリード６にはインナーリー
ド６の他の部分に比べて低い位置にあるコイニング面８
が形成されているので、段差高さを超えて露出される絶
縁部材１１の厚さをできるだけ薄くして、ダイパッド４
に塗布された接合剤１２(Ag-epoxy)とのボンディング性
を向上させることができる。
【００３１】一方、図６は、チップのサイズがインナリ
ードの先端を連結した線の内側領域の面積よりも小さな
場合において、図５の本発明の第１実施形態のリードフ
レームを用いて製造した半導体パッケージの形態例を示
す縦断面図である。
【００３２】すなわち、半導体パッケージは複数個のア
ウタリード７と、アウタリード７から延長形成されるイ
ンナリード６と、インナリード６の先端を連結すること
によって形成される線の内側領域に位置するダイパッド
４と、インナリード６の先端を連結することによって形
成される線の内側領域の面積よりも小さなサイズであっ
てダイパッド４の上面に搭載され、上面にインナリード
６に電気的にそれぞれ連結される複数個のボンディング
パッド５を有する半導体チップ３と、ダイパッド４上に
チップ３を接合するための接合剤１２と、半導体チップ
３のボンディングパッド５とインナリード６とを電気的
にそれぞれ連結する連結部材１０と、アウタリード７を
除いた全体構造をシーリングするモールドボディ１３と
を備える。
【００３３】上記構成の半導体パッケージにおいては、
ダイパッド４に取り付けられるチップ３が、インナリー
ド６の先端を連結した線の内側領域の面積よりも小さな
面積を有する。この際、インナリード６の先端部にコイ
ニングを施して段差を形成するとともにインナリード６
の先端部の上面を平坦にする。これにより、チップ３の
ボンディングパッド５とインナリード６とをそれぞれ電
気的に連結するワイヤボンディング時に、ゴールドワイ
ヤの一端とこれに対応するインナリード６の接合面との
接合力が強化される。
【００３４】又、ダウンセットされたインナリード６の
先端部の上面に電気伝導性に優れた金属薄膜が被覆され
ている。この際、金属薄膜としては銀が好ましい。そし
て、インナリード６のコイニング面９上にはチップ３と
インナリード６との電気的連結を防止する絶縁部材１１
が設けられている。この際、絶縁部材１１は、インナリ
ード６の上面に接着される接着剤層１１ａと、接着剤層
１１ａの上面に接着される絶縁フィルム層１１ｂとから
なる。チップのサイズがダイパッドよりも小さな場合、
絶縁部材１１は省略されてもよい。
【００３５】接合剤１２としては銀エポキシ(Ag-epoxy)
を使用し、連結部材１０としてはゴールドワイヤを使用
することが好ましい。この際、インナリード６に接着さ
れた絶縁部材１１の上面とダイパッド４に塗布された接
合剤１２の上面とは同一平面上に位置するように、絶縁
部材１１及び接合材１２の厚さが設定されている。
【００３６】図７は、チップのサイズがインナリードの
先端部を連結した線の内側領域のサイズよりも大きな場
合において、本発明のリードフレームを用いて製造した
半導体パッケージの他形態を示す縦断面図である。
【００３７】すなわち、半導体パッケージは複数個のア
ウタリード７と、アウタリード７から延長形成されるイ
ンナリード６と、インナリード６の先端を連結すること
によって形成される線の内側領域に位置し、インナリー
ド６と同一表面上に位置するダイパッド４と、インナリ
ード６の先端を連結することによって形成される線の内
側領域の面積よりも大きなサイズであって、縁部がイン
ナリード６の先端部の領域を覆うようにダイパッド４の
上面に搭載され、インナリード６に電気的にそれぞれ連
結される複数個のボンディングパッド５を有するチップ
３と、ダイパッド４にチップ３を接合するための接合剤
１２と、チップ３のボンディングパッド５とインナリー
ド６とを電気的にそれぞれ連結する連結部材１０と、ア
ウタリード７を除いた全体構造をシーリングするモール
ドボディ１３とを備える。
【００３８】この場合も、前述した実施形態と同様に、
インナリード６の各先端部にコイニングを実施してイン
ナリード６の上面を平坦にするとともに段差を形成す
る。これにより、チップ３のボンディングパッド５とイ
ンナリード６とをそれぞれ電気的に連結するワイヤボン
ディング時に、ゴールドワイヤの一端とインナリード６
の接合面との接合力が強化される。
【００３９】又、インナリード６の上面には電気伝導性
に優れた金属薄膜が被覆される。金属薄膜としては銀を
着が好ましい。そして、インナリード６の先端部のコイ
ニング面９上にはチップ３とインナリード６との電気的
連結を防止する絶縁部材１１が設けられている。絶縁部
材１１は、インナリード６の上面に接着される接着剤層
１１ａと、接着剤層１１ａの上面に接着される絶縁フィ
ルム層１１ｂとからなる。
【００４０】接合剤１２としては銀エポキシを使用し、
連結部材１０としてはゴールドワイヤを使用することが
好ましい。この際、前述した実施形態と同様に、インナ
リード６に接着された絶縁部材１１の上面とダイパッド
４に塗布された接合剤１２の上端面とは同一平面上に位
置するように、絶縁部材１１及び接合剤１２の厚さが設
定される。
【００４１】図９は本発明の第２実施形態のリードフレ
ームの平面図、図１０は図９のＩ−Ｉ線上断面図であ
る。この第２実施形態では、チップボンディング時に、
ダイパッド４とチップ３との間で発生する応力を均等に
分散させるためにダイパッド４を円形に設計している。
円形のダイパッド４はチップ面積の１５〜４０％のサイ
ズを有するように設計され、円形のダイパッド４の背面
にはディンプル形の複数個の凹溝４ａが形成されてい
る。これにより、モールドボディをなすＥＭＣ(Epoxy M
olding Compound)とパッドとの接触面積が増加する。凹
溝４ａは前述した実施形態におけるダイパッド４の背面
にも適用可能である。
【００４２】図９及び図１０に示すようなリードフレー
ムを用いた半導体パッケージの製造過程は、前述した第
１実施形態のリードフレームを用いたパッケージ過程と
同じであるため、その説明は省略する。
【００４３】一方、本発明のリードフレーム１は、ダイ
パッド４がダウンセットされてない。このため、ＥＭＣ
モールディング後、同じ高さのモールドボディを有する
パッケージの場合、ダイパッドのダウンセットされた従
来のリードフレームを用いてモールディングしたパッケ
ージに比べて本発明のパッケージはモールドボディ１３
の下部の厚さが相対的に厚くなる。その結果、本発明の
リードフレーム１を用いた半導体パッケージは、外部か
ら加えられるストレスに対する耐力が増大して、従来の
ダウンセットされたリードフレーム１を用いたパッケー
ジに比べて信頼性が向上する。これは、半導体パッケー
ジの受けるストレスを求める式により裏付けられる。
【００４４】すなわち、半導体パッケージは、ＭＲＴ(M
oisture Resistance Test)時にエポキシに含まれた水分
が実装温度又は赤外線リフロー温度により膨張して内圧
を生じる場合にストレスを受けるが、これを求める数学
式は以下の通りである。 半導体パッケージの受けるストレス＝Ｋ（ａ／ｔ）２Ｐ ここで、Ｋ＝ｂ／ａであり、ａはダイパッドの長辺の長
さ、ｂはダイパッドの短辺の長さである。ｔはモールド
ボディの下部の厚さで、ダイパッド４の底面からモール
ドボディ１３の底面までの厚さである。Ｐは、ＭＲＴ時
にエポキシに含まれた水分がソルダリング過程で膨張す
ることによって発生する圧力である。
【００４５】上記式から明らかなように、パッケージの
受けるストレスはモールドボディの下部の厚さ（ｔ）の
平方に反比例する。すなわち、モールドボディの下部の
厚さ（ｔ）が厚くなる程、パッケージの受けるストレス
は小さくなるので、割れ目ができる確率が減少する。よ
って、上述した第１実施形態のリードフレームを用いて
製造した半導体パッケージは、モールドボディ１３の下
部の厚さの増加により曲率ストレスが減少するため、パ
ッケージのストレスに対する抵抗性が強くなる。
【００４６】図１１は本発明のリードフレームの第３実
施形態を示す平面図である。リードフレーム１ａは、リ
ードフレーム１ａのボディの縁部から中心に向かって延
長形成されるタイバー２a と、タイバー２に連結されて
支持され、上面にチップ３が搭載されるダイパッド４
と、ダイパッド４の周囲に位置し、ワイヤボンディング
時にダイパッド４上に搭載されたチップ３のボンディン
グパッド５と電気的にそれぞれ連結される複数個のイン
ナリード６と、インナリード６にそれぞれ連結され、モ
ールディング時に外部に露出されるアウタリード７と、
インナリード６とアウタリード７との間に形成されるダ
ムバー８とを備える。このリードフレーム１において、
ダムバー８に隣接するインナリード６及びタイバー２ａ
を全体的に折り曲げる（ダウンセットする）ことによ
り、インナリード６及びダイパッド４の上面がそれ以外
のリードフレーム領域に比べて下部に位置するととも
に、同一平面上に位置するように構成される。
【００４７】一方、インナリード６のダウンセットされ
た部分にはコイニングが施され、インナリード６の上面
には段差を有する平坦なコイニング面９が形成されてい
る。これにより、チップ３のボンディングパッド５とイ
ンナリード６とをそれぞれ電気的に連結するワイヤボン
ディング時に、電気的連結部材１０であるゴールドワイ
ヤの一端との接合力が強化される一方、パッケージング
工程時にインナリード５に接着された絶縁部材の上面と
ダイパッド４に塗布された接合剤の上面とが同一高さに
維持される。このためには、コイニングされた部分のイ
ンナリード６の厚さと絶縁部材１１の厚さとの和が、ダ
イパッド４の厚さとその上に塗布される接合剤１２の厚
さとの和とほぼ同じとなるように制御される。
【００４８】インナリード６のコイニング面９には電気
伝導性に優れた金属薄膜が被覆される。この際、金属薄
膜としては銀が好ましい。すなわち、インナリード６の
ダウンセット部分には銀メッキ(Ag-plating)が施され、
タイバー２にはメッキは施されない。これは、ワイヤボ
ンディング時にインナリード６とタイバー２とを識別す
るためである。
【００４９】一方、インナリード６のダウンセット部分
に接着された絶縁部材１１は、チップ３とインナリード
６との電気的連結を防止する役割を有する。絶縁部材１
１は、インナリード６に接着されるポリイミド等からな
る接着剤層１１ａと、接着剤層１１ａの上面に接着され
る絶縁フィルム層１１ｂとからなる。
【００５０】又、インナリード６は、ダムバー８から一
定の距離に離隔された位置からダウンセットされること
が好ましい。ダウンセットの位置は、ダムバー８から
０．３〜１．５ｍｍ離隔されることが好ましく、その深
さは０．２ｍｍ程度であることが好ましい。一方、イン
ナリード６のダウンセット部分に対するコイニングの深
さは１５〜２０μｍ程度にすることが好ましい。
【００５１】そして、絶縁部材１１は、全体的な厚さは
７５μｍ以下にし、絶縁部材１１の幅は１〜１．５ｍｍ
に設定することが好ましい。絶縁部材１１の接着剤層１
１ａの厚さは２５μｍ以下にし、その上に接着される絶
縁フィルム層の厚さは５０μｍ以下に設定することが好
ましい。
【００５２】これは、一般に、ダイパッド４への銀エポ
キシが８〜３５μｍの厚さの範囲に塗布されるからであ
る。この数値は前述した第１実施形態のリードフレーム
を用いた場合と同一である。上記実施形態でも、インナ
リード６に接着された絶縁部材１１の上面とダイパッド
４に塗布された接合剤１２の上面とが同一平面上に位置
するように、上記数値範囲内で銀エポキシの厚さ、絶縁
部材の厚さ、コイニングの深さなどが適切に調節され
る。
【００５３】このように構成された第３実施形態のリー
ドフレームを用いた半導体パッケージの製造過程も、前
述した第１実施形態のリードフレームを用いた半導体パ
ッケージ過程と同じであるため、その説明を省略する。
【００５４】一方、図１２は図１１のリードフレームを
用いて製造した半導体パッケージの形態例を示す縦断面
図である。すなわち、半導体パッケージはアウタリード
７と、アウタリード７の位置に対してダウンセットされ
たインナリード６とからなる複数個のリードと、インナ
リード６の内側に位置するダイパッド４と、ダイパッド
４の上面内に位置し、上面にインナリード６に電気的に
それぞれ連結される複数個のボンディングパッド５を有
するチップ３と、ダイパッド４にチップ３を接合するた
めの接合剤１２と、チップ３のボンディングパッド５と
インナリード６とを電気的に連結する連結部材１０と、
アウタリード７を除いた全体構造をシーリングするモー
ルドボディ１３とを備える。
【００５５】すなわち、本発明による半導体パッケージ
の第３実施形態では、ダイパッド４の面積よりも小さな
面積を有するチップ３がダイパッド４上に搭載される。
この場合も、前述した実施形態と同様に、インナリード
６のダウンセットされた部分にコイニングを施してイン
ナリード６の上面を平坦にするとともに段差を形成す
る。これにより、チップ３のボンディングパッド５とイ
ンナリード６とをそれぞれ電気的に連結するワイヤボン
ディング時に、ゴールドワイヤの一端とインナリード６
の接合面との接合力が強化される。
【００５６】又、ダウンセットされたインナリード６の
上面には電気伝導性に優れた金属薄膜が被覆される。こ
の際、金属薄膜には銀が好ましい。そして、インナリー
ド６のダウンセット部分の先端上には、チップ３とイン
ナリード６との電気的連結を防止する絶縁部材１１が設
けられている。絶縁部材１１は、インナリード６に接着
される接着剤層１１ａと、接着剤層１１ａの上面に接着
される絶縁フィルム層１１ｂとからなる。
【００５７】一方、接合剤１２としては銀エポキシを使
用し、連結部材１０としてはゴールドワイヤを使用する
ことが好ましい。この際、前述した実施形態と同様に、
インナリード６に付着された絶縁部材１１の上面と、ダ
イパッド４に塗布された接合剤１２の上面とが同一平面
上に位置するよう、絶縁部材１１及び接合剤１２の厚さ
が設定される。
【００５８】更に、図１３は第３実施形態によるリード
フレーム１を用いて製造した半導体パッケージの他の実
施形態を示す縦断面図である。すなわち、半導体パッケ
ージは、アウタリード７と、アウタリード７の位置に対
してダウンセットされたインナリード６とからなる複数
個のリードと、インナリード６の内側に位置するダイパ
ッド４と、ダイパッド４の上面に搭載され、その縁部が
インナリード６の先端部を覆う、複数個のボンディング
パッド５を有する半導体チップ３と、ダイパッド４にチ
ップ３を接合するための接合剤１２と、チップ３のボン
ディングパッド５とインナリード６とを電気的にそれぞ
れ連結する連結部材１０と、アウタリード７を除いた全
体構造をシーリングするモールドボディ１３とを備え
る。
【００５９】この際、インナリード６のダウンセット部
分にコイニングを施してインナリード６の上面を平坦に
するとともに段差を形成する。これにより、チップ３の
ボンディングパッド５とインナリード６とをそれぞれ電
気的に連結するワイヤボンディング時に、ゴールドワイ
ヤの一端とこれに対応するインナリード６の接合面との
接合力が強化される。
【００６０】インナリード６のコイニング面には電気伝
導性に優れた金属薄膜が被覆される。この際、金属薄膜
としては銀が好ましい。つまり、インナリード６のダウ
ンセット面には銀メッキを施し、タイバー２ａにはメッ
キを施さない。これは、ワイヤボンディング時に、イン
ナリード６とタイバー２とを識別するためである。そし
て、インナリード６のダウンセット部分とチップ３との
間にはチップ３とインナリード６との電気的連結を防止
する絶縁部材１１が設けられている。絶縁部材１１は、
インナリード６の上面に接着される接着剤層１１ａと、
接着剤層１１ａの上面に接着される絶縁フィルム層１１
ｂとからなる。
【００６１】一方、接合剤１２としては銀エポキシを使
用し、連結部材１０としてはゴールドワイヤを使用する
ことが好ましい。この際、インナリード６に接着された
絶縁部材１１の上端面と、ダイパッド４に塗布された接
合剤１２の上端面とが同一平面上に位置するように絶縁
部材１１及び接合剤１２の厚さが設定される。要は、各
実施形態で説明したように、本発明は、同一のピン数を
有する範囲内で一つのリードフレームを用いて多様なサ
イズのチップをパッケージすることができるので、リー
ドフレームを汎用化することができ、リードフレームを
サイズ別に制作／設計するに起因する人的且つ物的な浪
費要因を除去することができる。
【００６２】又、本発明のリードフレームを用いた半導
体パッケージは、サイズの大きなチップ３の場合、チッ
プ３の縁部がインナリード３上に絶縁部材１１を介して
接合されるので、ダイパッド４とチップ３との熱膨張係
数の違いに起因する接合不良を防止することができる。
ひいては、接合不良時に発生するチップ３とダイパッド
４間の境界層分離(Delamination)現象を防止して半導体
パッケージの信頼性を向上させることができる。
【００６３】
【発明の効果】本発明の請求項１、５に記載の発明によ
れば、パッケージング時に同一のピン数の範囲内で各種
サイズのチップを適用可能な汎用性のあるリードフレー
ムを提供することができる。すなわち、同一のピン数を
有する範囲内で、一つのリードフレームを用いて多様な
サイズの半導体チップをパッケージすることができるの
で、リードフレームを汎用化することができ、リードフ
レームをサイズ別に制作／設計するために要する人的且
つ物的なコスト要因を除去することができる。
【００６４】請求項６、１０、１１、１５に記載の発明
によれば、サイズの大きなチップをパッケージする場
合、チップの縁部がインナリードの一部領域を覆うよう
にしてチップがダイパッド上に搭載されているため、ダ
イパッドとチップとの熱膨張係数の違いに起因する接合
不良を防止することができる。引いては、接合不良時に
発生するチップとダイパッド間の境界層分離現象を防止
して半導体パッケージの信頼性を向上させることができ
る。すなわち、本発明によれば、チップのサイズがダイ
パッドのサイズよりも大きい場合にも搭載可能なので、
ダイパッドとシリコンチップとの熱膨張係数の違いに起
因する接合不良、及びこれに起因するチップとダイパッ
ド間の境界層分離現象を防止することができる。よっ
て、半導体パッケージの信頼性側面で更に有利である。
【００６５】更に、本発明は、リードフレームの製造時
にスタンピングツール(stamping tool) さえ確保すれば
よいため、リードフレームの製造費を節減するのに効果
がある。
【００６６】更に、一般的にチップのサイズに合うリー
ドフレームを新たに設計／制作するのに約５ヶ月位がか
かるが、本発明のリードフレームではこのような長い開
発時間がかからない。
【００６７】請求項２、７、１２に記載の発明によれ
ば、インナリードがコイニングにより平坦かつ段差を有
する先端部を備えているので、チップのボンディングパ
ッドとインナリードとを電気的に連結するワイヤボンデ
ィング時にワイヤの一端とインナーリードとの接合力を
強化させる効果がある。更に、インナリードのコイニン
グ面に電気伝導性に優れた銀等の金属薄膜を被覆させる
ことにより、ワイヤとインナリード間の接続抵抗を減少
させることができる。
【００６８】請求項３、１１に記載の発明によれば、イ
ンナリードのコイニングされた部位に接着される絶縁部
材により、ダイパッド上に搭載されるチップとインナリ
ードとの電気的連結を防止することができる。
【００６９】請求項４、８、１３に記載の発明によれ
ば、ダイパッド４を円形に形成してチップボンディング
時に発生する応力を均等に分散させることができる。請
求項９、１４に記載の発明によれば、パッドの底面に凹
溝を形成してモールドボディとダイパッドとの接触面積
を増大させることができる。
【図面の簡単な説明】
【図１】一般的なＱＦＰ形のリードフレームを示す平面
図。
【図２】図１のリードフレームを用いて製造した半導体
パッケージを示す縦断面図。
【図３】従来のパドルレスのリードフレームを示す平面
図。
【図４】図３のパドルレスのリードフレームを用いて製
造した半導体パッケージを示す縦断面図。
【図５】本発明のリードフレームの第１実施形態を示す
平面図。
【図６】チップのサイズがインナリードの内側領域の面
積よりも小さな場合、図５のリードフレームを用いて製
造した半導体パッケージの一実施形態を示す縦断面図。
【図７】チップのサイズがインナリードの内側領域の面
積よりも大きな場合、図５のリードフレームを用いて製
造した半導体パッケージの他実施形態を示す縦断面図。
【図８】図６のインナーリードの先端部に設けられる絶
縁部材の構造を示す断面図。
【図９】本発明のリードフレームの第２実施形態を示す
平面図。
【図１０】図９のＩ−Ｉ線上断面図。
【図１１】本発明のリードフレームの第３実施形態を示
す平面図。
【図１２】チップのサイズがインナリードの内側領域の
面積よりも小さな場合、図１１のリードフレームを用い
て製造した半導体パッケージの一実施形態を示す縦断面
図。
【図１３】チップのサイズがインナリードの内側領域の
面積よりも大きな場合、図１１のリードフレームを用い
て製造した半導体パッケージの他実施形態を示す縦断面
図。
【符号の説明】
１、１ａ…リードフレーム ２、２ａ…タイバー ３…チップ ４…ダイパッド ５…ボンディングパッド ６…インナリード ７…アウタリード ８…ダムバー ９…コイニングされた面 １０…連結部材としてのゴールドワイヤ １１…絶縁部材 １１ａ…接着剤層 １１ｂ…絶縁フィルム層 １２…接合剤 １３…モールドボディ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ボディの縁部から中心に向かって延長形
    成され、ダイパッドを支持するタイバーと、 前記タイバーと同一平面上に位置するように連結され、
    上面にチップが搭載されるダイパッドと、 その少なくとも一部が前記ダイパッドの周囲に前記ダイ
    パッドと同一平面をなすように位置し、ワイヤボンディ
    ング時に前記ダイパッド上に搭載されたチップのボンデ
    ィングパッドと電気的に連結される複数個のインナリー
    ドと、 前記インナリードにそれぞれ連結され、モールディング
    時に外部に露出されるアウタリードと、 前記インナリードとアウタリードとの間に形成されるダ
    ムバーとを備えることを特徴とするリードフレーム。
  2. 【請求項２】 前記インナリードは、コイニングにより
    平坦かつ段差を有するように形成された先端部を有し、
    前記インナリードのコイニング面には電気伝導性に優れ
    た金属薄膜が被覆されていることを特徴とする請求項１
    記載のリードフレーム。
  3. 【請求項３】 前記インナリードの先端部のコイニング
    面上に接着される接着剤層と、前記接着剤層の上面に接
    着される絶縁フィルム層とからなる絶縁部材を更に備え
    ることを特徴とする請求項２記載のリードフレーム。
  4. 【請求項４】 前記ダイパッドが円形に形成されること
    を特徴とする請求項１記載のリードフレーム。
  5. 【請求項５】 前記インナリードとダイパッドとが同一
    平面上に位置するように、前記インナリード及び前記ダ
    イパッドがアウタリードよりも下方にダウンセットされ
    ていることを特徴とする請求項１記載のリードフレー
    ム。
  6. 【請求項６】 複数個のアウタリードと、 前記各アウタリードから延長形成されるインナリード
    と、 前記インナリードの先端を連結することによって形成さ
    れる線の内側領域に位置し、前記インナリードと同一平
    面上に位置するダイパッドと、 前記インナリードの先端を連結することによって形成さ
    れる線の内側領域の面積よりも小さなサイズであって、
    前記ダイパッドの上面に搭載され、インナリードに電気
    的にそれぞれ連結される複数個のボンディングパッドを
    有するチップと、 前記ダイパッド上にチップを接合するための接合剤と、 前記チップのボンディングパッドとインナリードとを電
    気的にそれぞれ連結する連結部材と、 前記アウタリードを除いた全体構造をシーリングするモ
    ールドボディとを備えることを特徴とする半導体パッケ
    ージ。
  7. 【請求項７】 前記インナリードは、コイニングにより
    平坦かつ段差を有するように形成された先端部を有し、
    前記インナリードのコイニング面には電気伝導性に優れ
    た金属薄膜が被覆されていることを特徴とする請求項６
    記載の半導体パッケージ。
  8. 【請求項８】 前記ダイパッドが円形に形成されること
    を特徴とする請求項６記載の半導体パッケージ。
  9. 【請求項９】 前記ダイパッドの底面に、モールドボデ
    ィとダイパッドとの接触面積を増大させる複数個の凹溝
    が形成されることを特徴とする請求項６記載の半導体パ
    ッケージ。
  10. 【請求項１０】 前記インナリードとダイパッドとが同
    一平面上に位置するように、前記インナリード及び前記
    ダイパッドがアウタリードよりも下方にダウンセットさ
    れていることを特徴とする請求項６又は８記載の半導体
    パッケージ。
  11. 【請求項１１】 複数個のアウタリードと、 前記各アウタリードから延長形成されるインナリード
    と、 前記インナリードの先端を連結することによって形成さ
    れる線の内側領域に位置し、前記インナリードと同一平
    面上に位置するダイパッドと、 前記インナリードの先端を連結することによって形成さ
    れる線の内側領域の面積よりも大きな面積であって、縁
    部がインナリードの少なくとも一部領域を覆うようにダ
    イパッドの上面に搭載され、前記インナリードに電気的
    にそれぞれ連結される複数個のボンディングパッドを有
    するチップと、 前記ダイパッド上にチップを接合するための接合剤と、 前記各インナリードとチップとが電気的に絶縁されるよ
    うにインナリードの上面にそれぞれ付着される絶縁部材
    と、 前記チップのボンディングパッドとインナリードとを電
    気的にそれぞれ連結する連結部材と、 前記アウタリードを除いた全体構造をシーリングするモ
    ールドボディとを備えることを特徴とする半導体パッケ
    ージ。
  12. 【請求項１２】 前記インナリードは、コイニングによ
    り平坦かつ段差を有するように形成された先端部を有
    し、前記インナリードのコイニング面には電気伝導性に
    優れた金属薄膜が被覆されていることを特徴とする請求
    項１１記載の半導体パッケージ。
  13. 【請求項１３】 前記ダイパッドが円形に形成されるこ
    とを特徴とする請求項１１記載の半導体パッケージ。
  14. 【請求項１４】 前記ダイパッドの底面に、モールドボ
    ディとダイパッドとの接触面積を増大させる複数個の凹
    溝が形成されることを特徴とする請求項１１又は１３記
    載の半導体パッケージ。
  15. 【請求項１５】 前記インナリードとダイパッドとが同
    一平面上に位置するように、前記インナリード及び前記
    ダイパッドがアウタリードよりも下方にダウンセットさ
    れていることを特徴とする請求項１１記載の半導体パッ
    ケージ。
JP10195372A 1997-07-16 1998-07-10 リードフレーム及びこれを用いた半導体パッケージ Expired - Lifetime JP2957168B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1019970033164A KR100244254B1 (ko) 1997-07-16 1997-07-16 리드 프레임 및 이를 이용한 반도체 패키지
KR33164/1997 1997-11-14
KR1019970060054A KR100268925B1 (ko) 1997-11-14 1997-11-14 리드프레임및이를이용한반도체패키지
KR60054/1997 1997-11-14

Publications (2)

Publication Number Publication Date
JPH1174442A true JPH1174442A (ja) 1999-03-16
JP2957168B2 JP2957168B2 (ja) 1999-10-04

Family

ID=26632932

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10195372A Expired - Lifetime JP2957168B2 (ja) 1997-07-16 1998-07-10 リードフレーム及びこれを用いた半導体パッケージ

Country Status (2)

Country Link
US (1) US6157074A (ja)
JP (1) JP2957168B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200719A (ja) * 1999-06-30 2004-07-15 Renesas Technology Corp 半導体装置
JP2005191158A (ja) * 2003-12-25 2005-07-14 Renesas Technology Corp 半導体装置及びその製造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100751826B1 (ko) * 1998-03-20 2007-08-23 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
US6639308B1 (en) * 1999-12-16 2003-10-28 Amkor Technology, Inc. Near chip size semiconductor package
JP2001308262A (ja) * 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止ｂｇａ型半導体装置
SG112799A1 (en) * 2000-10-09 2005-07-28 St Assembly Test Services Ltd Leaded semiconductor packages and method of trimming and singulating such packages
US6686258B2 (en) 2000-11-02 2004-02-03 St Assembly Test Services Ltd. Method of trimming and singulating leaded semiconductor packages
US6433424B1 (en) 2000-12-14 2002-08-13 International Rectifier Corporation Semiconductor device package and lead frame with die overhanging lead frame pad
KR100394030B1 (ko) * 2001-01-15 2003-08-06 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
US6791166B1 (en) * 2001-04-09 2004-09-14 Amkor Technology, Inc. Stackable lead frame package using exposed internal lead traces
US6621140B1 (en) * 2002-02-25 2003-09-16 Rf Micro Devices, Inc. Leadframe inductors
JP2004095572A (ja) * 2002-08-29 2004-03-25 Hitachi Ltd 半導体装置およびその製造方法
JP2004119699A (ja) * 2002-09-26 2004-04-15 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US20060214271A1 (en) * 2005-03-23 2006-09-28 Jeremy Loraine Device and applications for passive RF components in leadframes
KR20060106891A (ko) * 2005-04-04 2006-10-12 마츠시타 덴끼 산교 가부시키가이샤 광학 디바이스용 캐비티 구조체, 광학 디바이스 및 광학디바이스용 캐비티 구조체의 제조방법
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7977774B2 (en) * 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
US20090252832A1 (en) * 2008-04-04 2009-10-08 Patrick Cudahy, Inc. Method and Apparatus for Producing Cooked Bacon Using Starter Cultures
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) * 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) * 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
CN102738108A (zh) * 2011-03-29 2012-10-17 飞思卡尔半导体公司 具有模压的内部引线的引线框架
CN107072264A (zh) 2014-11-10 2017-08-18 史密斯菲尔德食品股份有限公司 用于加工具有煎制培根特性的即食培根的方法和系统
US11502045B2 (en) * 2019-01-23 2022-11-15 Texas Instruments Incorporated Electronic device with step cut lead

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380042A (en) * 1981-02-23 1983-04-12 Angelucci Sr Thomas L Printed circuit lead carrier tape
US4884124A (en) * 1986-08-19 1989-11-28 Mitsubishi Denki Kabushiki Kaisha Resin-encapsulated semiconductor device
US4857989A (en) * 1986-09-04 1989-08-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4942454A (en) * 1987-08-05 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Resin sealed semiconductor device
WO1990013914A1 (en) * 1989-05-01 1990-11-15 Sumitomo Electric Industries, Ltd. Lead frame for semiconductor devices
JP3061954B2 (ja) * 1991-08-20 2000-07-10 株式会社東芝 半導体装置
KR100552353B1 (ko) * 1992-03-27 2006-06-20 가부시키가이샤 히타치초엘에스아이시스템즈 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
US5384155A (en) * 1992-06-04 1995-01-24 Texas Instruments Incorporated Silver spot/palladium plate lead frame finish
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
US5859471A (en) * 1992-11-17 1999-01-12 Shinko Electric Industries Co., Ltd. Semiconductor device having tab tape lead frame with reinforced outer leads
US5327008A (en) * 1993-03-22 1994-07-05 Motorola Inc. Semiconductor device having universal low-stress die support and method for making the same
JP3281994B2 (ja) * 1993-06-10 2002-05-13 日本テキサス・インスツルメンツ株式会社 樹脂封止型半導体装置
KR970010678B1 (ko) * 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지
US5454929A (en) * 1994-06-16 1995-10-03 National Semiconductor Corporation Process for preparing solderable integrated circuit lead frames by plating with tin and palladium
US5559366A (en) * 1994-08-04 1996-09-24 Micron Technology, Inc. Lead finger tread for a semiconductor lead package system
US5834831A (en) * 1994-08-16 1998-11-10 Fujitsu Limited Semiconductor device with improved heat dissipation efficiency
JP2972096B2 (ja) * 1994-11-25 1999-11-08 シャープ株式会社 樹脂封止型半導体装置
US5708295A (en) * 1995-04-28 1998-01-13 Matsushita Electronics Corporation Lead frame and method of manufacturing the same, and resin sealed semiconductor device and method of manufacturing the same
US5683944A (en) * 1995-09-01 1997-11-04 Motorola, Inc. Method of fabricating a thermally enhanced lead frame
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR100231086B1 (ko) * 1996-09-06 1999-11-15 윤종용 관통 슬릿이 형성된 다이패드를 포함하는 반도체 칩 패키지
US5949138A (en) * 1996-10-31 1999-09-07 Texas Instruments Incorporated Heat spreader
US5834837A (en) * 1997-01-03 1998-11-10 Lg Semicon Co., Ltd. Semiconductor package having leads with step-shaped dimples
TW401634B (en) * 1997-04-09 2000-08-11 Sitron Prec Co Ltd Lead frame and its manufacture method
US5932924A (en) * 1998-02-02 1999-08-03 Motorola, Inc. Leadframe having continuously reducing width and semiconductor device including such a leadframe
JP3892139B2 (ja) * 1998-03-27 2007-03-14 株式会社ルネサステクノロジ 半導体装置
US5929514A (en) * 1998-05-26 1999-07-27 Analog Devices, Inc. Thermally enhanced lead-under-paddle I.C. leadframe

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200719A (ja) * 1999-06-30 2004-07-15 Renesas Technology Corp 半導体装置
JP2005191158A (ja) * 2003-12-25 2005-07-14 Renesas Technology Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US6157074A (en) 2000-12-05
JP2957168B2 (ja) 1999-10-04

Similar Documents

Publication Publication Date Title
JP2957168B2 (ja) リードフレーム及びこれを用いた半導体パッケージ
US7804159B2 (en) Semiconductor device and a method of manufacturing the same and a mounting structure of a semiconductor device
KR100235308B1 (ko) 2중 굴곡된 타이바와 소형 다이패드를 갖는 반도체 칩 패키지
US6175149B1 (en) Mounting multiple semiconductor dies in a package
JP2972096B2 (ja) 樹脂封止型半導体装置
JPS60167454A (ja) 半導体装置
JP2569400B2 (ja) 樹脂封止型半導体装置の製造方法
US8124462B2 (en) Enhanced integrated circuit package
JP3226244B2 (ja) 樹脂封止型半導体装置
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
KR100268925B1 (ko) 리드프레임및이를이용한반도체패키지
JP3122586U (ja) 積層チップパッケージ構造
JPS5986251A (ja) 樹脂封止型半導体装置用リ−ドフレ−ム
KR100304922B1 (ko) 리드프레임및이를이용한반도체패키지
JP2002164496A (ja) 半導体装置およびその製造方法
KR0184061B1 (ko) 반도체 패키지
JPS60178636A (ja) 半導体装置
JP2883065B2 (ja) 半導体装置
JP3468447B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP2002164497A (ja) 半導体装置およびその製造方法
JPH0992767A (ja) 複合リードフレームおよび半導体装置
JPH07202107A (ja) 半導体装置の製造方法
JPH0870086A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JPH02174152A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070723

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080723

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080723

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090723

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090723

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100723

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100723

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110723

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110723

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120723

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 14

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term