JP2004119699A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

半導体装置及びその製造方法、回路基板並びに電子機器 Download PDF

Info

Publication number
JP2004119699A
JP2004119699A JP2002281082A JP2002281082A JP2004119699A JP 2004119699 A JP2004119699 A JP 2004119699A JP 2002281082 A JP2002281082 A JP 2002281082A JP 2002281082 A JP2002281082 A JP 2002281082A JP 2004119699 A JP2004119699 A JP 2004119699A
Authority
JP
Japan
Prior art keywords
semiconductor device
inner lead
manufacturing
wire
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002281082A
Other languages
English (en)
Inventor
Hiroshi Masutani
枡谷　浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2002281082A priority Critical patent/JP2004119699A/ja
Priority to US10/664,585 priority patent/US20040119146A1/en
Publication of JP2004119699A publication Critical patent/JP2004119699A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】ボンディングワイヤとインナーリードとのショートが発生しにくい、信頼性の高い半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【解決手段】半導体装置は、外側に向かって上方に傾斜する傾斜部３２を有するインナーリード３０と、ダイパッド１４と、ダイパッド１４にボンディングされてなる複数の電極１２を有する半導体チップ１０と、インナーリード３０と電極１２とを電気的に接続するワイヤ１６と、インナーリード３０及び半導体チップ１０並びにワイヤ１６を封止する封止部１８と、封止部１８の外側に延びるアウターリード４０とを含む。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
従来、半導体装置において、半導体チップの電極とインナーリードとをワイヤによって電気的に接続することが知られていた。この場合、ワイヤを目的のインナーリードのみと接触させ、その他のインナーリードとのショートを防止することが必要である。
【０００３】
本発明の目的は、ボンディングワイヤとインナーリードとのショートが発生しにくい、信頼性の高い半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、
外側に向かって上方に傾斜する傾斜部を有するインナーリードと、
ダイパッドと、
前記ダイパッドにボンディングされてなる、複数の電極を有する半導体チップと、
前記インナーリードと前記電極とを電気的に接続するワイヤと、
前記インナーリード及び前記半導体チップ並びに前記ワイヤを封止する封止部と、
前記封止部の外側に延びるアウターリードと、
を含む。
【０００５】
本発明によれば、インナーリードの先端の位置が低くなる。これにより、半導体チップの電極とインナーリードとを接続するワイヤが、目的のインナーリード以外のインナーリードと接触しにくい、信頼性の高い半導体装置を提供することができる。
【０００６】
（２）この半導体装置において、
前記ワイヤは前記傾斜部にボンディングされてもよい。
【０００７】
（３）この半導体装置において、
前記インナーリードは、前記傾斜部から水平方向に延びる先端部をさらに有してもよい。
【０００８】
（４）この半導体装置において、
前記ワイヤは前記先端部にボンディングされてもよい。
【０００９】
（５）この半導体装置において、
前記インナーリードは、前記傾斜部の外側に、外側に向かって下方に傾斜する第２の傾斜部をさらに有してもよい。
【００１０】
（６）この半導体装置において、
前記インナーリードは、前記アウターリードから延設されて水平方向に延びる部分をさらに有してもよい。
【００１１】
（７）この半導体装置において、
前記ワイヤと前記インナーリードとのボンディング位置は、前記電極よりも低くてもよい。
【００１２】
（８）この半導体装置において、
前記ダイパッドにおける前記半導体チップが搭載された側とは反対側の面が、前記封止部から露出してもよい。
【００１３】
（９）本発明に係る回路基板には、上記半導体装置が実装されてなる。
【００１４】
（１０）本発明に係る電子機器は、上記半導体装置を有する。
【００１５】
（１１）本発明に係る半導体装置の製造方法は、
リードフレームのインナーリードを屈曲させて、外側に向かって上方に傾斜する傾斜部を形成すること、
前記リードフレームのダイパッドに複数の電極を有する半導体チップをボンディングすること、
前記インナーリードと前記電極とをワイヤによって電気的に接続すること、及び、
前記インナーリード及び前記半導体チップ並びに前記ワイヤを封止することを含む。
【００１６】
本発明によれば、インナーリードの先端の位置が低くなる。これにより、半導体チップの電極とインナーリードとを接続するワイヤが、目的のインナーリード以外のインナーリードと接触しにくくなる。そのため、信頼性の高い半導体装置を製造することができる。
【００１７】
（１２）この半導体装置の製造方法において、
前記ワイヤを前記傾斜部にボンディングしてもよい。
【００１８】
（１３）この半導体装置の製造方法において、
前記インナーリードを屈曲させて、前記インナーリードに前記傾斜部から水平方向に延びる先端部を形成することをさらに含んでもよい。
【００１９】
（１４）この半導体装置の製造方法において、
前記ワイヤを前記先端部にボンディングしてもよい。
【００２０】
（１５）この半導体装置の製造方法において、
前記インナーリードを屈曲させて、前記インナーリードの前記傾斜部の外側に、外側に向かって下方に傾斜する第２の傾斜部を形成することをさらに含んでもよい。
【００２１】
（１６）この半導体装置の製造方法において、
前記インナーリードに、前記リードフレームのアウターリードから延設されて水平方向に延びる部分を形成することをさらに含んでもよい。
【００２２】
（１７）この半導体装置の製造方法において、
前記ワイヤと前記インナーリードとのボンディング位置を、前記電極よりも低くしてもよい。
【００２３】
（１８）この半導体装置の製造方法において、
前記ダイパッドにおける前記半導体チップが搭載された側とは反対側の面を、封止部から露出させることをさらに含んでもよい。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００２５】
図１は、本発明を適用した実施の形態に係る半導体装置の断面図である。本実施の形態に係る半導体装置は、半導体チップ１０を有する。半導体チップ１０の平面形状は、多くの場合矩形（正方形又は長方形）をなす。
【００２６】
半導体チップ１０の一方の面（能動面）には、複数の電極１２が形成されている。電極１２は、例えばアルミニウム又は銅等で、半導体チップ１０に薄く平らに形成されてもよい。電極１２の平面形状は、矩形又は円形であってもよく、その形状は限定されない。あるいは、パッドにバンプを形成して電極１２としてもよい。この場合、バンプは無電解メッキで形成してもよいし、ワイヤボンディングによって形成するボールバンプであってもよい。また、パッドとバンプとの間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。電極１２は、半導体チップ１０の能動面の少なくとも１辺（多くの場合、平行な２辺又は４辺）に沿って並んでいてもよい。また、電極１２は、半導体チップ１０の能動面の中央部を避け、端部にのみ形成してもよい。
【００２７】
半導体チップ１０の能動面には、電極１２の少なくとも一部を避けて、パッシベーション膜（図示せず）が形成されてもよい。パッシベーション膜は例えばＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成することができる。
【００２８】
半導体チップ１０は、ダイパッド１４にボンディングされてもよい。ダイパッド１４はダウンセットされてもよく、ダイパッド１４における半導体チップ１０がボンディングされた側とは反対側の面が、封止部１８から露出してもよい。また、ダイパッド１４は矩形であってもよい。半導体チップ１０は、例えば接着剤（図示せず）によってダイパッド１４に固定されてもよい。
【００２９】
本実施の形態に係る半導体装置は、複数のリード２０を有する。リード２０は、インナーリード３０とアウターリード４０とを含む。インナーリード３０は、半導体装置において、封止部１８で封止される部分である。また、アウターリード４０は、封止部１８から引き出された部分であって外部との電気的な接続に使用される部分である。
【００３０】
本実施の形態に係る半導体装置のインナーリード３０は、外側に向かって上方に傾斜する傾斜部３２を有する。図１に示すように、傾斜部３２によって、インナーリード３０の先端（先端部３４）は、インナーリード３０の基端部よりも低い位置に配置されてもよい。図１に示す半導体装置１のインナーリード３０は、傾斜部３２の他に、アウターリード４０から延設されて水平方向に延びる部分３８と、傾斜部３２から水平方向へ延びる先端部３４とを有する。先端部３４は、半導体チップ１０の電極１２よりも低い位置に配置されてもよい。また、水平方向に延びる部分３８は、ワイヤ１６のループの頂点よりも高い位置に配置されてもよい。
【００３１】
本実施の形態に係る半導体装置は、電極１２とインナーリード３０とを電気的に接続するためのワイヤ１６を有する。ワイヤ１６はインナーリード３０における半導体チップ１０の電極１２よりも低い位置にボンディングされてもよい。言い換えると、ワイヤ１６とインナーリード３０とのボンディング位置は、電極１２よりも低くてもよい。ワイヤ１６はインナーリード３０の先端部３４にボンディングされてもよい（図１参照）。ワイヤ１６とインナーリード３０とのボンディング位置が電極１６よりも低くなることで、ワイヤ１６のループの高さを確保することができる。そのため、ワイヤ１６が目的のインナーリード以外のインナーリードと接触することを防止することができ、信頼性の高い半導体装置を提供することができる。なお、ワイヤ１６とインナーリード３０とのボンディング位置は、半導体チップ１０の電極１２が形成された面（能動面）よりも低くてもよい。
【００３２】
本実施の形態に係る半導体装置は、封止部１８を有する。封止部１８によってインナーリード３０及び半導体チップ１０並びにワイヤ１６を封止してもよい。さらに、封止部１８によって、ダイパッド１４を封止してもよく、ダイパッド１４における半導体チップ１０がボンディングされた側とは反対側の面を封止部１８から露出させてもよい。ダイパッド１４の一部を封止部１８から露出させることで、耐湿性、熱放出性を向上させることができ、さらに信頼性の高い半導体装置を製造することができる。
【００３３】
本実施の形態に係る半導体装置は、封止部１８の外側に延びるアウターリード４０を有する。アウターリード４０は、外部との電気的な接続に利用される。
【００３４】
本実施の形態に係る半導体装置は上述のように構成されており、以下その製造方法について説明する。
【００３５】
はじめに、リードフレーム５０を用意する（図２参照）。リードフレーム５０は、銅系又は鉄系の板材を加工して形成してもよい。その加工方法には、化学的なエッチングや、機械的なうち抜きを適用できる。
【００３６】
リードフレーム５０は、外枠５２を有する。外枠５２は、長方形をなしていることが多く、外枠５２がリードフレーム５０の外形となる。外枠５２には、図示しない治具穴を形成し、モールド用の型に設けられたガイドピンを入れられるようにしてもよい。これにより、リードフレーム５０の型に対する位置決めを簡単に行える。
【００３７】
リードフレーム５０は、ダイパッド１４を有する。ダイパッド１４は半導体チップ等の電子部品を搭載する部分であり、矩形（特に正方形）をなすことが多い。ダイパッド１４はダウンセットされてもよい。
【００３８】
リードフレーム５０は、タブ吊りリード５４を有する。タブ吊りリード５４はダイパッド１４を支持する役割を果たすもので、ダイパッド１４の角部に接続されてもよい。
【００３９】
リードフレーム５０は、複数のリード２０を有する。リード２０は、外枠５２からダイパッド１４に向けて延びて設けられている。リード２０はインナーリード３０及びアウターリード４０を含む。インナーリード３０は、半導体装置において、封止部１８で封止される部分であり、アウターリード４０は、封止部１８から引き出された部分であって外部との電気的な接続に使用される部分である。
【００４０】
アウターリード４０は、矩形のダイパッド１４の各辺に対して直角に、外枠５２から延びている。インナーリード３０は、アウターリード４０から、ダイパッド１４の中央部に向けて傾斜して延びている。隣同士のリード２０は、ダムバー５６によって連結されていてもよい。詳しくは、ダムバー５６は、隣同士のアウターリード４０におけるインナーリード３０に近い部分を連結してもよい。
【００４１】
次に、インナーリード３０を屈曲させて、半導体装置の外側に向かって上方に傾斜する傾斜部３２を形成する。インナーリード３０をダイパッド１４のダウンセット方向に屈曲させることで、傾斜部３２を形成してもよい。傾斜部３２を形成することによって、インナーリード３０の先端の位置を、インナーリード３０の基端部の位置よりも低くしてもよい。インナーリード３０を途中から屈曲させて、アウターリード４０から延設されて水平方向に延びる部分３８と、傾斜部３２とを形成してもよい。そして、傾斜部３２の一部をダイパッド１４のダウンセット方向とは反対方向に屈曲させて先端部３４をさらに形成し、図１に示すインナーリード３０を形成してもよい。このとき、インナーリード３０の先端部３４が、半導体チップ１０の電極１２よりも低い位置に配置されるように、インナーリード３０を屈曲させてもよい。
【００４２】
なお、インナーリード３０を屈曲させる工程は、ダイパッド１４をダウンセットする工程の前後のいずれに行ってもよく、これと同時に行ってもよい。また、先端部３４及び傾斜部３２並びに水平方向に延びる部分３８を有するインナーリード３０を、治具等を用いて一体的に成型してもよい。
【００４３】
次に、ダイパッド１４に、複数の電極１２を有する半導体チップ１０をボンディングする。半導体チップ１０は、例えば接着剤（図示せず）によってダイパッド１４に固定してもよい。この場合、接着剤として熱硬化性樹脂を用いてもよいが、熱伝導率の高い材料、例えば金属ペースト（銀ペースト等）を用いてもよい。なお、半導体チップ１０をボンディングする工程は、ダイパッド１４をダウンセットする前後のいずれに行ってもよく、また、インナーリードを屈曲させる前後のいずれに行ってもよい。
【００４４】
次に、ワイヤ１６によって、インナーリード３０と電極１２とを電気的に接続する。ワイヤ１６は、公知のボンディングツールを利用して形成することができる。ワイヤ１６を、インナーリード３０における電極１２よりも低い位置にボンディングしてもよい。言い換えると、ワイヤ１６とインナーリード３０とのボンディング位置を電極１２よりも低くしてもよい。図１に示すように、インナーリード３０の先端部３４にワイヤ１６をボンディングしてもよい。
【００４５】
次に、モールディング工程を行う。詳しくは、図３に示すように、モールド用の型（例えば金型）７０に、半導体チップ１０が搭載されたリードフレーム５０をセットする。そして、インナーリード３０及び半導体チップ１０並びにワイヤ１６を封止材（モールド樹脂）１９で封止して封止部１８を形成する。封止材１９として、熱硬化性樹脂を用いることが多いが、これに限定されるものではない。また、図３では、モールド用の型７０の内壁面にダイパッド１４の裏面（半導体チップ１０が搭載された側とは反対側の面）が接触するように、リードフレーム５０がセットされている。これによれば、ダイパッド１４の裏面（半導体チップ１０が搭載された側とは反対側の面）が封止部１８から露出するため、耐湿性及び熱放出性の優れた半導体装置１を製造することができる。ただし、本実施の形態はこれに限られるものではない。
【００４６】
次に、第１のトリミング工程を行う。すなわち、リード２０を連結しているダムバー５６を切断する。あらかじめダムバー５６を切断しておくことで、次の電解メッキ工程で、ダムバー５６の切断面にもメッキを施すことができる。本実施の形態では、この時点では、タブ吊りリード５４を切断しない。
【００４７】
そして、電解メッキ工程を行う。すなわち、リードフレーム５０の封止部１８から露出した部分に、ロウ材（例えばハンダ）やスズ等の金属皮膜を形成する。例えば、複数のアウターリード４０は、外枠５２と連結されており、外枠５２を介して電気的に接続されているので電解メッキが可能である。また、ダイパッド１４は、タブ吊りリード５４によって外枠５２と連結されており、タブ吊りリード５４を介して電気的に接続されるので、電解メッキが可能である。こうして金属皮膜を形成することで、耐食性が向上する。
【００４８】
次に、第２のトリミング工程を行う。すなわち、アウターリード４０を外枠５２から切断し、タブ吊りリード５４を除去する。続いて、フォーミング工程を行う。すなわち、アウターリード４０を回路基板に実装しやすい形態に屈曲させてアウターリード４０を形成する。第２のトリミング工程及びフォーミング工程は同時に行ってもよい。
【００４９】
そして、必要があればマーキング工程、検査工程などを経て、半導体装置１を製造することができる。
【００５０】
本実施の形態に係る半導体装置のインナーリード３０は、半導体装置の外側に向かって上方に傾斜する傾斜部３２を有する。そのため、インナーリード３０の先端の位置が低くなる。これにより、ワイヤ１６が目的のインナーリード以外のインナーリードと接触しにくい、信頼性の高い半導体装置を製造することができる。
【００５１】
図４には、本実施の形態に係る半導体装置１を実装した回路基板１０００が示されている。また、半導体装置１を有する電子機器として、図５にはノート型パーソナルコンピュータ２０００が示され、図６には携帯電話３０００が示されている。
【００５２】
（変形例）
図７〜図９は、本発明を適用した実施の形態の変形例に係る半導体装置の断面図である。
【００５３】
図７に示す例では、半導体装置２のインナーリード４２は、半導体装置の外側に向かって上方に傾斜する傾斜部３３と、アウターリード４０から延設されて水平方向に延びる部分３８とによって形成されてなる。このとき、傾斜部３３の先端は、半導体チップ１０の電極１２よりも低い位置に配置されてもよい。ワイヤ１６はインナーリード４２の傾斜部３３にボンディングされてもよく、傾斜部３３における半導体チップ１０の電極１２よりも低い位置にボンディングされてもよい。その他の構成については、上記実施の形態で説明した内容を適用することができる。
【００５４】
また、図７に示す半導体装置の製造方法は、インナーリード４２を屈曲させること及び傾斜部３３にワイヤ１６をボンディングすることを除き、上記実施の形態で説明した事項を適用することができる。公知のボンディングツールを利用して、ワイヤ１６を傾斜部３３にボンディングしてもよい。なお、図８（Ａ）及び図８（Ｂ）は傾斜部３３にワイヤ１６をボンディングする工程を示す図である。傾斜部３３は、外側に向かって上方に傾斜していることから、傾斜部３３にワイヤ１６をボンディングする場合に、ボンディングツール６０に水平方向（図８（Ａ）においては左方向）の力を加えることで、ワイヤ１６をインナーリード４２に押し付けることができる。そのため、ワイヤ１６をインナーリード４２に押し付けるための力を加えることが不要になる。
【００５５】
図９に示す例では、半導体装置３のインナーリード４４は、半導体装置の外側に向かって上方に傾斜する傾斜部３３と、半導体装置の外側に向かって下方に傾斜する第２の傾斜部３６とによって形成されてなる。その他の構成については、上記実施の形態で説明した内容を適用することができる。また、図９に示す半導体装置の製造方法は、インナーリード４４を屈曲させる点を除き、上記実施の形態で説明した事項を適用することができる。なお、第２の傾斜部３６は、インナーリード４４を、ダイパッド１４のダウンセット方向とは反対の方向に屈曲させることで形成してもよい。また、傾斜部３３と第２の傾斜部３６とを有するインナーリード４４を、治具等を用いて一体的に成型してもよい。
【００５６】
なお、本発明を適用した半導体装置のインナーリードの形態は上述の内容に限られない。すなわち、外側に向かって上方に傾斜する傾斜部のみでインナーリードを形成してもよく、傾斜部と傾斜部から水平方向に延びる先端部とでインナーリードを形成してもよい。また、傾斜部の外側には、外側に向かって下方に傾斜する第２の傾斜部、あるいは、アウターリード４０から延設されて水平方向に延びる部分のいずれかが形成されてもよく、その両方が形成されてもよい。
【００５７】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、本発明を適用した実施の形態に係る半導体装置を示す図である。
【図２】図２は、本発明を適用した実施の形態に係る半導体装置の製造方法を示す図である。
【図３】図３は、本発明を適用した実施の形態に係る半導体装置の製造方法を示す図である。
【図４】図４は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図５】図５は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図６】図６は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図７】図７は、本発明を適用した実施の形態に係る半導体装置の変形例を示す図である。
【図８】図８（Ａ）及び図８（Ｂ）は、本発明を適用した実施の形態に係る半導体装置の変形例の製造方法を示す図である。
【図９】図９は、本発明を適用した実施の形態に係る半導体装置の変形例を示す図である。
【符号の説明】
１０　半導体チップ、　１２　電極、　１４　ダイパッド、　１６　ワイヤ、　１８　封止部、　３０　インナーリード、　３２　傾斜部、　３４　先端部、　３８　水平方向に延びる部分、　４０　アウターリード

Claims (18)

  1. 外側に向かって上方に傾斜する傾斜部を有するインナーリードと、
    ダイパッドと、
    前記ダイパッドにボンディングされてなる、複数の電極を有する半導体チップと、
    前記インナーリードと前記電極とを電気的に接続するワイヤと、
    前記インナーリード及び前記半導体チップ並びに前記ワイヤを封止する封止部と、
    前記封止部の外側に延びるアウターリードと、
    を含む半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ワイヤは前記傾斜部にボンディングされてなる半導体装置。
  3. 請求項１記載の半導体装置において、
    前記インナーリードは、前記傾斜部から水平方向に延びる先端部をさらに有する半導体装置。
  4. 請求項３記載の半導体装置において、
    前記ワイヤは前記先端部にボンディングされてなる半導体装置。
  5. 請求項１から請求項４のいずれかに記載の半導体装置において、
    前記インナーリードは、前記傾斜部の外側に、外側に向かって下方に傾斜する第２の傾斜部をさらに有する半導体装置。
  6. 請求項１から請求項５のいずれかに記載の半導体装置において、
    前記インナーリードは、前記アウターリードから延設されて水平方向に延びる部分をさらに有する半導体装置。
  7. 請求項１から請求項６のいずれかに記載の半導体装置において、
    前記ワイヤと前記インナーリードとのボンディング位置は、前記電極よりも低い半導体装置。
  8. 請求項１から請求項７のいずれかに記載の半導体装置において、
    前記ダイパッドにおける前記半導体チップが搭載された側とは反対側の面が、前記封止部から露出してなる半導体装置。
  9. 請求項１から請求項８のいずれかに記載の半導体装置が実装されてなる回路基板。
  10. 請求項１から請求項８のいずれかに記載の半導体装置を有する電子機器。
  11. リードフレームのインナーリードを屈曲させて、外側に向かって上方に傾斜する傾斜部を形成すること、
    前記リードフレームのダイパッドに複数の電極を有する半導体チップをボンディングすること、
    前記インナーリードと前記電極とをワイヤによって電気的に接続すること、及び、
    前記インナーリード及び前記半導体チップ並びに前記ワイヤを封止することを含む半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記ワイヤを前記傾斜部にボンディングする半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、
    前記インナーリードを屈曲させて、前記インナーリードに前記傾斜部から水平方向に延びる先端部を形成することをさらに含む半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記ワイヤを前記先端部にボンディングする半導体装置の製造方法。
  15. 請求項１１から請求項１４のいずれかに記載の半導体装置の製造方法において、
    前記インナーリードを屈曲させて、前記インナーリードの前記傾斜部の外側に、外側に向かって下方に傾斜する第２の傾斜部を形成することをさらに含む半導体装置の製造方法。
  16. 請求項１１から請求項１５のいずれかに記載の半導体装置の製造方法において、
    前記インナーリードに、前記リードフレームのアウターリードから延設されて水平方向に延びる部分を形成することをさらに含む半導体装置の製造方法。
  17. 請求項１１から請求項１６のいずれかに記載の半導体装置の製造方法において、
    前記ワイヤと前記インナーリードとのボンディング位置を、前記電極よりも低くする半導体装置の製造方法。
  18. 請求項１１から請求項１７のいずれかに記載の半導体装置の製造方法において、
    前記ダイパッドにおける前記半導体チップが搭載された側とは反対側の面を、封止部から露出させることをさらに含む半導体装置の製造方法。
JP2002281082A 2002-09-26 2002-09-26 半導体装置及びその製造方法、回路基板並びに電子機器 Withdrawn JP2004119699A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002281082A JP2004119699A (ja) 2002-09-26 2002-09-26 半導体装置及びその製造方法、回路基板並びに電子機器
US10/664,585 US20040119146A1 (en) 2002-09-26 2003-09-17 Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002281082A JP2004119699A (ja) 2002-09-26 2002-09-26 半導体装置及びその製造方法、回路基板並びに電子機器

Publications (1)

Publication Number Publication Date
JP2004119699A true JP2004119699A (ja) 2004-04-15

Family

ID=32275628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002281082A Withdrawn JP2004119699A (ja) 2002-09-26 2002-09-26 半導体装置及びその製造方法、回路基板並びに電子機器

Country Status (2)

Country Link
US (1) US20040119146A1 (ja)
JP (1) JP2004119699A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112004002862T5 (de) * 2004-05-20 2007-04-19 Spansion Llc, Sunnyvale Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
JP2006073904A (ja) * 2004-09-06 2006-03-16 Matsushita Electric Ind Co Ltd 半導体装置、リードフレーム、及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144992A (ja) * 1991-11-18 1993-06-11 Mitsubishi Electric Corp 半導体装置およびその製造方法ならびにその製造に使用されるリードフレームおよびその製造方法
US5389739A (en) * 1992-12-15 1995-02-14 Hewlett-Packard Company Electronic device packaging assembly
JPH10242360A (ja) * 1997-02-25 1998-09-11 Oki Electric Ind Co Ltd 半導体装置
US6166446A (en) * 1997-03-18 2000-12-26 Seiko Epson Corporation Semiconductor device and fabrication process thereof
US6157074A (en) * 1997-07-16 2000-12-05 Hyundai Electronics Industries Co., Ltd. Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6831352B1 (en) * 1998-10-22 2004-12-14 Azimuth Industrial Company, Inc. Semiconductor package for high frequency performance
US6291881B1 (en) * 1999-03-04 2001-09-18 United Microelectronics Corp. Dual silicon chip package
US6316727B1 (en) * 1999-10-07 2001-11-13 United Microelectronics Corp. Multi-chip semiconductor package
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process

Also Published As

Publication number Publication date
US20040119146A1 (en) 2004-06-24

Similar Documents

Publication Publication Date Title
JP5341337B2 (ja) 半導体装置及びその製造方法
JP3584930B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20050258214A1 (en) Method for forming bump, semiconductor element having bumps and method of manufacturing the same, semiconductor device and method of manufacturing the same, circuit board, and electronic equipment
TWI409926B (zh) 導線架
US8860196B2 (en) Semiconductor package and method of fabricating the same
JP4602350B2 (ja) ランド・グリッド・アレイ実装デバイスおよびその形成方法
JP2004526333A (ja) 半導体ダイ・パッケージ用の金属突起を有するキャリヤ
JP2014013908A (ja) 一体型スルーホール熱放散ピンを有するモールドされた半導体パッケージおよびその製造方法
JP3664045B2 (ja) 半導体装置の製造方法
JP2019176034A (ja) 半導体装置および半導体装置の製造方法
JP2915282B2 (ja) プラスチックモールドした集積回路パッケージ
JP2002026044A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2007027281A (ja) 半導体装置
US10049966B2 (en) Semiconductor device and corresponding method
JP2005109088A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003197663A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20060267166A1 (en) Semiconductor device
JP2002190544A (ja) 配線基板、半導体装置、及びその製造方法
JP2004119699A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2002246529A (ja) 樹脂封止型半導体装置及びその製造方法
JP2001257304A (ja) 半導体装置およびその実装方法
JPH0812895B2 (ja) 半導体素子搭載ピングリッドアレイパッケージ基板
JP2001230345A (ja) 半導体装置及びその製造方法並びにその製造に用いられるリードフレーム
JP4881369B2 (ja) 半導体装置の製造方法
JP4409528B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050819

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061004

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081105

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20081226