KR100810324B1 - 반도체 칩의 주위를 밀봉하여 이루어지는 반도체 장치 - Google Patents

반도체 칩의 주위를 밀봉하여 이루어지는 반도체 장치 Download PDF

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Abstract

반도체 장치는 소자 형성면측의, 소정의 한 변을 따라 배치된 본딩 패드군을 갖는 반도체 칩, 각 선단부가, 상기 반도체 칩의 상기 본딩 패드군의 일부의 본딩 패드와 대응하도록 배치된 제1 내부 리드군과, 상기 반도체 칩의 비 소자 형성면측을 개재하여, 각 선단부가, 상기 반도체 칩의 상기 본딩 패드군의 일부의 본딩 패드와 대응하도록 배치된 제2 내부 리드군을 포함하는 리드 프레임, 상기 제1 내부 리드군과 상기 본딩 패드군의 일부의 본딩 패드를 접속하는 제1 본딩 와이어군, 상기 제2 내부 리드군의 선단부와 상기 본딩 패드군의 일부의 본딩 패드를 접속하는 제2본딩 와이어군과 상기 반도체 칩의 비 소자 형성면측에 설치된 현수 핀부를 포함한다. 상기 반도체 장치는 상기 현수 핀부, 및, 상기 제1, 제2 내부 리드군과 상기 제1, 제2 본딩 와이어군과의 접속부를 포함하여, 상기 반도체 칩의 주위를 밀봉하는 밀봉체를 더 포함한다.
반도체 패키지 장치, 본딩 패드, 반도체 칩, 리드 프레임, 본딩 와이어, 밀봉체

Description

반도체 칩의 주위를 밀봉하여 이루어지는 반도체 장치{SEMICONDURTOR DEVICE PRODUCED BY SEALING CIRCUMFERENCE OF SEMICONDUCTOR CHIP}
도 1은, 본 발명의 제1 실시 형태에 따른 TSOP 구조의 반도체 패키지 장치의 구성예를 도시하는 단면도.
도 2는, 도 1에 도시한 반도체 패키지 장치의 내부를 투과하여 도시하는 하면도.
도 3은, 도 1에 도시한 반도체 패키지 장치의 내부를 투과하여 도시하는 상면도.
도 4a는, 도 1에 도시한 반도체 패키지 장치에 적용되는, 반도체 칩의 구성예를 도시하는 평면(상면)도이며, 도 4b는 측면도.
도 5는, 도 4에 도시한 반도체 칩의, 본딩 패드군에 각각 할당된 외부 단자의 일례를 도시하는 평면도.
도 6은, 도 1에 도시한 반도체 패키지 장치에 적용되는, 리드 프레임의 구성예를 도시하는 평면도.
도 7은, 도 1에 도시한 반도체 패키지 장치에 적용되는, 리드 프레임의 다른 구성예를 도시하는 평면도.
도 8은, 편측 패드 구성의 NAND형 플래시 메모리를 예로서, 반도체칩의 레이 아웃의 일례를 도시하는 평면도.
도 9는, 본 발명의 제2 실시 형태에 따른 TSOP 구조의 반도체 패키지 장치의 내부를 투과하여 도시하는 상면도.
도 10은, 본 발명의 제3 실시 형태에 따른 TSOP 구조의 반도체 패키지 장치의 구성예를 도시하는 단면도.
도 11은, 본 발명의 제4 실시 형태에 따른 TSOP 구조의 반도체 패키지 장치의 내부를 투과하여 도시하는 하면도.
도 12a 및 도 12b는, 도 11에 도시한 반도체 패키지 장치의 구성예를 도시하는 단면도.
도 13은, 도 11에 도시한 반도체 패키지 장치에 적용되는, 반도체 칩의 구성예를 도시하는 평면(상면)도.
도 14는, 본 발명의 제5 실시 형태에 따른 TSOP 구조의 반도체 패키지 장치의 내부를 투과하여 도시하는 상면도.
도 15a 및 도 15b는, 본 발명의 제6 실시 형태에 따른 TSOP 구조의 반도체 패키지 장치의 구성예를 도시하는 단면도.
도 16은, 본 발명의 제7 실시 형태에 따른 TSOP 구조의 반도체 패키지 장치의 구성을 도시하는 하면도.
도 17은, 도 16의 반도체 패키지 장치의 구성을 도시하는 단면도.
도 18a 및 18b는, 도 16의 반도체 패키지 장치의 단면 구조를, 다른 반도체 패키지 장치의 단면 구조와 대비하여 도시하는 도면.
도 19는, 본 발명의 제8 실시 형태에 따른 TSOP 구조의 반도체 패키지 장치의 구성을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 칩
11 : 리드 프레임
11a, 11b : 내부 리드
11c, 11d : 외부 리드
11f : 현수 핀부
12 : 유기계 절연막
13 : 본딩 패드
[특허 문헌1] 일본 특개 2001-102515호 공보
[특허 문헌2] 일본 특개 2001-217383호 공보
본 출원은 일본국 특허 출원 2005-138718(2005년 5월 11일), 일본국 특허 출원 2005-291391(2005년 10월 4일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 장치에 관한 것이다. 더욱 상세하게는, 소정의 한 변을 따라 복수의 패드가 설치된 반도체 칩을 리드 프레임 상에 탑재하고, 그 칩의 주위를 수지 등에 의해 밀봉한 패키지 구조를 갖는 반도체 장치(이하, 반도체 패키지 장치)에 관한 것이다.
최근, 패드의 전부가 반도체 칩의 소정의 한 변을 따라 설치된 반도체 칩을 이용한 볼그리드 어레이(BGA) 구조의 반도체 패키지 장치가 연구되고 있다(예를 들면, 특허 문헌1(제4 - 5페이지, 도 1) 참조). 이 반도체 패키지 장치에서는, 복수의 패드가 소정의 한 변을 따라 설치된 칩을 하층 칩으로부터 어긋나게 함으로써 (의 변 단부에 적층함), 칩 사이즈를 축소하면서, 와이어 본딩을 용이하게 하고 있다.
그러나, 복수의 패드가 소정의 한 변을 따라 설치된 반도체 칩을 TSOP(Thin Small Out line Package) 구조의 반도체 패키지 장치에 이용하려고 하면, 이하에 기술하는 것과 같은 문제가 있었다. 예를 들면, TSOP 구조를 갖는 반도체 패키지 장치에서는, 칩이 리드 프레임의 다이 패드부 상에 절연성 접착재를 통하여 고착되고, 리드 프레임의 내부 리드군과 칩 상의 패드군이 각각 본딩 와이어로 접속된다. 복수의 패드가 소정의 한 변에 설치된 반도체 칩을 이용하면, 패드군에 가까운 내부 리드군과 패드군으로부터 먼 내부 리드군이 생긴다. 패드군으로부터 먼 쪽의 내부 리드군과 패드군을 본딩 와이어로 접속하려고 하면, 본딩 와이어가 매우 길어진다. 그 결과, 후의 수지 밀봉의 공정에서, 수지에 의해 긴 와이어는 흐르기 쉽고, 인접하는 와이어끼리 접촉(전기적으로 단락)하기 쉬워진다.
또한, 특허 문헌2에는, 주면의 한 변에 복수의 본딩 패드가 형성된 반도체 칩과, 그것과 동일한 반도체 칩이, 서로 동일 방향을 향하여 중첩하여 기판 상에 적층되고, 각 본딩 패드가 상호 근접 배치된 반도체 장치가 개시되어 있다.
본 발명의 제1 양태에 따르면, 소자 형성면측의, 소정의 1변을 따라 배치된 본딩 패드군을 갖는 반도체 칩, 각 선단부가, 상기 반도체 칩의 상기 본딩 패드군의 일부의 본딩 패드와 대응하도록 배치된 제1 내부 리드군과, 상기 반도체 칩의 비 소자 형성면측을 개재하여, 각 선단부가, 상기 반도체 칩의 상기 본딩 패드군의 일부의 본딩 패드와 대응하도록 배치된 제2 내부 리드군을 포함하는 리드 프레임, 상기 제1 내부 리드군과 상기 본딩 패드군의 일부의 본딩 패드를 접속하는 제1 본딩 와이어군, 상기 제2 내부 리드군의 선단부와 상기 본딩 패드군의 일부의 본딩 패드를 접속하는 제2 본딩 와이어군, 상기 반도체 칩의 비소자 형성면측에 설치된 현수 핀부, 및 상기 현수 핀부, 및, 상기 제1, 제2 내부 리드군과 상기 제1, 제2 본딩 와이어군과의 접속부를 포함하여, 상기 반도체 칩의 주위를 밀봉하는 밀봉체를 포함하는 반도체 장치가 제공된다.
본 발명의 제2 양태에 따르면, 소자 형성면측의, 소정의 한 변을 따라 배치된 본딩 패드군을 갖는 반도체 칩, 각 선단부가, 상기 반도체 칩의 상기 본딩 패드군의 각 본딩 패드와 대응하도록, 상기 각 본딩 패드에 근접하여 상기 반도체 칩의 상기 소자 형성면 상에 배치된 내부 리드군을 포함하는 리드 프레임, 상기 내부 리드군의 각 선단부와 상기 본딩 패드군의 각 본딩 패드를 접속하는 본딩 와이어군, 상기 반도체 칩의 상기 소자 형성면측에 설치된 현수 핀부, 및 상기 현수 핀부, 및, 상기 내부 리드군과 상기 본딩 와이어군과의 접속부를 포함하여, 상기 반도체 칩의 주위를 밀봉하는 밀봉체를 포함하는 반도체 장치가 제공되고, 상기 밀봉체는 사각형 형상을 갖는다.
[실시 형태]
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 단, 도면은 모식적인 것으로, 치수의 비율 등은 현실의 것과는 다른 것에 유의하여야 한다. 또한, 도면의 상호 간에도, 서로의 치수의 관계나 비율이 서로 다른 부분이 포함되어 있는 것은 물론이다.
[제1 실시 형태]
도 1 내지 도 3은, 본 발명의 제1 실시 형태에 따른 TSOP 구조의 반도체 장치(반도체 패키지 장치)의 기본 구성을 도시하는 것이다. 또한, 도 1은 반도체 패키지 장치의 단면도이며, 도 2는 반도체 패키지 장치의 내부를 해당 장치의 이면측으로부터 투과하여 도시하는 평면(하면)도이며, 도 3은 반도체 패키지 장치의 내부를 해당 장치의 표면측으로부터 투과하여 도시하는 평면(상면)도면이다.
도 1 내지 도 3에서, 리드 프레임(11)은, 각각 복수의 외부 리드가 배열되어 이루어지는 외부 리드(11c, 11d)군과, 이 외부 리드(11c, 11d )군으로부터 각각 내측(상호 대향하는 방향)을 향하여 연장된, 각각 복수의 내부 리드가 배열되어 이루어지는 내부 리드(11a, 11b)군과, 현수 핀부(11f)를 갖는다. 여기서, 2개의 내부 리드(11a, 11b)군은, 각각의 길이가 다르게 형성되어 있다. 예를 들면, 2개의 내 부 리드(11a, 11b)군 중, 긴 쪽의 내부 리드(11b)군의 일부(거의 중앙부)는, 반도체 칩(10)을 탑재하기 위한 다이 리드부(칩 탑재부)로서 이용된다. 이 경우, 내부 리드(11a, 11b)군은, 어느 것도 디프레스되어 있지 않고, 내부 리드(11a, 11b)군의 높이가 거의 동일 평면 상에 위치하도록 배치되어 있다.
또한, 본 실시 형태의 경우, 현수 핀부(11f)는, 리드 프레임(11)의 일부인, 예를 들면, 긴 쪽의 내부 리드(11b)군의, 가장 외측에 위치하는 내부 리드에 각각 접속되어 있다.
반도체 칩(10)은, 예를 들면 도 4a 및 4b에 도시한 바와 같이 소자 형성면측의 칩 일변을 따라 집중하여 본딩 패드(13)군이 배치되어 있다. 또한, 그 이면(비소자 형성면)측에는, 20∼40μm 두께 정도의 얇은 필름(시트) 상의 유기계 절연막(12)이 부착되어 있다. 이 유기계 절연막(12)은, 예를 들면 폴리이미드계 에폭시 수지로 이루어진다.
이 칩(10)은, 긴 쪽의 내부 리드(11b)군의 다이 리드부 및 현수 핀부(11f) 상에, 유기계 절연막(12) 및 통상의 마운트제를 통하여 탑재되어 있다. 이 경우, 칩(10)은, 본딩 패드(13)군이 다른 쪽의 내부 리드(11a)군, 즉, 칩(10)을 탑재하지 않은 짧은 쪽의 내부 리드(11a)군에 가까운 측으로 되는 방향으로 배치되어 있다. 바꾸어 말하면, 짧은 쪽의 내부 리드(11a)군의 선단부가 본딩 패드(13)군과 대향하여 배치됨과 함께, 긴 쪽의 내부 리드(11b)군이 칩(10)의 이면을 통과하여, 예를 들면, 그 선단부가, 칩(10)과 짧은 쪽의 내부 리드(11a)군 사이에 위치할 때까지 연장되어 있다.
유기계 절연막(12)은, 칩(10)의 이면과 다이 리드부와의 절연성을 높이기 위해 이용하고 있으며, 웨이퍼로부터 칩(10)을 개별로 분리하는 스크라이브(다이싱)공정에 있어서, 웨이퍼의 이면에 접착된 필름 형상의 절연성 접착제를 유용할 수 있다. 또한, 유기계 절연막(12)은, 반도체 칩(10)을 적층하지 않은 경우에는 배치하지 않는 경우도 있다.
그리고, 도 1 및 도 2에 도시한 바와 같이, 칩(10)을 탑재하지 않은 짧은 쪽의 내부 리드(11a)군, 즉, 칩(10)의 본딩 패드(13)군에 먼 측의 내부 리드(11a)군과 본딩 패드(13)군의 일부의 본딩 패드 사이는, 제1 본딩 와이어(141)군에 의해 접속되어 있다. 또한, 칩(10)을 탑재하고 있는 긴 쪽의 내부 리드(11b)군의 선단부와 본딩 패드(13)군의 일부의 본딩 패드 사이는, 제2 본딩 와이어(142)군에 의해 접속되어 있다.
수지(밀봉체)(15)는, 리드 프레임(11)의 내부 리드(11a, 11b)군, 현수 핀부(11f), 칩(10) 및 본딩 와이어(141, 142)군을 밀봉하고, 수지 패키지를 형성하고 있다. 이 수지 패키지는, 리드 프레임(11)의 칩 탑재면(반도체 패키지 장치의 이면)측의 밀봉 부분이, 칩 비탑재면(반도체 패키지 장치의 표면)측의 밀봉 부분보다도 두껍게 되도록 형성되어 있다. 이에 의해, 칩(10)은, 수지 패키지의 두께 방향의 대략 중앙부 부근의 위치에서 밀봉되어 있는 상태로 되어 있다.
그리고, 내부 리드(11a, 11b)군에 각각 연속하는 부분이, 수지 패키지의 적어도 대향하는 한 쌍의 변으로부터 외부로 돌출하여 외부 리드(11c, 11d)군(리드 프레임(11)의 일부)으로 되어 있다. 바꾸어 말하면, 외부 리드(11c, 11d)군은, 수 지 패키지의 두께 방향의 중앙부 부근의 위치로부터 상방으로 어긋난 위치로부터 외부로 돌출해 있다. 이 경우, 외부 리드(11c, 11d)군은, 반도체 칩(10)의 측면을 따르도록, 리드 프레임(11)의 칩 탑재면측의 방향으로 절곡되어 이루어지며, 또한, 그 선단측은, 예를 들면 수지 패키지로부터 떨어진 방향으로 절곡되어 외부 단자로 되어 있다. 바꾸어 말하면, 칩(10)은, 페이스 다운의 상태에서 수지 패키지 내에 밀봉되어 있다.
도 1 내지 도 3에 도시한 구성의 반도체 패키지 장치에 따르면, 긴 쪽의 내부 리드(11b)군 상에 칩(10)을 접착 고정(고착)하고, 내부 리드(11a, 11b)군과 칩(10)의 본딩 패드(13)군을 본딩 와이어(141, 142)군으로 접속한, 칩 온 리드(COL) 구조를 갖는다. 리드 프레임(11)의 내부 리드(11a, 11b)군은 거의 동일 평면 상에 배치되어 있고, 내부 리드(11a, 11b)군은 디프레스되어 있지 않다. 리드 프레임(11)이 디프레스되어 있지 않은 만큼, 마운트나 본딩 등의 제조 공정이 하기 쉽게 된다. 이것은, 디프레스된 프레임의 경우, 디프레스량의 변동이 전술한 제조 공정에 영향을 주기 때문이다. 또한, 프레임의 제조 공정에서, 디프레스가 있는 경우에는, 디프레스하는 공정이 필요하게 된다. 그 때문에, 공정이 복잡하게 되어, 프레임 제조 수율에도 악영향을 끼친다.
특히, 칩(10)의 비소자 형성면에 대하여, 또한, 리드 프레임(11)의 현수 핀부(11f)를 고착시키도록 하고 있다. 따라서, 수지 밀봉을 행할 때, 수지(15)에 의한 성형성을 보다 안정화시킬 수 있고, 내부 리드(11b)군만으로 칩(10)을 고정시키는 경우에 비하여, 외관 불량의 발생을 개선할 수 있다.
또한, 긴 쪽의 내부 리드(11b)군 상의, 길이 방향의 대략 중앙부의 다이 리드부 상에 칩(10)을 고착하고, 칩(10)의 본딩 패드(13)군을 그것에 가까운 한 쌍의 내부 리드(11a, 11b)군의 선단부에 대하여, 즉, 칩(10)의 본딩 패드(13)군측의 편측에서 와이어 본딩 접속을 행하고 있다. 그러므로, 본딩 와이어(141, 142)군이 짧게 된다. 그 결과, 와이어 본딩 공정 후에 수지 밀봉을 행할 때, 본딩 와이어가 흐를 후려, 혹은, 인접하는 와이어끼리 전기적으로 단락할 우려가 없어져, 신뢰성이 향상된다.
또한, 수지 패키지는, 리드 프레임(11)의 칩 탑재면측의 밀봉 부분이 칩 비 탑재면측의 밀봉 부분보다도 두껍게 되도록 형성되어 있기 때문에, 수지 패키지의 두께 방향의 대략 중앙부 부근의 위치에서 칩(10)을 밀봉할 수 있게 되어 있다.
또한, 외부 리드(11c, 11d)군은 수지 패키지의 측면부로부터 외부로 돌출하여, 반도체 칩(10)의 측면을 따르도록, 리드 프레임(11)의 칩 탑재면측의 방향으로 절곡되고, 칩(10)이 페이스 다운의 상태에서 수지 패키지 내에 밀봉되도록 되어 있다. 따라서, 제품의 조립 공정에 있어서, 패키지 형성 후에 수지 패키지의 상면측, 즉 리드 프레임(11)의 칩 비 탑재면측의 수지 패키지면에 레이저광의 조사에 의한 마킹을 행할 때는, 레이저광의 조사면과 칩(10) 사이에 리드 프레임(11)의 내부 리드(11b)군이 개재된다. 이 때문에, 레이저광이 몰드용의 수지(15)를 투과시켜 칩(10)에 도달하여, 칩(10)에 손상을 끼친다거나, 혹은, 레이저광이 본딩 와이어(141, 142)군을 투과하여 단선 불량이 발생한다고 하는 악영향이 경감된다.
또한, 본 실시 형태에 따른 칩(10)은, 소자 형성면측의 칩 한 변을 따라 집 중하여 본딩 패드(13)군이 배치된 칩 레이아웃을 갖기 때문에, 칩 사이즈를 작게 할 수 있다. 즉, NAND형 플래시 메모리 등의 대용량의 메모리 칩에서는, 예를 들면, 주변 회로의 레이아웃의 방법으로 회로 결선이 합리화되어, 면적이 변한다. 본 실시 형태의 칩(10)과 같이, 칩 한 변을 따라 집중하여 배치된 편측 패드 구성의 경우, 패드와 주변 회로 사이의 배선의 주회가 합리화되므로, 그만큼 칩 면적이 작아진다. 따라서, 본 실시 형태는, 저가의 적층 패키지 기술이 요구되는, 예를 들면 대용량 메모리 칩인 NAND형 플래시 메모리 등에 사용하기에 적합하다. 또한, 편측 패드 구성의 NAND형 플래시 메모리의 레이아웃의 일례에 대해서는 후술한다.
또한, 리드 프레임(11)의 내부 리드(11a, 11b)군은, 외부 신호 또는 전원 전위, 접지 전위가 공급되기 때문에, 칩(10)과는 절연되어 있어야 한다. 따라서, 절연 타입의 페이스트 상태의 마운트제 혹은 필름 형상의 마운트제와 칩 이면의 유기계 절연막(12)에 의해, 칩(10)과 리드 프레임(11)의 내부 리드(11b)군과의 전기적 절연성을 높여, 신뢰성을 확보할 수 있다.
또한, 칩(10)은, 이면의 얇은 유기계 절연막(12)에 의해 다이 리드부 상에 접착되므로, TSOP 구조에 적합하며, 칩 상면(소자 형성면)의 높이와 내부 리드(11a, 11b)군의 선단부의 높이와의 단차를 작게 하여, 와이어 본딩 공정을 용이하게 실시할 수 있게 된다. 또한, 패키지 내에서, 리드 프레임(11)의 내부 리드(11b)군 상에 탑재된 칩(10)의 한 변 방향으로 본딩 와이어(141, 142)군이 집약되어 있기 때문에, 보다 큰 칩을 탑재하는 것이 가능하게 된다.
도 5는, 상기한 반도체 칩(10)의, 소자 형성면측에 배치된 본딩 패드(13)군 에 각각 할당된 외부 단자의 일례에 대하여 도시하는 것이다. 여기서는, 반도체 패키지 장치를, 메모리 집적 회로 장치, 예를 들면, NAND형 플래시 메모리로 한 경우에 대해 설명한다. 또한, 도 5에는, 도 4에 도시한 반도체 칩(10)의, 본딩 패드(13)군의 좌우의 위치 관계를 반전시킨 경우를 예로서 도시하고 있다.
본 실시 형태의 경우, 본딩 패드(13)군으로서는, 18개의 본딩 패드가 준비되어 있다. 각 본딩 패드에는, 예를 들면, VCC, VSS, I/0 단자(I/O-0∼I/O-7), RB, RE, CE, CLE, ALE, WE, WP의 외부 단자가 각각 할당되어 있다. 특히, VSS에는, 2개의 본딩 패드가 할당되어 있다.
여기서, 외부 단자 VCC가 할당된 본딩 패드는, 전원 전위(VCC)를 공급하기 위한 VCC 입력용 패드이다. 외부 단자 VSS가 할당된 본딩 패드는, 접지 전위(VSS)를 공급하기 위한 VSS 입력용 패드이다. 외부 단자 I/O-0∼I/O-7이 할당된 본딩 패드는, 어드레스, 커맨드, 및, 입출력 데이터를 입출력하기 위한 입출력용 패드이다. 외부 단자 RB가 할당된 본딩 패드는, 장치의 내부의 동작 상태를 외부에 알리기 위한 출력용 패드이다. 외부 단자 RE가 할당된 본딩 패드는, 데이터를 시리얼 출력시키기 위한 출력용 패드이다. 외부 단자 CE가 할당된 본딩 패드는, 디바이스 선택용 신호를 수신하기 위한 입력용 패드이다. 외부 단자 CLE가 할당된 본딩 패드는, 장치의 내부의 커맨드 레지스터(도시하지 않음)에의 동작 커맨드의 취득을 컨트롤하기 위한 신호가 입력되는 패드이다. 외부 단자 ALE가 할당된 본딩 패드는, 장치의 내부의 어드레스 레지스터 및 데이터 레지스터(모두 도시하지 않음)에의 어드레스 데이터 및 입력 데이터의 취득을 컨트롤하기 위한 신호가 입력되는 패 드이다. 외부 신호 WE가 할당된 본딩 패드는, I/O 단자로부터 각 데이터를 장치의 내부에 취득하기 위한 신호가 입력되는 패드이다. 외부 단자 WP가 할당된 본딩 패드는, 기입 소거 동작을 강제적으로 금지시키기 위한 신호가 입력되는 패드이다.
<적용예1의 리드 프레임>
도 6은, 본 발명의 제1 실시 형태에 따른 반도체 패키지 장치에 적용되는, 리드 프레임의 일례를 구체적으로 도시하는 것이다. 여기서는, 반도체 패키지 장치를, 메모리 집적 회로 장치, 예를 들면 NAND형 플래시 메모리로 한 경우에 대해 설명한다. 또한, 도 6에는, 제1 실시 형태에서 나타낸 리드 프레임(11)의 내부 리드(11a, 11b)군의 좌우의 위치 관계를 반전시킨 리드 프레임(11a)을 예로서 도시하고 있다. 또한, 도면에서 나타내는 VCC, VSS, I/O-0~I/O-7, RB, RE, CE, CLE, ALE, WE, WP는, 대응하는 외부 단자의 일례이다. 덧붙여 말하면, 도면중에서 N. C로 나타내는 내부 리드는 미사용(비접촉)으로 되어 있다.
도 6에 도시하는 리드 프레임(11a)은, 예를 들면, 긴 쪽의 내부 리드(11b)군의 각 선단부가, 내부 리드 배열의 폭 방향의 중앙 부근에 집중하여 배열되며, 그 양측(폭 방향의 바깥 쪽)에, 짧은 쪽의 내부 리드(11a)군의 각 선단부가 배열되어 있다. 이 경우, 짧은 쪽의 내부 리드(11a)군의 각 내부 리드는, 리드 프레임(11A)의 제조상, 급격히 구부리는 것 같은 주회가 곤란하기 때문에, 전술한 바와 같이 바깥 쪽에 배치하는 것이 바람직하다. 긴 쪽의 내부 리드(11b)군의 각 내부 리드는, 주회의 자유도가 높기 때문에, 전술한 바와 같이 중앙 부근에 배치하고 있다.
그리고, 8 비트분의 입출력용의 외부 단자 I/O-0~I/O-7에 대응하는 각 내부 리드는, 짧은 쪽의 내부 리드(11a)군 내에 속해 있으며, 근접한 패드와의 사이에서 와이어 본딩 접속되도록 되어 있다.
또한, 이 리드 프레임(11A)의 경우는, 내부 리드(11a, 11b)군보다도 광폭의, 최외부의 리드가 현수 핀부(11f)에 접속됨으로써, 외측의 프레임 본체에 지지되어 있다.
<적용예2의 리드 프레임>
도 7은, 본 발명의 제1 실시 형태에 따른 반도체 패키지 장치에 적용된, 리드 프레임의 다른 일례를 구체적으로 도시하는 것이다. 여기서는, 반도체 패키지 장치를, 메모리 집적 회로 장치, 예를 들면 NAND형 플래쉬 메모리로 한 경우에 대해 설명한다. 또한, 도 7에는, 제1 실시 형태로 나타낸 리드 프레임(11)의 내부 리드(11a, 11b)군의 좌우의 위치 관계를 반전시킨 리드 프레임(11b)을 예로 도시하고 있다. 또한, 도면에서 나타내는 VCC, VSS, I/O-0∼I/O-7, RB, RE, CE, CLE, ALE, WE, WP는, 대응하는 외부 단자의 일례이다. 이와 관련하여, 도면중에 N.C로 나타내는 내부 리드는 미사용(비접촉)으로 되어 있다.
도 7에 도시하는 리드 프레임(11b)에서의 리드 패턴은, 예를 들면, 한 쌍의 내부 리드(11a, 11b)군이 폭 방향으로 이분된 각 구분에 있어서, 긴 쪽의 내부 리드(11b)군의 각 선단부가 내부 리드 배열의 폭 방향의 중앙 부근에 집중하여 배열되며, 그 양측(폭 방향의 바깥 쪽)에, 짧은 쪽의 내부 리드(11a)군의 각 선단부가 배열되어 있다.
그리고, 8 비트분의 입출력용의 외부 단자 I/O-0~I/O-7에 대응하는 각 내부 리드는, 패드(13)군에 먼 측의 내부 리드(11a)군 내에 속해 있으며, 근접한 패드와의 사이에서 와이어 본딩 접속되도록 되어 있다.
또한, 이 리드 프레임(11b)의 경우는, 내부 리드(11a, 11b)군보다도 광폭의, 최외부의 리드가 각각 현수 핀부(11f)에 접속됨으로써, 외측의 프레임 본체에 지지되어 있다.
제1 실시 형태에 있어서의 리드 프레임(11)으로서는, 예를 들면 도 6 혹은 도 7에 도시한 바와 같이, 내부 리드(11a, 11b)군의 최외부(근변)의 리드 폭을 굵게 하여, 프레임 측면부의 현수 핀부(11f)와 결합한 상태, 즉, 현수 핀부(11f)끼리 패키지 내부에서 연결하여 크게 한 상태로 하고, 칩 탑재 시의 칩(10)의 지지 면적을 크게 하여 두는 것이 바람직하다. 이에 의해, 반도체 칩(10)이 편측의 내부 리드(11b)군만에 의해 지지되어 있는 구조에 비하여, 칩 탑재 시의 내부 리드(11b)군의 선단부의 휨을 억제하여, 칩(10)의 무게에 의한 내부 리드(11b)군의 변형을 방지할 수 있다. 그 때문에, 수지 밀봉을 행할 때의, 수지(15)에 의한 성형성을 높일 수 있게 되며, 내부 리드(11b)군만으로 칩(10)을 고정시키는 경우에 비하여, 외관 불량의 발생을 억제할 수 있다.
도 8은, 본 발명의 제1 실시 형태에 따른 반도체 패키지 장치에 적용된, 반도체 칩의 구체예를 도시하는 것이다. 여기서는, 편측 패드 구성의 NAND형 플래시 메모리가 모놀리식으로 집적된 반도체 칩을 예로 하여, 그 레이아웃의 일례에 대하여 설명한다.
도 8에 도시한 반도체 칩(10)에 있어서, 10a는 셀 어레이, 10b는 비트선 선 택 회로, 10c는 센스 앰프 및 래치 회로, 10d는 컬럼 디코더, 10e는 드라이버, 10f는 로우 디코더, 10g는 주변 회로의 배치 영역이다.
셀 어레이(10a)는, 복수의 메모리 셀을 매트릭스 형상으로 배치하고 있으며, 매트릭스의 행 방향으로 주행하는 복수의 워드선 및 선택 게이트선과, 매트릭스의 열 방향으로 주행하는 복수의 비트선과, 홀수번째의 비트선간 및 짝수번째의 비트선간을 실드하는 전위를 공급하는 실드 전원(도시하지 않음)를 갖는다.
비트선 선택 회로(10b)는, 셀 어레이(10a)의 열 방향으로 인접하여 배치되어 있다. 비트선 선택 회로(10b)의, 셀 어레이(10a)와는 반대측의 열 방향으로 인접하여, 센스 앰프 및 래치 회로(10c)와 컬럼 디코더(10d)가 배치되어 있다. 셀 어레이(10a)의 행 방향으로 인접하여, 로우 디코더(10f)가 배치되어 있다. 로우 디코더(10f)의 열 방향으로 인접하여, 또한, 비트선 선택 회로(10b), 센스 앰프 및 래치 회로(10c), 및, 컬럼 디코더(10d)의 행 방향으로 인접하여, 드라이버(10e)가 배치되어 있다. 드라이버(10e) 및 컬럼 디코더(10d)의 열 방향으로 인접하여, 주변 회로(10g)가 배치되어 있다.
이와 같이, 비트선 선택 회로(10b)를 구동하는 드라이버(10e)가 한군데에 집약되므로, 집적도가 향상되어, 회로 규모의 삭감이 가능하게 된다.
센스 앰프 및 래치 회로(10c)는, 메모리 셀에서 비트선을 통하여 판독된 데이터를 증폭하여, 보유한다.
비트선 선택 회로(10b)는, 홀수번째의 비트선이 센스 앰프 및 래치 회로(10c)에 도통할 때는, 짝수번째의 비트선을 실드 전원에 도통시키고, 짝수번째의 비트선이 센스 앰프 및 래치 회로(10c)에 도통할 때는, 홀수번째의 비트선을 실드 전원에 도통시킨다. 이와 같이, 비트선 선택 회로(10b)는, 비트선을 선택하여 센스 앰프 및 래치 회로(10c)에 접속하는 기능과, 비선택의 비트선을 실드 전원에 접속하는 기능을 겸비하고 있다. 이 때문에, 각각의 기능을 갖는 회로를 2개로 나누어 배치하는 경우에 비교하여, 집적도가 향상되고, 회로 규모의 삭감이 가능하게 된다.
여기서, NAND형 플래시 메모리에서의 판독 동작에 대하여 개략적으로 설명한다. 로우 디코더(10f)는, 주변 회로(10g)의 어드레스 버퍼로부터의 블록 어드레스 신호 및 로우 어드레스 신호에 기초하여, 셀 어레이(10a)의 복수의 블록(도시하지 않음)중 하나와, 복수의 워드선(도시하지 않음)중의 한개를 선택한다. 드라이버(10e)는, 로우 디코더(10f)를 통하여, 선택된 블록 내의 선택 게이트에 전위 Vsg(예를 들면, 3.5V)를 부여하고, 비선택의 블록 내의 선택 게이트에 접지 전위 GND를 부여한다. 또한, 드라이버(10e)는, 판독 동작시에는, 로우 디코더(10f)를 통하여, 선택된 워드선에 접지 전위 GND를 부여하고, 비선택의 워드선에 전압 Vs(예를 들면, 3.5V)를 부여한다.
컬럼 디코더(10d)는, 주변 회로(10g)의 어드레스 버퍼로부터의 컬럼 어드레스 신호에 기초하여, 복수의 비트선(도시하지 않음)중의 한개를 선택한다. 센스 앰프 및 래치 회로(10c)는, 선택된 비트선으로부터 판독되어, 비트선 선택 회로(10b)를 통하여 입력된 데이터를 증폭하여 유지한다. 센스 앰프 및 래치 회로(10c)에 유지된 데이터는, 컬럼 디코더(10d)를 통하여, 주변 회로(10g)의 I/0 버 퍼에 출력된다.
[제2 실시 형태]
도 9는, 본 발명의 제2 실시 형태에 따른 TSOP 구조의 반도체 장치(반도체 패키지 장치)의 기본 구성을 도시하는 것이다. 도 9는, 반도체 패키지 장치의 내부를 표면측으로부터 투과하여 도시하는 평면(상면)도이며, 제1 실시 형태에 나타낸 반도체 패키지 장치와 동일 부분에는 동일 부호를 붙이고, 자세한 설명은 생략한다.
본 실시 형태의 반도체 패키지 장치의 경우, 현수 핀부(11f)가, 긴 쪽의 내부 리드(11b)군의, 가장 외측에 위치하는 내부 리드에 접속되지 않고, 내부 리드와는 독립하여 반도체 칩(10)의 이면에 접착되어 있는 점에서, 제1 실시 형태의 경우와 다르다.
이와 같이, 제1 실시 형태의 경우와는 구성이 서로 다르지만, 이 제2 실시 형태의 구성에 의해서도, 수지 밀봉을 행할 때, 수지(15)에 의한 성형성을 보다 안정화시키는 것이 가능하여, 내부 리드(11b)군만으로 칩(10)을 고정시키는 경우에 비하여, 외관 불량의 발생을 개선할 수 있다.
또한, 이 제2 실시 형태에 따른 반도체 패키지 장치를, 예를 들면 NAND형 플래시 메모리에 적용하는 경우에는, 현수 핀이 내부 리드에 접속되어 있는 이외는, 도 6 및 도 7에 도시한 바와 같은 리드 프레임(11a, 11b)을 채용할 수도 있다.
[제3 실시 형태]
도 10은, 본 발명의 제3 실시 형태에 따른 TSOP 구조의 반도체 장치(반도체 패키지 장치)의 구성을 도시하는 것이다. 도 10에 단면 구조를 나타내는 반도체 패키지 장치는, 전술한 제1 실시 형태의 반도체 패키지 장치와 비교하여, 동일한 종류 및/또는 동일한 사이즈의, 패드가 한 변에 설치된 2개의 반도체 칩(10, 102)을, 각각의 패드 배열부가 근접하고, 또한, 평면적으로 위치가 어긋난 상태에서, 절연성 접착제(122)를 통하여 적층(스택)한 구조를 갖는 점이 서로 다르고, 그 외는 동일하기 때문에 도 1과 동일 부호를 부여하고 있다.
도 10에 있어서, 리드 프레임(11)의 긴 내부 리드(11b)군의 다이 리드부 및 현수 핀부(도시하지 않음) 상에는, 도시하지 않은 제1 본딩 패드(도 4a 중 13에 상당)군을 갖는 제1 칩(10)이, 이면의 얇은 유기계 절연막(12) 및 통상의 마운트제를 통하여 탑재되어 있다. 제2 칩(102)은 제1 칩(10)과 마찬가지의 구성으로, 제2 본딩 패드(도시하지 않음)군을 갖는 편측 패드 구성의 칩이고, 제1 칩(10)에 대하여 본딩 패드군끼리 근접하고, 또한, 서로의 본딩 패드군의 배열이 어긋난 상태에서, 제1 칩(10) 상에 절연성 접착제(122)를 통하여 적층되어 있다.
본딩 와이어군은, 4개의 그룹으로 나뉘어져 있다. 제1 본딩 와이어(141)군은, 제1 칩(10)을 탑재하고 있지 않은 측의 내부 리드(11a)군의 일부의 내부 리드의 선단부와 제1 칩(10) 상의 제1 본딩 패드군의 일부의 본딩 패드를 접속하고 있다.
제2 본딩 와이어(142)군은, 제1 칩(10)을 탑재하고 있는 측의 내부 리드(11b)군의 일부의 내부 리드의 선단부와 제1 칩(10) 상의 제1 본딩 패드군의 일부의 본딩 패드를 접속하고 있다.
제3 본딩 와이어(143)군은, 제1 칩(10)을 탑재하고 있지 않은 측의 내부 리드(11a)군의 일부의 내부 리드의 선단부와 제2 칩(102) 상의 제2 본딩 패드군의 일부의 본딩 패드를 접속하고 있다.
제4 본딩 와이어(144)군은, 제1 칩(10)을 탑재하고 있는 측의 내부 리드(11b)군의 일부의 내부 리드의 선단부와 제2 칩(102) 상의 제2 본딩 패드군의 일부의 본딩 패드를 접속하고 있다.
수지(15)는, 리드 프레임(11)의 내부 리드(11a, 11b)군, 현수 핀부, 각 칩(10, 102), 및, 각 본딩 와이어(141~144)군을 밀봉하여, 수지 패키지를 형성하고 있다.
그리고, 한 쌍의 내부 리드(11a, 11b)군에 연속하는 한 쌍의 외부 리드(11c, 11d)군(리드 프레임(11)의 일부)이, 수지 패키지의 적어도 대향하는 한 쌍의 변으로부터 외부로 돌출하여 외부 단자로 되어 있다.
도 10에 도시한 구성의 반도체 패키지 장치에 따르면, COL 구조를 가지며, 전술한 제1 실시 형태와 마찬가지의 효과가 얻어진다. 즉, 긴 쪽의 내부 리드(11b)군 상의 길이 방향의 대략 중앙부에 제1 칩(10)을 접착 고정하고, 평면적으로 위치를 어긋나게 하여, 제1 칩(10) 상에 제2 칩(102)을 접착 고정하고, 2개의 칩(10, 102) 상의 본딩 패드군과 근방의 내부 리드(11a, 11b)군의 선단부 사이에서 와이어 본딩 접속을 행하고 있기 때문에, 본딩 와이어가 짧게 된다. 그 결과, 와이어 본딩 공정 후에 수지 밀봉을 행할 때, 본딩 와이어가 흐르거나, 인접하는 와이어끼리 전기적으로 단락할 우려가 없어져, 신뢰성이 향상된다.
특히, 칩(10)의 비 소자 형성면에, 리드 프레임(11)의 현수 핀부도 고착시키도록 하고 있기 때문에, 수지 밀봉을 행할 때, 수지(15)에 의한 성형성을 보다 안정화시키는 것이 가능해져서, 내부 리드(11b)군만으로 칩(10)을 고정시키는 경우에 비하여, 외관 불량의 발생을 개선할 수 있다.
또한, 제1 칩(10)은, 이면의 얇은 유기계 절연막(12)에 의해 내부 리드(11b)군 상에 고착되므로, TSOP 구조에 적합하며, 칩 상면의 높이와 내부 리드(11a, 11b)군의 높이와의 단차를 작게 하여, 와이어 본딩 공정을 용이하게 실시할 수 있게 된다. 또한, 칩을 적층하고 있기 때문에, 고밀도로 실장할 수 있다.
또한, 본 발명의 실시 형태에서는, 전술한 제1~제3 실시 형태에 한하지 않고, 예를 들면, 긴 쪽의 내부 리드(11b)군이 상대적인 위치가 어긋나거나, 그 리드 선단 근방에서의 리드끼리의 접촉을 방지하기 위하여, 절연성 접착재 부착의 리드 고정용 테이프가 설치된 리드 프레임을 채용하는 것도 가능하다.
[제4 실시 형태]
도 11 및 도 12a 및 12b는, 본 발명의 제4 실시 형태에 따른 TSOP 구조의 반도체 장치(반도체 패키지 장치)의 기본 구성을 도시하는 것이다. 여기서는, 반도체 패키지 장치를, 메모리 집적 회로 장치, 예를 들면 NAND형 플래시 메모리로 한 경우에 대해 설명한다. 또한, 도 11은 반도체 패키지 장치의 내부를 투과하여 나타내는 평면(상면)도이며, 도 12a는 반도체 패키지 장치의 외부 리드의 돌출 방향에 따른, 내부 리드의 선단부 부근의 단면도이며, 도 12b는 반도체 패키지 장치의 외부 리드의 돌출 방향과 직교하는 방향에 따른, 현수 핀부 부근의 단면도이다.
도 11 및 도 12a 및 12b에서, 리드 프레임(211)은, 수지(215)의 짧은 방향의 각 변으로부터 각각 패키지의 외부로 인출된 복수의 외부 리드가 배열되어 이루어지는 외부 리드(211c)군과, 이 외부 리드(211c)군으로부터 각각 패키지의 내부(상호 대향하는 내측 방향)를 향하여 연장되고, 그 일부가 도중에 수지(215)의 길이 방향의 한 쪽의 변을 향하여 각각 굴곡된, 복수의 내부 리드가 배열되어 이루어지는 내부 리드(211a)군과, 복수의 현수 핀부(211f)를 갖는다. 여기서, 내부 리드(211a)군은, 리드 프레임(211)이 (수지(215)의 길이 방향으로 이분된 각 구분에 있어서,) 수지(215)의 길이 방향의 중앙 부근에서 보다 길고, 중앙으로부터 멀어질수록 짧아지도록 형성되어 있다. 예를 들면, 수지(215)의 길이 방향의 한 쪽의 변으로부터 먼 외부 리드에 연속하는 내부 리드일수록 길고, 수지(215)의 길이 방향의 한 쪽의 변으로부터 가까운 외부 리드에 연속한 내부 리드일수록 짧아진다.
상기 내부 리드(211a)군은, 내부 리드의 각각의 선단부를 제외하고, 메모리칩인 반도체 칩(210)을 탑재하기 위한 다이 리드부(칩 탑재부)로서도 이용된다. 이 경우, 내부 리드(211a)군은, 모두 디프레스되어 있지 않고, 그 높이가 대략 동일 평면 상에 위치하도록 배치되어 있다. 리드 프레임(211)이 디프레스되어 있지 않기 때문에, 디프레스량의 변동이 전술한 제조 공정에 영향을 준다거나, 프레임의 제조 공정이 복잡하게 되어, 프레임 제조 수율에 악영향을 끼치는 일도 없다.
또한, 본 실시 형태의 경우, 현수 핀부(211f)는, 리드 프레임(211)의 일부인, 예를 들면, 내부 리드(211a)군의 어느 내부 리드와도 접속되어 있지 않고, 또한, 반도체 칩(메모리칩)(210)과도 접속되어 있지 않다.
반도체 칩(210)은, 예를 들면 도 13에 도시한 바와 같이 소자 형성면측의 한 긴 변(길이 방향의 한 쪽의 변)을 따라 집중하여 본딩 패드군이 배치되어 있다. 또한, 그 이면(비소자 형성면)측에는, 예를 들면 도 12a 및 12b에 도시한 바와 같이, 20~40μm 두께 정도의 얇은 필름(시트) 형상의 유기계 절연막(212)이 부착되어 있다. 이 유기계 절연막(212)은, 예를 들면 폴리이미드계 에폭시 수지로 이루어진다. 본 실시 형태에 따른 칩(210)의 경우도, 그 긴 변의 한 쪽을 따라 집중하여 본딩 패드군이 배치된 칩 레이아웃을 갖기 때문에, 칩 사이즈를 작게 할 수 있다.
이 칩(210)은, 예를 들면 도 12a 및 12b에 도시한 바와 같이(리드 프레임(211)의) 내부 리드(211a)군의 다이 리드부 상에, 유기계 절연막(212) 및 통상의 마운트제를 통하여 탑재되어 있다. 이 경우, 칩(210)은, 본딩 패드군이 내부 리드(211a)군의 선단부에 가까운 측으로 되는 방향으로 배치되어 있다. 바꾸어 말하면, 길이 방향의 각 변이 수지(215)의 길이 방향의 각 변에 각각 대응하여, 또한, 본딩 패드군이 내부 리드(211a)군의 각 선단부와 대향하도록 하여, 반도체 칩(210)은 배치된다.
유기계 절연막(212)은, 칩(210)의 이면과 다이 리드부와의 절연성을 높이기 위해서 이용하고 있으며, 웨이퍼로부터 칩(210)을 개별로 분리하는 스크라이브(다이싱)공정에서, 웨이퍼의 이면에 접착된 필름 형상의 절연성 접착제를 유용할 수 있다. 또한, 유기계 절연막(212)은, 반도체 칩(210)을 적층하지 않은 경우에는 배치하지 않을 수도 있다.
그리고, 반도체 칩(210)의 본딩 패드군과 리드 프레임(211)의 내부 리 드(211a)군과의 사이는, 각각, 본딩 와이어(240)군에 의해 접속되어 있다.
수지(215)는, 리드 프레임(211)의 내부 리드(211a)군, 현수 핀부(211f), 칩(210) 및 본딩 와이어(240)군을 밀봉하고, COL 구조를 갖는 사각 형상의 수지 패키지를 형성하고 있다. 이 수지 패키지는, 리드 프레임(211)의 칩 탑재면(반도체 패키지 장치의 이면)측의 밀봉 부분이, 칩 비 탑재면(반도체 패키지 장치의 표면)측의 밀봉 부분보다도 두껍게 되도록 형성되어 있다. 이에 의해, 반도체 칩(210)은, 페이스 다운의 상태에서, 수지 패키지의 두께 방향의 대략 중앙부 부근의 위치에서 밀봉되어 있는 상태로 되어 있다.
그리고, 내부 리드(211a)군에 각각 연결되는 부분이, 수지 패키지의 짧은 방향의 대향하는 한 쌍의 변으로부터 외부로 돌출하여 외부 리드(211c)군(리드 프레임(211)의 일부)으로 되어 있다. 더욱 상세히 말하면, 외부 리드(211c)군은, 수지 패키지의 두께 방향의 중앙부 부근의 위치보다 상방으로 어긋난 위치로부터 외부로 돌출해 있다. 이 경우, 외부 리드(211c)군은, 반도체 칩(210)의 측면을 따르도록, 리드 프레임(211)의 칩 탑재면측의 방향으로 절곡되어 이루어지고, 또한, 그 선단측은, 예를 들면 수지 패키지로부터 떨어진 방향으로 절곡되어 외부 단자로 되어 있다.
도 11 및 도 12a 및 12b에 도시한 구성의 반도체 패키지 장치에 따르면, 외부 리드가 돌출하는 수지(215)의 짧은 변에, 본딩 패드군이 집중하여 배치된 긴 변을 대응시켜 배치할 수 없을 것 같은 반도체 칩(210)의 경우에도, 반도체 칩(210)의 긴 변을 수지(215)의 긴 변에 대응시켜 배치함으로써, 패키지화가 가능하게 된 다. 즉, 리드 프레임(211)의 디자인을 변경하는 것만으로, 지금까지는 불가능했던, 보다 대형의 반도체 칩(210)까지도 수지 패키지 내에 집어넣는 것이 가능하게 되는 것이다.
또한, 칩(210)의 본딩 패드군을 내부 리드(211a)군의 선단부에 근접시켜, 즉, 칩(210)의 본딩 패드군측의 편측에서 와이어 본딩 접속을 행하고 있기 때문에, 본딩 와이어(240)군이 짧게 된다. 그 결과, 와이어 본딩 공정 후에 수지 밀봉을 행할 때, 본딩 와이어가 흐를 우려, 혹은, 인접한 와이어끼리 전기적으로 단락할 우려가 없어져, 신뢰성이 향상된다.
또한, 칩(210)이 페이스 다운의 상태에서 수지 패키지 내에 밀봉되도록 되어 있기 때문에, 제품의 조립 공정에 있어서, 리드 프레임(211)의 칩 비 탑재면측의 수지 패키지면에 레이저광의 조사에 의한 마킹을 행할 때도, 레이저광이 몰드용의 수지(215)를 투과하여 칩(210)에 손상을 끼친다거나, 본딩 와이어(240)군의 단선 불량이 발생한다고 하는 악영향이 경감된다.
또한, 이 제4 실시 형태에 따른 반도체 패키지 장치로서는, NAND형 플래시 메모리에 적용되는 경우에 한정되지 않지만, NAND형 플래시 메모리에 적용하는 경우에는, 예를 들면 도 14에 도시하는 것과 같은 리드 프레임(211')을 채용할 수도 있다.
[제5 실시 형태]
도 14는, 본 발명의 제5 실시 형태에 따른 TSOP 구조의 반도체 장치(반도체 패키지 장치)의 기본 구성을 도시하는 것이다. 도 14는, 반도체 패키지 장치의 내 부를 표면측으로부터 투과하여 나타내는 평면(상면)도이며, 제4 실시 형태에 도시한 반도체 패키지 장치와 동일 부분에는 동일 부호를 붙이고, 자세한 설명은 생략한다.
본 실시 형태의 반도체 패키지 장치의 경우, 일부의 현수 핀부(211f)가, 내부 리드(211a)군에 접속되지 않고, (내부 리드와는 독립하여) 반도체 칩(210)의 이면에 접착되며, 및/또는, 일부의 현수 핀부(211f)가, 내부 리드(211a)군의 일부의 내부 리드와 겸용되어, (내부 리드와 공용하여) 반도체 칩(210)의 이면에 접착되어 있다는 점에서, 제4 실시 형태의 경우와 서로 다르다.
이 제5 실시 형태의 구성에 따르면, 수지 밀봉을 행할 때, 수지(215)에 의한 성형성을 더욱 안정화시키는 것이 가능하다. 즉, 칩(210)의 비 소자 형성면에 대하여, 더욱, 리드 프레임(211')의 현수 핀부(211f)를 고착시키도록 하고 있기 때문에, 내부 리드(211a)군만으로 칩(210)을 고정시키는 경우에 비하여, 외관 불량의 발생을 보다 개선할 수 있다.
[제6 실시 형태]
도 15a 및 도 15b는, 본 발명의 제6 실시 형태에 따른 TSOP 구조의 반도체 장치(반도체 패키지 장치)의 기본 구성을 도시하는 것이다. 도 15a는 반도체 패키지 장치의 외부 리드의 돌출 방향에 따른, 내부 리드의 선단부 부근의 단면도이며, 도 15b는 반도체 패키지 장치의 외부 리드의 돌출 방향과 직교하는 방향에 따른, 현수 핀부 부근의 단면도이다.
도 15a 및 도 15b에 단면 구조를 나타내는 반도체 패키지 장치는, 전술한 제 4 실시 형태의 반도체 패키지 장치와 비교하여, 동일한 종류 및/또는 동일한 사이즈의, 패드가 한 긴변에 설치된 2개의 반도체 칩(210a, 210b)을, 각각의 패드 배열부가 근접하여, 또한, 평면적으로 위치가 어긋난 상태에서, 절연성 접착제를 통하여 적층(스택)한 구조를 갖는 점이 서로 다르고, 그 외에는 동일하기 때문에 도 11과 동일 부호를 부여하고 있다.
도 15a 및 도 15b에서, 리드 프레임(211)의 내부 리드(211a)군의 다이 리드부 상에는, 도시하지 않은 제1 본딩 패드군을 갖는 제1 칩(210a)이, 이면의 얇은 유기계 절연막 및 통상의 마운트제를 통하여 탑재되어 있다. 제2 칩(210b)은 제1 칩(210a)과 마찬가지의 구성으로, 제2 본딩 패드군을 갖는 편측 패드 구성의 칩으로서, 제1 칩(210a)에 대하여 본딩 패드군끼리 근접하여, 또한, 서로의 본딩 패드군의 배열이 어긋난 상태에서, 제1 칩(210a) 상에 절연성 접착제를 통하여 적층되어 있다.
본딩 와이어군은, 2개의 그룹으로 나뉘어져 있다. 제1 본딩 와이어(241) 군은, 내부 리드(211a)군의 일부의 내부 리드의 선단부와 제1 칩(210a) 상의 제1 본딩 패드군의 일부의 본딩 패드를 접속하고 있다. 제2 본딩 와이어(242)군은, 내부 리드(211a)군의 일부의 내부 리드의 선단부와 제2 칩(210b) 상의 제2 본딩 패드군의 일부의 본딩 패드를 접속하고 있다.
수지(215)는, 리드 프레임(211)의 내부 리드(211a)군, 현수 핀부(211f), 각 칩(210a, 210b), 및, 각 본딩 와이어(241, 242)군을 밀봉하고, 사각 형상의 수지 패키지를 형성하고 있다.
그리고, 내부 리드(211a)군에 연속하는 외부 리드(211c)군(리드 프레임(211)의 일부)이, 수지 패키지의 한 쌍의 짧은 변으로부터 각각 외부로 돌출하여 외부 단자로 되어 있다.
도 15a 및 도 15b에 도시한 구성의 반도체 패키지 장치에 따르면, COL 구조를 가지며, 전술한 제4 실시 형태와 거의 마찬가지의 효과가 얻어진다. 즉, 칩(210a, 210b)의 긴 변이 수지 패키지의 짧은 변보다도 긴(수지 패키지의 긴 변보다는 짧다), 대형의 반도체 칩까지도 수지 패키지 내에 집어넣는 것이 가능하게 된다.
특히, 제1 칩(210a)은, 이면의 얇은 유기계 절연막에 의해 내부 리드(211a)군 상에 고착되므로, TSOP 구조에 적합하며, 칩 상면의 높이와 내부 리드(211a)군의 높이와의 단차를 작게 하여, 와이어 본딩 정도를 용이하게 실시하는 것이 가능하게 된다.
또한, 칩(210a, 210b)을 적층하고 있기 때문에, 고밀도로 실장할 수 있다. 따라서, 저가격의 적층 패키지 기술이 요구되는, 예를 들면 대용량 메모리칩인 NAND형 플래시 메모리 등에 사용하기에 적합하다.
또한, 내부 리드(211a)군 상에 제1 칩(210a)을 접착 고정하고, 평면적으로 위치를 어긋나게 하여, 제1 칩(210a) 상에 제2 칩(210b)을 접착 고정하고, 2개의 칩(210a, 210b) 상의 본딩 패드군과 근방의 내부 리드(211a)군의 선단부 사이에서 와이어 본딩 접속을 행하고 있기 때문에, 본딩 와이어(241, 242)가 짧게 된다. 그 결과, 와이어 본딩 공정 후에 수지 밀봉을 행할 때, 본딩 와이어가 흐르거나, 인접 한 와이어끼리 전기적으로 단락할 우려가 없어져, 신뢰성이 향상한다.
또한, 칩(210a)의 비 소자 형성면에, 리드 프레임(211')의 현수 핀부(211f)까지도 고착시키도록 한 경우(예를 들면, 도 14 참조)에는, 수지 밀봉을 행할 때, 수지(215)에 의한 성형성을 더욱 안정화시키는 것이 가능해지고, 내부 리드(211a)군만으로 칩(210a)을 고정시키는 경우에 비하여, 외관 불량의 발생을 보다 개선할 수 있다.
또한, 본 발명의 실시 형태에서는, 상기에서 서술한 제4~제6 실시 형태에 한하지 않고, 예를 들면, 내부 리드(211a)군의 상대적인 위치가 어긋나거나, 그 리드 선단 근방에서의 리드끼리의 접촉을 방지하기 위해, 절연성 접착재 부착의 리드 고정용 테이프가 설치된 리드 프레임을 채용하는 것도 가능하다.
[제7 실시 형태]
도 16 및 도 17는, 본 발명의 제7 실시 형태에 따른 TSOP 구조의 반도체 장치(반도체 패키지 장치)의 구성을 도시하는 것이다. 여기서는, 반도체 패키지 장치를, 메모리 집적 회로 장치, 예를 들면 NAND형 플래시 메모리로 한 경우에 대해 설명한다. 한편, 도 16은 반도체 패키지 장치의 내부를 투과하여 도시하는 평면(하면)도이며, 도 17은 반도체 패키지 장치의 외부 리드의 돌출 방향에 따른, 내부 리드의 선단부 부근의 단면도이다.
도 16 및 도 17에서, 리드 프레임(311)은, 수지(315)의 짧은 방향의 각 변(짧은 변)으로부터 각각 패키지의 외부로 인출된 복수의 외부 리드가 배열되어 이루어지는 외부 리드(311c)군과, 이 외부 리드(311c)군으로부터 각각 패키지의 내 부(서로 대향하는 내측 방향)를 향하여 연장되고, 그 일부가 도중에 수지(315)의 길이 방향의 한 쪽의 변(긴 변)을 향하여 각각 굴곡된, 복수의 내부 리드가 배열되어 이루어지는 내부 리드(311a)군과, 복수의 현수 핀부(311f)를 갖는다. 여기서, 내부 리드(311a)군은, 수지(315)의 길이 방향의 중앙 부근에서 보다 길고, 중앙으로부터 멀어질수록 짧아지도록 형성되어 있다. 예를 들면, 수지(315)의 길이 방향의 한 쪽의 변으로부터 먼 외부 리드에 연속하는 내부 리드일수록 길고, 수지(315)의 길이 방향의 한 쪽의 변에서 가까운 외부 리드에 연속하는 내부 리드일수록 짧아진다.
상기 내부 리드(311a)군은, 내부 리드의 각각의 선단부를 포함해서, 메모리칩인 반도체 칩(310)을 탑재하기 위한 다이 리드부(칩 탑재부)로서도 이용된다. 이 경우, 내부 리드(311a)군은, 모두 디프레스되어 있지 않고, 그 높이가 대략 동일 평면 상에 위치하도록 배치되어 있다. 리드 프레임(311)이 디프레스되어 있지 않기 때문에, 디프레스량의 변동이 상기에서 서술한 제조 공정에 영향을 끼칠 염려도 없으며, 프레임의 제조 공정이 복잡하게 되어, 프레임 제조 수율에 악영향을 끼치는 일도 없다.
또한, 본 실시 형태의 경우, 현수 핀부(311f)는, 예를 들면, 내부 리드(311a)군의 어느쪽 내부 리드에도 접속되어 있지 않지만, 일부의 현수 핀부(311f)는, 반도체 칩(310)의 소자 형성면 상에 고착되어 있다.
반도체 칩(310)은, 예를 들면, 소자 형성면 측의 긴 변의 한 쪽(길이 방향의 한 쪽의 변)을 따라 집중하여 본딩 패드군이 배치되며, 또한, 그 동일면 측에, 20~40μm두께 정도의 얇은 필름(시트) 상의 유기계 절연막(312)이 부착되어 있다. 이 유기계 절연막(312)은, 예를 들면 폴리이미드계 에폭시 수지로 이루어진다. 본 실시 형태에 따른 칩(310)의 경우도, 그 긴 변의 한 쪽을 따라 집중하여 본딩 패드군이 배치된 칩 레이아웃을 갖기 때문에, 칩 사이즈를 작게 할 수 있다.
이 칩(310)은, 예를 들면 도 16에 도시한 바와 같이, 리드 프레임(311)의 내부 리드(311a)군의 선단부를 포함하는 다이 리드부 상에, 유기계 절연막(312) 및 통상의 마운트제를 통하여 탑재되어 있다. 이 경우, 칩(310)은, 본딩 패드군이 내부 리드(311a)군의 선단부에 가까운 측으로 되는 방향으로 배치되어 있다. 바꾸어 말하면, 길이 방향의 각 변이 수지(315)의 길이 방향의 각 변에 각각 대응하고, 또한, 본딩 패드군이 내부 리드(311a)군의 각 선단부와 근접하도록 하여, 반도체 칩(310)은 배치된다. 특히, 반도체 칩(310)의 본딩 패드군이, 내부 리드(311a)군의 각 선단부의 연장선 상에 위치하도록 탑재된다.
그리고, 반도체 칩(310)의 본딩 패드군과 리드 프레임(311)의 내부 리드(311a)군 사이는, 각각, 본딩 와이어(340)군에 의해서 접속되어 있다. 본 실시 형태의 경우, 와이어 본딩, 즉, 각 본딩 패드와 각 내부 리드의 선단부 사이의 본딩 와이어(340)군에 의한 접속은, 반도체 칩(310)의 소자 형성면 상에서 행해진다.
수지(315)는, 리드 프레임(311)의 내부 리드(311a)군, 현수 핀부(311f), 칩(310) 및 본딩 와이어(340)군을 밀봉하고, 리드 온-칩(LOC) 구조를 갖는, 사각 형상의 수지 패키지를 형성하고 있다. 이 수지 패키지는, 리드 프레임(311)의 칩 비 탑재면(반도체 패키지 장치의 이면)측의 밀봉 부분이, 칩 탑재면(반도체 패키지 장치의 표면)측의 밀봉 부분보다도 두껍게 되도록 형성되어 있다. 이에 의해, 반도체 칩(310)은, 페이스 다운의 상태에서, 수지 패키지의 두께 방향의 대략 중앙부 부근으로부터 약간 상방의 위치에서 밀봉되어 있는 상태로 되어 있다.
그리고, 내부 리드(311a)군에 각각 연속한 부분이, 수지 패키지의 짧은 방향의 대향하는 한 쌍의 변으로부터 외부로 돌출하여 외부 리드(311c)군(리드 프레임(311)의 일부)으로 되어 있다. 더욱 상세히 설명하면, 외부 리드(311c)군은, 수지 패키지의 두께 방향의 중앙부 부근의 위치보다 약간 하방으로 어긋난 위치로부터 외부로 돌출해 있다. 이 경우, 외부 리드(311c)군은, 반도체 칩(310)의 측면을 따르도록, 리드 프레임(311)의 칩 비 탑재면측의 방향으로 절곡되고, 또한, 그 선단측은, 예를 들면 수지 패키지로부터 떨어진 방향으로 절곡되어 외부 단자로 되어 있다.
도 16 및 도 17에 도시한 구성의 반도체 패키지 장치에 따르면, 외부 리드가 돌출하는 수지(315)의 짧은 변에, 본딩 패드군이 집중하여 배치된 긴 변을 대응시켜 배치할 수 없을 것 같은 큰 사이즈의 반도체 칩(310)의 경우에도, 반도체 칩(310)의 긴 변을 수지(315)의 긴변에 대응시켜 배치함으로써, 패키지화가 가능하게 된다. 즉, 리드 프레임(311)의 디자인을 변경하는 것만으로, 지금까지는 불가능했던 보다 대형의 반도체 칩(310)까지도 수지 패키지 내에 집어넣는 것이 가능하게 되는 것이다.
특히, 본딩 패드군과 내부 리드(311a)군 사이를 접속하는 와이어 본딩을, 반도체 칩(310)의 표면(소자 형성면) 상에서 행하는 구성으로 함으로써, 반도체 패키 지 장치의 사이즈를 동일하게 한 경우에는, 보다 큰 사이즈의 반도체 칩(310)의 탑재가 가능하게 된다. 반대로, 반도체 칩(310)의 사이즈를 동일하게 한 경우에는, 보다 작은 사이즈의 반도체 패키지 장치를 실현할 수 있다.
또한, 칩(310)의 소자 형성면에, 리드 프레임(311)의 현수 핀부(311f)를 고착시키도록 한 경우에는, 수지 밀봉을 행할 때, 수지(315)에 의한 성형성을 더욱 안정화시킬 수 있게 되고, 내부 리드(311a)군만으로 칩(310)을 고정시키는 경우에 비하여, 외관 불량의 발생을 보다 개선할 수 있다.
또한, 칩(310)의 본딩 패드군을 내부 리드(311a)군의 선단부에 근접시켜, 즉, 칩(310)의 본딩 패드군측의 편측에서 와이어 본딩 접속을 행하고 있기 때문에, 본딩 와이어(340)군이 짧게 된다. 그 결과, 와이어 본딩 공정 후에 수지 밀봉을 행할 때, 본딩 와이어가 흐르는, 혹은, 인접하는 와이어끼리 전기적으로 단락할 우려가 없어져, 신뢰성이 향상한다.
또한, 칩(310)이 페이스 다운의 상태에서 수지 패키지 내에 밀봉되도록 이루어져 있기 때문에, 제품의 조립 공정에 있어서, 리드 프레임(311)의 칩 탑재면측의 수지 패키지면에 레이저광의 조사에 의한 마킹을 행할 때에도, 레이저광이 몰드용의 수지(315)를 투과하여 칩(310)에 손상을 끼친다거나, 혹은, 본딩 와이어(340)군의 단선 불량이 발생한다고 하는 악영향이 경감된다.
도 18은, 외부 리드의 돌출 방향과 직교하는 방향에 따른, 반도체 패키지 장치의 단부 부근의 단면을 도시하는 것이다. 또한, 도 18a는, 도 16에 도시한 반도체 패키지 장치를 예로서 도시한 것이며, 도 18b는, 도 11에 도시한 반도체 패키지 장치를 예로서 도시한 것이다.
도 18a에 도시하는 반도체 패키지 장치의 경우, 반도체 패키지 장치의 단 변의 길이를 Xa라고 하면, 그 길이 Xa는, 반도체 칩(310)의 단변의 길이 xa+2× 수지 폭 ha에 의해 대략 규정된다. 이것에 대하여, 도 18b에 도시하는 반도체 패키지 장치의 경우, 반도체 패키지 장치의 단변의 길이를 Xa라고 하면, 그 길이 Xa는, 반도체 칩(210)의 단변의 길이 xa+2× 수지 폭 ha+리드 돌출 길이 k에 의해 대략 규정된다. 또한, 여기서는, 수지 패키지의 단으로부터 칩(310)까지의 수지(315)의 두께 및 수지 패키지의 단으로부터 리드(211a)까지의 수지(215)의 두께를 수지 폭(ha), 반도체 칩(210)의 단으로부터 리드(211a)의 단까지의 거리를 리드 돌출 길이(k)로 하고 있다.
요컨데, 반도체 패키지 장치의 단변의 길이(Xa), 및, 수지 폭(ha)을 동일하게 한 경우, 리드 돌출 길이(k)분만큼, 반도체 칩(210)보다도 큰 반도체 칩(310)의 탑재가 가능하게 된다. 반대로, 반도체 칩(210, 310)의 단변의 길이(xa)를 동일하게 한 경우에는, 보다 사이즈(Xa)가 작은 반도체 패키지 장치를 실현할 수 있다.
또한, 상기한 모든 실시 형태에서도, 칩을 페이스 다운의 상태에서 수지 패키지 내에 밀봉하는 구성에 한하지 않고, 페이스 업의 상태에서 수지 패키지 내에 밀봉하는 구성에도 적용할 수 있다.
[제8 실시 형태]
도 19는, 본 발명의 제8 실시 형태에 따른 TSOP 구조의 반도체 장치(반도체 패키지 장치)의 구성을 도시하는 것이다. 도 19는 반도체 패키지 장치의 외부 리 드의 돌출 방향에 따른, 내부 리드의 선단부 부근의 단면도이다. 또한, 이 반도체 패키지 장치는, 그 상면으로부터 투과한 도면이, 도 16의 하면도와 거의 등가인 것으로 되어 있다.
본 실시 형태의 반도체 패키지 장치의 경우, 리드 프레임 상에 탑재된 반도체 칩이 페이스 업의 상태에서 수지 패키지 내에 밀봉되어 있다는 점에서, 제7 실시 형태의 경우와 서로 다르다. 즉, 도 19에 단면 구조를 나타내는 반도체 패키지 장치는, 전술한 제7 실시 형태의 반도체 패키지 장치와 비교하여, 리드 프레임(311)의 외부 리드(311c)군이, 반도체 칩(310)의 측면을 따르도록, 리드 프레임(311)의 칩 탑재면측의 방향으로 절곡되어 이루어지며, 또한, 그 선단측이, 예를 들면 수지 패키지로부터 떨어진 방향에 절곡되어 외부 단자로 되어 있는 점이 서로 다르며, 그 외는 동일하기 때문에 도 17과 동일 부호를 부여하고 있다.
도 19에서, 리드 프레임(311)의 내부 리드(311a)군의 다이 리드부 상에는, 본딩 패드군을 가지는 편측 패드 구성의 반도체 칩(310)이, 표면의 얇은 유기계 절연막(312) 및 통상의 마운트제를 통하여 탑재되어 있다.
본딩 와이어(340)군은, 반도체 칩(310)의 표면(소자 형성면) 상에서, 내부 리드(311a)군의 각 내부 리드의 선단부와 반도체 칩(310) 상의 본딩 패드군의 각 본딩 패드를 접속하고 있다.
수지(315)는, 리드 프레임(311)의 내부 리드(311a)군, 현수 핀부(도시하지 않음), 칩(310), 및, 본딩 와이어(340)군을 밀봉하여, 사각 형상의 수지 패키지를 형성하고 있다.
그리고, 내부 리드(311a)군에 연속하는 외부 리드(311c)군(리드 프레임(311)의 일부)이, 수지 패키지의 한 쌍의 짧은 변으로부터 각각 외부로 돌출하여 외부 단자로 되어 있다.
도 19에 도시한 구성의 반도체 패키지 장치에 따르면, 전술한 제7 실시 형태의 경우와 거의 마찬가지로, 칩(310)의 긴 변이 수지 패키지의 짧은 변보다도 긴(수지 패키지의 긴 변보다는 짧은), 대형의 반도체 칩까지도 수지 패키지 내에 집어넣는 것이 가능하게 된다.
특히, 본딩 패드군과 내부 리드(311a)군 사이를 접속하는 와이어 본딩을, 반도체 칩(310)의 표면(소자 형성면) 상에서 행하는 구성으로 함으로써, 반도체 패키지 장치의 사이즈를 동일하게 한 경우에는, 보다 큰 사이즈의 반도체 칩(310)의 탑재가 가능하게 된다. 반대로, 반도체 칩(310)의 사이즈를 동일하게 한 경우에는, 보다 작은 사이즈의 반도체 패키지 장치를 실현할 수 있다.
또한, 칩(310)의 소자 형성면에, 리드 프레임(311)의 현수 핀부를 고착시키도록 한 경우에는, 수지 밀봉을 행할 때, 수지(315)에 의한 성형성을 더욱 안정화시키는 것이 가능해지고, 내부 리드(311a)군만으로 칩(310)을 고정시키는 경우에 비하여, 외관 불량의 발생을 보다 개선할 수 있다.
또한, 본딩 와이어(340)가 짧게 된 결과, 와이어 본딩 공정 후에 수지 밀봉을 행할 때, 본딩 와이어가 흐르거나, 인접하는 와이어끼리 전기적으로 단락할 우려가 없어져, 신뢰성이 향상한다.
또한, 칩(310)은, 표면의 얇은 유기계 절연막(312)에 의해 내부 리드(311a) 군 상에 고착되므로, TSOP 구조에 적합하며, 칩 상면의 높이와 내부 리드(311a)군의 높이와의 단차를 작게 하여, 와이어 본딩 공정을 용이하게 실시하는 것이 가능하게 된다.
또한, 상기한 어느 실시 형태의 경우도, 수지 패키지를 이용한 제품에 한하지 않고, 예를 들면 플라스틱 패키지 제품에도 마찬가지로 적용할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
본 발명에 따르면, 와이어 본딩 공정 후에 수지 밀봉을 행할 때, 본딩 와이어가 흐를 후려, 혹은, 인접하는 와이어끼리 전기적으로 단락할 우려가 없어져, 신뢰성이 향상된다.

Claims (20)

  1. 반도체 장치에 있어서,
    소자 형성면측의, 소정의 한 변을 따라 배치된 본딩 패드군을 갖는 반도체 칩,
    각 선단부가, 상기 반도체 칩의 상기 본딩 패드군의 일부의 본딩 패드와 대응하도록 배치된 제1 내부 리드군과, 상기 반도체 칩의 비 소자 형성면측을 개재하여, 각 선단부가, 상기 반도체 칩의 상기 본딩 패드군의 일부의 본딩 패드와 대응하도록 배치된 제2 내부 리드군을 포함하는 리드 프레임,
    상기 제1 내부 리드군과 상기 본딩 패드군의 일부의 본딩 패드를 접속하는 제1 본딩 와이어군,
    상기 제2 내부 리드군의 선단부와 상기 본딩 패드군의 일부의 본딩 패드를 접속하는 제2 본딩 와이어군,
    상기 반도체 칩의 비 소자 형성면측에 설치된 현수 핀부,
    상기 현수 핀부, 및, 상기 제1, 제2 내부 리드군과 상기 제1, 제2 본딩 와이어군과의 접속부를 포함하여, 상기 반도체 칩의 주위를 밀봉하는 밀봉체
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 내부 리드군은, 상기 반도체 칩의 비 소자 형성면측이 고착되는 칩 탑재부를 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 내부 리드군은, 상기 반도체 칩의 비 소자 형성면측이 고착되는 칩 탑재부를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 내부 리드군은, 각 선단부가, 상기 제1 내부 리드군의 각 선단부와 상기 반도체 칩 사이에 위치하도록 배치되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 내부 리드군은, 각 선단부가, 상기 본딩 패드군의 중앙 부근의 패드에 대응하도록 배치되고, 상기 제1 내부 리드군은, 각 선단부가, 그 외측의 단 부근의 패드에 대응하도록 배치되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 내부 리드군은, 각 선단부가, 상기 본딩 패드군의 중앙 부근의 패드 및 단 부근의 패드에 대응하도록 배치되고, 상기 제2 내부 리드군은, 각 선단부가, 그 이외의 패드에 대응하도록 배치되어 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 리드 프레임은, 상기 제1, 제2 내부 리드군에 각각 연속하는 제1, 제2 외부 리드군을 더 가지며,
    상기 제1, 제2 외부 리드군은, 각각, 상기 밀봉체의 적어도 대향하는 한 쌍의 변으로부터 외부로 돌출해 있는 반도체 장치.
  8. 제1항에 있어서,
    상기 현수 핀부는, 상기 리드 프레임을 프레임 본체에 지지하기 위한 지지 부재인 반도체 장치.
  9. 제1항에 있어서,
    상기 현수 핀부는, 상기 반도체 칩의 비 소자 형성면측에 고착되어 있는 반도체 장치.
  10. 제1항에 있어서,
    상기 현수 핀부는, 상기 제2 내부 리드군의 일부의 내부 리드와 겸용되어 있는 반도체 장치.
  11. 제1항에 있어서,
    상기 현수 핀부는, 상기 리드 프레임에 접속되어 있는 반도체 장치.
  12. 제1항에 있어서,
    상기 현수 핀부는, 상기 제2 내부 리드군의 가장 외측에 위치하는 내부 리드에 접속되어 있는 반도체 장치.
  13. 제1항에 있어서,
    상기 반도체 칩은, 그 소자 형성면측이 하향으로 되는 페이스 다운의 상태에서, 상기 밀봉체에 의해 밀봉되어 있는 반도체 장치.
  14. 제1항에 있어서,
    상기 반도체 칩은, 복수의 메모리칩이, 서로의 본딩 패드군이 근접하도록, 평면적으로 위치가 어긋난 상태에서 적층되어 있는 반도체 장치.
  15. 제14항에 있어서,
    상기 복수의 메모리칩은 NAND형 플래시 메모리인 반도체 장치.
  16. 반도체 장치에 있어서,
    소자 형성면측의, 소정의 한 변을 따라 배치된 본딩 패드군을 갖는 반도체 칩,
    각 선단부가, 상기 반도체 칩의 상기 본딩 패드군의 각 본딩 패드와 대응하도록, 상기 각 본딩 패드에 근접하여 상기 반도체 칩의 상기 소자 형성면 상에 배치된 내부 리드군을 포함하는 리드 프레임,
    상기 내부 리드군의 각 선단부와 상기 본딩 패드군의 각 본딩 패드를 접속하는 본딩 와이어군,
    상기 반도체 칩의 상기 소자 형성면측에 설치된 현수 핀부,
    상기 현수 핀부, 및, 상기 내부 리드군과 상기 본딩 와이어군과의 접속부를 포함하여, 상기 반도체 칩의 주위를 밀봉하는 밀봉체
    를 포함하고,
    상기 밀봉체는 사각형 형상을 가지며,
    상기 반도체 칩은, 그 소자 형성면측이 하향으로 되는 페이스 다운의 상태에서, 상기 밀봉체에 의해 밀봉되어 있는 반도체 장치.
  17. 제16항에 있어서,
    상기 리드 프레임은, 상기 내부 리드군에 각각 연속한 외부 리드군을 더 가지며,
    상기 외부 리드군은, 각각, 상기 밀봉체의 대향하는 한 쌍의 짧은 변으로부터 외부로 돌출해 있는 반도체 장치.
  18. 제16항에 있어서,
    상기 반도체 칩은, 상기 본딩 패드군이 배치된 소정의 한 변이, 상기 밀봉체의 긴 변의 한 쪽에 대응하도록 하여 밀봉되어 있는 반도체 장치.
  19. 삭제
  20. 삭제
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