KR970011619B1 - 리드레스 패드 배열 칩 캐리어 패키지 및 그 제조방법 - Google Patents

리드레스 패드 배열 칩 캐리어 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR970011619B1
KR970011619B1 KR1019930701715A KR930701715A KR970011619B1 KR 970011619 B1 KR970011619 B1 KR 970011619B1 KR 1019930701715 A KR1019930701715 A KR 1019930701715A KR 930701715 A KR930701715 A KR 930701715A KR 970011619 B1 KR970011619 B1 KR 970011619B1
Authority
KR
South Korea
Prior art keywords
circuit board
printed circuit
semiconductor device
solder
chip carrier
Prior art date
Application number
KR1019930701715A
Other languages
English (en)
Other versions
KR930703701A (ko
Inventor
머렌 3세 윌리엄 비
에프. 어비쉬 글렌
제이. 프래이만 부르스
Original Assignee
모토로라 인코포레이티드
다니엘 케이. 니콜스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24533025&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR970011619(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 모토로라 인코포레이티드, 다니엘 케이. 니콜스 filed Critical 모토로라 인코포레이티드
Publication of KR930703701A publication Critical patent/KR930703701A/ko
Application granted granted Critical
Publication of KR970011619B1 publication Critical patent/KR970011619B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

내용 없음.

Description

[발명의 명칭]
리드레스 패드 배열 칩 캐리어 패키지 및 그 제조방법
[도면의 간단한 설명]
제1a도는 종래의 핀 그리드 배열 패키지의 사시도.
제1b도는 종래의 핀 그리드 배열 패키지의 절개 사시도.
제2도는 본 발명에 따른 수지 성형된 패드 배열 칩 캐리어의 사시도.
제3도는 본 발명에 따른 패드 배열 칩 캐리어의 저면도.
제4도는 제2도 및 제3도의 선 4-4를 따라서 취한 단편 단면도.
제5도는 제4도와 유사한 본 발명의 대안적인 실시예의 단편 단면도.
제6도는 제4도 및 제5도와 유사한 본 발명의 또다른 실시예의 단편 단면도.
[발명의 상세한 설명]
[기술분야]
본 발명은 전자 디바이스에 관한 것이고, 상세하게는 반도체 디바이스용 패키지에 관한 것이며, 보다 상세하게는 이송 성형된 리드레스 반도체 패키지(trahsfer molded leadless semiconductor package) 및 그 제조방법에 관한 것이다.
[배경]
핀 그리드(pin grid) 배열 패키지는 플러그-인(plug-in) 타입 패캐지에서 많은 수의 핀들을 갖춤으로써 집적 회로 패키지화의 일반적인 형태가 되었었다.
표준 공간(중심대 중심거리, 2.5mm)을 가지는 핀들의 배열은 핀들이 주 인쇄회로 기판에 있는 소켓들과 결합하기 위하여 기판의 한쪽면으로부터 외부를 향해 연장하도록 세라믹 기판에 배치된다. 집적 회로 또는 반도체 디바이스는 세라믹 기판의 상측부에 설치되며, 와이어 접착은 집적 회로의 접착 패드와 기판상의 배치선(trace)들 사이에서 행해진다. 집적회로, 리드 및 와이어 접착부는 패키지를 완성하도록 캡슐 재료(en capsulant)로 덮혀지게 된다.
2가지 형태의 캡슐화 방법이 사용되었다. 첫번째는 집적 회로 칩 및 이와 관련된 상호 연결부들이 글로브 톱(glob top) 또는 칩-온-보드(chip-on-board) 기술에서와 같이 플라스틱 수지로 캡슐화된다. 두번째 방법에서는 조립체가 디바이스와 세라믹 기판위에서 열경화 플라스틱 합성물을 이송 성형하는 것에 의해 캡슐화된다. 이송 성형에서, 캡슐화될 조립체는 다음에 만들어질 커버의 형상을 한정하는 홈을 가진 금형의 내측에 위치된다. 고형 플라스틱은 가열되어 게이트를 통한 압력에 의해 금형안으로 강제된다. 열과 압력이 플라스틱을 액화하여 집적 회로를 에워싸는 금형 공동부 안으로 흐르게 된다. 금형은 플라스틱을 경화시키도록 가열되며, 성형된 조립체는 금형으로부터 제거된다. 이송 성형의 기본적인 특성은 미합중국 특허 제4,460,537호에 개시되어 있다.
플라스틱 핀 그리드 배열 조립체의 구조는 세라믹 등가물과 유사하다. 세라믹 기판을 사용하는 대신, 에폭시-글라스 또는 폴리에스터-글라스 인쇄 회로 기판과 같은 저렴한 재료가 기판용으로 사용될 수 있다. 이러한 기판의 제조는 종래의 인홰 회로 기판 제조 공정과 대부분 동일한 조립 공정 및 기술을 공유한다. 패키지의 핀들은 회로 기판에 있는 도금 관통구멍 안으로 삽입되어, 압착 끼움되거나 역류 납땜된다.
종래 기술의 제1a도 및 제1b도를 참조하면, 플라스틱 성형 핀 그리드 배열(10)이 기판(12)의 저부로부터 연장하는 핀(14)들의 배열을 포함하는 기판(12) 주위에 형성되어 있다. 플라스틱 합성물(16)은 완전한 패키지를 형성하도록 기판 주위에서 이송 성형된다. 기판은 기판(12)의 가장자리를 금형내의 레지스트레이션 범프에 대해 위치시키는 것에 의하여 금형에서 레지스트된다. 성형이 완료된 후에, 레지스트레이션 범프는 홈 또는 리브(13) 같은 가공된 핀 그리드 배열 패키지에서 나타난다. 성형된 핀 그리드 배열 패키지를 형성하는 대안적인 방법 및 구성은 성형 프레스로부터 성형된 부품의 제거를 돕도록 경사측벽(18)을 사용한다. 이러한 이송 성형된 플라스틱-핀 그리드 배열 패키지가 미합중국 특허 제4,935,581호에 개시되어 있다.
세라믹 핀 그리드 배열과 비교하여 플라스틱 핀 그리드 배열의 잇점은 비용이 저렴하고 보다 양호한 전기적 성능에 있다. 그러나, 이러한 잇점들에도 불구하고, 저밀도 및 취성을 가지는 핀들은 핀 그리드 배열 패키지에서 주요 관심사로 남는다. 리드 핀을 기판에 부착하는데 있어서의 요구조건 때문에, 핀 그리드 배열 패키지에서의 고유 밀도 제한이 있다. 종래의 패키지는 2.5mm 중심에 위치된 핀들을 이용하고, 보다 새로운 패키지는 1.25mm의 중심핀과 함께 밀도 증가를 약정하지만, 상당한 비용이 요구된다. 1.25mm의 중심을 성취하기 위하여, 고가의 다층 기판 구조가 사용되어야만 한다. 덧붙여, 핀들의 제조 및 부착 비용은 고가이다. 큰 핀 그리드 배열 패키지는 패키지 리드가 구부러지고 비뚤어지기 때문이다. 주 회로 기판에서 조립하는 것이 어렵다. 패키지의 크기가 증가됨으로써, 이러한 문제들이 크게 확대된다. 고밀도의 1.25mm의 중심 패키지는 작은 지름의 리드로 인해 리드를 특히 구부리기 쉽다.
플라스틱 핀 그리드 배열 패키지가 사용될 때, 큰 집적 회로 칩의 사용이 또한 제한된다. 종래에는 이러한 패키지들이 칩 캐리어에서 플러그를 요구하는 작은 집적 회로 칩을 가진 소모성 전자 응용에 단지 사용되었다. 보다 큰 칩들이 사용될 때, 세라믹 기판들은 기판과 실리콘 칩 사이의 열 팽창 불일치를 수용하도록 사용되었다. 명확하게, 종래의 세라믹 및 인쇄 회로 기판의 핀 그리드 배열 패키지에서 발견되는 고유한 밀도, 그리드의 취성, 전기적 성능, 비용 및 신뢰성의 문제를 극복할 수 있는 저가의 고밀도 플라스틱 패키지의 필요성이 존재한다.
[발명의 요약]
간단하게, 저부에 있는 납땜 패드의 배열 및 상측부에 전기적 및 기계적으로 설치되는 반도체 디바이스를 가지는 수지성 회로 지지 기판을 포함하는 패드 배열 칩 캐리어 패키지가 본 발명에 따라 제공된다. 회로 지지 기판의 모든 상측부를 덮는 플라스틱 보호 덮개가 반도체 디바이스를 중심으로 하여 이송 성형된다.
본 발명의 대안적인 실시예에 있어서, 납땜 범프(bumps)는 주 회로 기판에 용이하게 납땜되는 패드 배열 칩 캐리어 패키지를 제공하기 위하여 납땜 패드에 형성된다.
본 발명의 또다른 실시예에서, 금속 보강물이 반도체 디바이스의 회로 지지 기판에 접착된다. 반도체 디바이스는 기판에 전기적으로 연결되고, 회로 지지 기판의 모든 상부측을 덮는 덮개는 반도체 디바이스 주위에 이송 성형된다.
[바람직한 실시예의 상세한 설명]
제2도를 참조하면, 이송 성형된 리드레스 패드 배열 칩 캐리어(20)는 집적 회로 칩 또는 반도체 소자(24)를 회로 지지 기판(22)에 배치함으로서 만들어진다. 회로 지지 기판은 에폭시-글라스 또는 폴리이미드-글라스와 같은 수지성 인쇄 회로 기판이지만, 폴리이미드, 폴리에스터, 또는 폴리에테르이미드 막으로 만들어진 가요성 회로와 같은 다른 물질로 또한 이루어질 수도 있다. 기판(22)은 기판의 상부면에 금속화 패턴(25)을 가진다. 반도체 디바이스(24)는 기판(22)에 접착 결합 또는 공정 결합되고, 금속화 패턴(25)에 와이어 결합된다. 반도체 디바이스(24)는 또한 플립-칩 결합(flip-chip bonding)에 의하여 또는 테이프-오토메이티드 결합(tape-automated bonding, TAB)에 의하여 기판(22)에 부착될 수도 있다. 그런후에, 기판 및 칩 조립체는 성형기안으로 배치된다. 통상 이송 성형기가 사용되지만, 선택된 재료에 따라 사출 성형 또는 반응 사출 성형(RIM)과 같이 다른 성형 방법이 사용될 수 있다. 이송 성형은 열경화성 물질이 이용되는데 한하여, 사출 성형은 열가소성 물질이 이용되고, RIM은 열가소성 물질이 사용되나 열경화성 물질을 형성하도록 금형내에서 반응한다. 덮개(26)는 캡슐화를 위하여 칩 둘레에 성형되는 칩과 관련된 모든 상호 연결부들을 커버한다. 실제로 성형 합성물인 덮개(26)는 기판(22)의 가장자리까지 연장할 수 있지만, 바람직하게 금형내에 있는 동안 기판을 유지 또는 고정하기 위한 수단을 제공하기 위하여 기판(22)의 가장자리로부터 거리를 두고 종료할 것이다. 기판(22)이 성형 합성물인 덮개(26)의 바디를 지나 연장하는 것에 의하여, 종래 기술에서와 같이 성형된 바디에 노치 또는 리브를 가질 필요성이 제거된다.
기판(22)의 저면부는 특별한 구성으로 배열된 납땜 패드(34)들의 배열(35)을 포함한다(제3도 참조). 납땜 패드들은 통상 원형이지만 다른 형상들도 가정할 수 있다. 납땜 패드(34)들은 패드 배열 칩 캐리어와 주 회로기판(도시되지 않음) 사이의 전기적 상호 연결부를 제공하도록 작용한다. 납땜 패드(34)는 통상 구리와 같이 회로 기판의 나머지 부분과 동일한 금속으로 제조되며, 납땜 패드의 산화를 방지하도록 금과 같은 다른 물질로 피복될 수 있다. 패드 배열 칩 캐리어가 주 인쇄 회로 기판에 납땜되어지면, 납땜 패드는 납땜 도금으로 피복되거나 또는 납땜 패드상에 납땜 범프를 생성시키도록 납땜 페이스트, 납땜 구형체(spheres), 또는 다른 방법으로 역류된다.
제4도를 참조하면, 기판(22)은 전도성 접착제(47)를 사용하여 반도체 디바이스(24)가 부착되는 칩 접착 금속화 패드(43)를 포함한다. 공정 결합과 같은 다른 접착 수단이 또한 사용될 수 있다. 반도체 소자는 통상 금 또는 알루미늄의 박막 금속 와이어(49)에 의하여 금속화 패턴(25)에 전기적으로 와이어 결합된다. 금속화 패턴(25)으로부터 납땜 패드(34)로의 전기적 연결은 도금된 관통 구멍(42)들로 수행된다. 인쇄 회로 기판의 상부면에 있는 금속화 패턴(25)은 도금된 관통구멍(42)에 있는 환형 링으로서 종료된다. 인쇄 회로 기판의 저면에서의 전기적 연결은 도금된 관통 구멍(42)을 또다른 환형의 링에 연결하고 금속화 패턴을 납땜 패드(34)에 연장시키는 것에 의하여 만들어진다. 통상, 납땜 마스크(41)가 금속화 패턴가 도금된 관통 구멍(42) 위에 배치되지만, 제거되거나 또는 필요에 따라 단지 부분적으로 사용될 수 있다. 반도체 소자를 설치하고 전기적 연결부를 만든 후에, 조립체는 열가소성 또는 열경화성 성형 합성물, 바람직하게 열경화성 에폭시를 사용하여 이송 성형된다. 성형 합성물인 덮개(26)는 반도체 디바이스(24)와 와이어(49)를 캡슐화하고, 인쇄 회로 기판(22)이 거의 모든 상부면을 덮는다. 인쇄 회로 기판의 상부면이 성형 합성물인 덮개에 의해 전체적은 덮혀지는 것이 아니고, 성형 합성물인 덮개의 외주변 가장자리 주위의 작은 부분이 금형내의 조립물을 고정하고 조립 작업동안 일련의 취급을 용이하게 하기 위하여 노출되게 된다. 칩 캐리어의 주변에 있는 인쇄 회로 기판의 상부면 일부분이 노출되는 것에 의하여, 성형하는데 도움이 되도록 리브 또는 오목부의 제공 필요성이 제거된다. 필요한 구성에 따라, 회로 기판의 노출되는 부분이 덮개의 1측, 2측 3측 또는 4측면이 될 수 있다.
본 발명의 대안적인 실시예(제5도)는 범프 납땜 패드의 배열을 만들도록 납땜 패드(54)상에 있는 납땜 범프(52)를 사용한다. 납땜 범프의 사용은 패드 배열 칩 캐리어가 주 회로 기판(도시되지 않음)에 있는 납땜 패드에 용이하게 납땜 되어지도록 한다. 납땜 범프의 높이는 표면 설치 상호 연결부를 성취하도록 충분해야만 하며, 통상 3 내지 30밀(mil)의 높이이며, 거의 납땜 패드(54)와 직경이 동일하다.
본 발명의 또다른 실시예(제6도)는 강, 니켈, 구리 피복 인바(invar), 합금 42, 또는 13,000메가파스칼 이상의 굴곡 계수를 가지는 재료와 같은 박판재로 만들어지는 금속 부재 또는 보강물(60)을 사용한다. 보강물의 두께는 사용되는 재료의 형태에 따라 0.08에서 0.25mm까지 다양하다. 보강물은 접착 물질(68)을 사용하여 인쇄 회로 기판(62)의 패드(63)에 접착된다. 그런후에, 칩(64)이 이전의 실시예에서와 같이 전도성 접착제(67)를 사용하여 보강물(60)에 접착된다. 금속 보강물은 인쇄 회로 기판과 실리콘 칩의 열팽창 계수간의 불일치에 의하여 부여되는 기계적 응력을 감소시키도록 작용한다. 이러한 응력을 감소시키는 것에 의하여, 보다 큰 집적 회로 칩들이 플라스틱 패드 배열 칩 캐리어 패키지에서 사용될 수 있다. 전기 연결부들은 이전 실시예와 동일한 방법으로 와이어(69)에 의하여 반도체 소자와 회로 기판(62) 사이에 만들어진다. 덮개(66)는 집적 회로 칩 또는 반도체 디바이스(64), 와이어(69), 보강물(60) 및 인쇄 회로 기판(62)의 상부면을 캡슐화하도록 이전 실시예에서와 같이 성형된다.
또한, 밀도의 증가는 다층 회로 기판 구성 및 블라인드 비아(vias)를 사용하는 것에 의하여 달성된다. 핀의 필요성을 제거하는 것에 의하여, 20밀의 중심간 거리만큼 작은 상호 연결 공간을 가진 칩 캐리어가 달성될 수 있다. 보다 큰 집적 회로들이 설치되어 캡슐화될 수 있고, 저렴한 패키지가 용이하게 제조된다.
본원에 개시된 패드 배열 칩 캐리어에서의 다양한 변환 및 변경이 당업자에 의해 만들어질 수 있으며 이러한 변화 및 변경이 첨부된 청구범위에 의해 수용되는 것이며 발명의 일부분을 구성하는 것도 이해할 것이다.

Claims (10)

  1. 마주하는 제1 및 제2표면을 가지는 수지성 회로 지지 기판과; 상기 회로 지지 기판의 제2표면에 있는 납땜 패드의 배열과; 상기 회로 지지 기판의 제1표면에 전기적으로 그리고 기계적으로 설치되는 반도체 디바이스와; 상기 반도체 디바이스의 둘레에 이송 성형되고 상기 회로 지지 기판의 제1표면 일부를 덮는 수지로 구성된 보호 덮개를 포함하며, 상기 반도체 디바이스는 회로 지지 기판을 통하여 비아에 의해 납땜 패드의 배열에 전기 접속된 것을 특징으로 하는 패드 배열 칩 캐리어 패키지.
  2. 제1항에 있어서, 상기 보호 덮개는 상기 회로 지지 기판 보다 작아서, 상기 회로 지지 기판의 제1표면의 일부분이 상기 보호 덮개의 주변 부근에서 노출되는 것을 특징으로 하는 리드레스 패드 배열 칩 캐리어 패키지.
  3. 제1항에 있어서, 상기 반도체 디바이스는 상기 회로 지지 기판에 와이어 결합되는 것을 특징으로 하는 리드레스 패드 배열 칩 캐리어 패키지.
  4. 제1항에 있어서, 상기 납땜 패드는 납땜으로 피복되는 것을 특징으로 하는 리드레스 패드 배열 칩 캐리어 패키지.
  5. 마주하는 제1표면 및 제2표면을 가지는 인쇄 회로 기판과; 금속화 패턴에 전기 접속된 상기 인쇄 회로 기판의 제2표면에 있는 납땜 패드의 배열과; 상기 인쇄 회로 기판의 제1표면에 기계적으로 설치되며 상기 인쇄 회로 기판의 금속화 패턴에 전기적으로 와이어 결합되는 상기 반도체 디바이스와; 상기 반도체 디바이스 및 상기 와이어 결합부 둘레에서 이송 성형되며 상기 인쇄 회로 기판의 모든 제1표면을 덮는 열경화성 수지 덮개를 포함하며, 상기 제1표면을 금속화 패턴과 반도체 디바이스용 선회영역을 가지는 것을 특징으로 하는 리드레스 패드 배열 칩 캐리어 패키지.
  6. 제5항에 있어서, 상기 덮개는 상기 인쇄 회로 기판 보다 작아서, 상기 인쇄 회로 기판의 제1표면의 일부분이 상기 덮개의 주변 부근에서 노출되는 것을 특징으로 하는 리드레스 패드 배열 칩 캐리어 패키지.
  7. 마주하는 제1 및 제2표면을 가지는 인쇄 회로 기판과, 금속화 패턴에 기계적으로 부착되며 와이어 결합에 의해 상기 금속화 패턴에 전기 접속된 하나 이상의 반도체 디바이스와, 상기 인쇄 회로 기판의 제2표면상이 납땜 패드의 매트릭스와 상기 납땜 상의 납땜 범프와, 하나 이상의 반도체 디바이스와 와이어 결합 주위에 이송 성형되며 인쇄 회로 기판 제1표면을 덮는 열경화성 플라스틱 수지로 구성되는 덮개를 구비하며, 상기 제1표면은 금속화 패턴을 가지며, 상기 납땜 패드는 상기 인쇄 회로 기판내의 바이에 의해 상기 금속화 패턴에 전기 연결되며, 상기 덮개는 상기 인쇄 회로 기판 보다 작아서 상기 덮개 주위에 인쇄 회로 기판의 제1면의 일부를 노출시키는 것을 특징으로 하는 리드레스 패드 배열 칩 캐리어 패키지.
  8. 전기적으로 그리고 기계적으로 부착되는 반도체 디바이스를 가지는 제1표면과 납땜 패드의 배열을 가지는 제2대향 표면으로 구성되는 수지성 회로 지지 기판을 제공하는 단계와; 상기 반도체 디바이스 주위에 덮개를 이송 성형하고 상기 회로 지지 기판의 제1표면 전부를 덮는 단계를 포함하는 것을 특징으로 하는 리드레스 패드 배열 칩 캐리어 패키지 제조방법.
  9. 제8항에 있어서, 상기 덮개를 이송 성형하는 단계는 상기 덮개의 주변 부근에서 상기 회로 지지 기판의 제1표면 일부분이 노출되도록 상기 덮개를 이송 성형하는 단계를 포함하는 것을 특징으로 하는 리드레스 패드 배열 칩 캐리어 패키지 제조방법.
  10. 제8항에 있어서, 상기 납땜 패드에 납땜 범프를 제공하는 단계를 또한 포함하는 것을 특징으로 하는 리드레스 패드 배열 칩 캐리어 패키지 제조방법.
KR1019930701715A 1990-12-21 1991-11-21 리드레스 패드 배열 칩 캐리어 패키지 및 그 제조방법 KR970011619B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US63184890A 1990-12-21 1990-12-21
US631,848 1990-12-21
PCT/US1991/008787 WO1992011654A1 (en) 1990-12-21 1991-11-21 Leadless pad array chip carrier

Publications (2)

Publication Number Publication Date
KR930703701A KR930703701A (ko) 1993-11-30
KR970011619B1 true KR970011619B1 (ko) 1997-07-12

Family

ID=24533025

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930701715A KR970011619B1 (ko) 1990-12-21 1991-11-21 리드레스 패드 배열 칩 캐리어 패키지 및 그 제조방법

Country Status (7)

Country Link
EP (1) EP0563264B1 (ko)
JP (1) JP2822272B2 (ko)
KR (1) KR970011619B1 (ko)
AU (1) AU647864B2 (ko)
CA (1) CA2095609C (ko)
DE (1) DE69129906T2 (ko)
WO (1) WO1992011654A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378745B2 (en) 2004-08-31 2008-05-27 Nec Electronics Corporation Package substrate for a semiconductor device having thermoplastic resin layers and conductive patterns

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5299730A (en) * 1989-08-28 1994-04-05 Lsi Logic Corporation Method and apparatus for isolation of flux materials in flip-chip manufacturing
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
US5399903A (en) * 1990-08-15 1995-03-21 Lsi Logic Corporation Semiconductor device having an universal die size inner lead layout
US5434750A (en) * 1992-02-07 1995-07-18 Lsi Logic Corporation Partially-molded, PCB chip carrier package for certain non-square die shapes
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
US5438477A (en) * 1993-08-12 1995-08-01 Lsi Logic Corporation Die-attach technique for flip-chip style mounting of semiconductor dies
DE4329696C2 (de) * 1993-09-02 1995-07-06 Siemens Ag Auf Leiterplatten oberflächenmontierbares Multichip-Modul mit SMD-fähigen Anschlußelementen
US5388327A (en) * 1993-09-15 1995-02-14 Lsi Logic Corporation Fabrication of a dissolvable film carrier containing conductive bump contacts for placement on a semiconductor device package
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
US5770889A (en) * 1995-12-29 1998-06-23 Lsi Logic Corporation Systems having advanced pre-formed planar structures
DE19739591A1 (de) * 1997-09-10 1999-03-11 Wuerth Elektronik Gmbh & Co Kg Recyclingfähige Leiterplatte, bestehend aus einem Folien- und Trägersystem
JP4651359B2 (ja) * 2004-10-29 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102012106700A1 (de) * 2012-07-24 2014-01-30 Valeo Schalter Und Sensoren Gmbh Ultraschallsensoranordnung mit einem Zwischenelement, Vorrichtung und Verfahren zum Herstellen einer Ultraschallsensoranordnung für ein Kraftfahrzeug
CN106409747A (zh) * 2016-11-15 2017-02-15 广东美的制冷设备有限公司 智能功率模块及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680617A (en) * 1984-05-23 1987-07-14 Ross Milton I Encapsulated electronic circuit device, and method and apparatus for making same
JP2502511B2 (ja) * 1986-02-06 1996-05-29 日立マクセル株式会社 半導体装置の製造方法
US4874722A (en) * 1987-04-16 1989-10-17 Texas Instruments Incorporated Process of packaging a semiconductor device with reduced stress forces
US4868349A (en) * 1988-05-09 1989-09-19 National Semiconductor Corporation Plastic molded pin-grid-array power package
EP0351581A1 (de) * 1988-07-22 1990-01-24 Oerlikon-Contraves AG Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
US5077633A (en) * 1989-05-01 1991-12-31 Motorola Inc. Grounding an ultra high density pad array chip carrier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378745B2 (en) 2004-08-31 2008-05-27 Nec Electronics Corporation Package substrate for a semiconductor device having thermoplastic resin layers and conductive patterns

Also Published As

Publication number Publication date
DE69129906T2 (de) 1999-03-04
KR930703701A (ko) 1993-11-30
CA2095609A1 (en) 1992-06-22
AU9163991A (en) 1992-07-22
EP0563264B1 (en) 1998-07-29
AU647864B2 (en) 1994-03-31
DE69129906D1 (de) 1998-09-03
EP0563264A4 (en) 1993-08-02
JPH06506319A (ja) 1994-07-14
JP2822272B2 (ja) 1998-11-11
EP0563264A1 (en) 1993-10-06
WO1992011654A1 (en) 1992-07-09
CA2095609C (en) 1996-11-26

Similar Documents

Publication Publication Date Title
US5241133A (en) Leadless pad array chip carrier
US5018005A (en) Thin, molded, surface mount electronic device
US6246115B1 (en) Semiconductor package having a heat sink with an exposed surface
US5053357A (en) Method of aligning and mounting an electronic device on a printed circuit board using a flexible substrate having fixed lead arrays thereon
JP2981141B2 (ja) グリッドアレイ・プラスチックパッケージ、およびその製造方法、およびその製造に使用されるプラスチック積層体、およびその製造方法
US6995448B2 (en) Semiconductor package including passive elements and method of manufacture
US6731015B2 (en) Super low profile package with stacked dies
KR100442880B1 (ko) 적층형 반도체 모듈 및 그 제조방법
KR970000214B1 (ko) 반도체 장치 및 그 제조방법
US5397921A (en) Tab grid array
USRE42653E1 (en) Semiconductor package with heat dissipating structure
KR970011619B1 (ko) 리드레스 패드 배열 칩 캐리어 패키지 및 그 제조방법
US20090310322A1 (en) Semiconductor Package
US20020003308A1 (en) Semiconductor chip package and method for fabricating the same
KR100251868B1 (ko) 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
JPH09330994A (ja) 半導体装置
US20040021213A1 (en) Thermally-enhanced integrated circuit package
KR100251867B1 (ko) 리지드-플렉스(Rigid-Flex) 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
JPS63174344A (ja) ピングリツドアレイ
KR100520443B1 (ko) 칩스케일패키지및그제조방법
JPH07183425A (ja) 半導体装置とその製造方法
JPH07326690A (ja) 半導体装置用パッケージおよび半導体装置
KR19980015389A (ko) 서포트 링을 이용한 tab(tape automated bonding) lga(land grid array) 패키지
KR19980025868A (ko) 메탈 볼 그리드 어레이 패키지
KR19980066838A (ko) 에리어 어레이형 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101129

Year of fee payment: 14

EXPY Expiration of term