JP2004319807A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】複合機能を備えたコンパクトな半導体装置を提供する。
【解決手段】配線基板に形成されたキャビティ１２内に半導体チップ３０が樹脂１６により封止されて搭載された半導体装置において、前記配線基板１０のキャビティ１２が形成された面側の、前記キャビティ１２が形成された領域を含む外表面の全域が、配線パターン１８が形成されあるいは回路部品が搭載される回路領域として形成されている。
【選択図】 図１
【解決手段】配線基板に形成されたキャビティ１２内に半導体チップ３０が樹脂１６により封止されて搭載された半導体装置において、前記配線基板１０のキャビティ１２が形成された面側の、前記キャビティ１２が形成された領域を含む外表面の全域が、配線パターン１８が形成されあるいは回路部品が搭載される回路領域として形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、より詳細には樹脂基板内に半導体チップを埋設した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置にはＱＦＰ、ＢＧＡ等の、基板に単一の半導体チップを搭載した製品の他に、ＭＣＭ、ＭＣＰのように一つのパッケージに複数の半導体チップを平面的に配置したり、半導体チップを積み重ねて配置した製品があり、最近は、キャパシタや抵抗といった回路部品を合わせて搭載することによって複合化された製品が提案されてきている。
【０００３】
また、配線基板に半導体チップを搭載する方法として、配線基板を多層に形成し、配線基板にキャビティを設けて、キャビティに半導体チップを搭載することにより薄型化、小型化を図る方法がある。本出願人は配線基板に半導体チップを収容するキャビティを設け、キャビティ内でフリップチップ接続により半導体チップを搭載して薄型に形成した電子部品用パッケージについて提案した（特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２９１８００号公報
【０００５】
【発明が解決しようとする課題】
上記のように配線基板のキャビティに半導体チップを収容して形成した半導体装置は、好適に薄型化、小型化を図ることができる。しかしながら、キャビティに半導体チップを収容して形成した従来の半導体装置では、半導体チップをキャビティ内に搭載した後、キャビティに樹脂をポッティングしたり、キャビティの開口部を蓋によって閉止したりして半導体チップを封止している。したがって、従来の配線基板において半導体チップを搭載するために開口させて設けた半導体チップの搭載領域（キャビティ部分）はそのまま空きスペースとして残され、半導体装置の高集積化あるいは複合化に有効利用されていないという問題があった。
【０００６】
なお、配線基板の内部に半導体チップやキャパシタあるいは抵抗を埋設するようにして形成した半導体装置としては、電気的絶縁層を介して配線パターンを積層して形成し、層間に半導体チップを埋設したり、キャパシタあるいは抵抗を適宜配置に形成して積層構造としたものが考えられている。しかしながら、層間に半導体チップを配置するには、半導体チップと配線パターンとの電気的接続が困難であるし、基板の内部に熱膨張係数の異なる部材が配置されることから、熱応力の緩和が問題になり、半導体装置の信頼性が十分とはいえないという問題がある。
【０００７】
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは、基板の内部に半導体チップを埋設した半導体装置を容易にかつ確実に製造することができ、熱応力等の問題を解消して、信頼性の高い製品として提供することができる半導体装置およびその製造方法を提供するにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、配線基板に形成されたキャビティ内に半導体チップおよび／または回路部品が樹脂により封止されて搭載された半導体装置において、前記配線基板のキャビティが形成された面側の、前記キャビティが形成された領域を含む外表面の全域が、配線パターンが形成されあるいは回路部品が搭載される回路領域として形成されていることを特徴とする。
また、前記キャビティが、内層に配線パターンが形成されて積層して形成された配線基板を、ザグリ加工することによって形成されていることを特徴とする。
【０００９】
また、半導体装置の製造方法において、配線パターンが形成されたコア基板をプリプレグを介して積層することにより内層に配線パターンが形成された基板を形成し、該基板にザグリ加工を施して半導体チップを搭載するキャビティを形成するとともに、内層の配線パターンを露出させ、前記キャビティに半導体チップを搭載して、半導体チップと前記内層の配線パターンとを電気的に接続し、前記半導体チップを樹脂により封止して前記基板内に半導体チップが埋設されたコア積層体を形成し、該コア積層体の少なくとも前記半導体チップが搭載された面側の外面の全域に所要の配線パターンを形成することを特徴とする。
【００１０】
また、配線パターンを形成する方法としては、前記コア積層体の少なくとも半導体チップが搭載された面側の全面にプリプレグを介して銅箔を接合し、銅箔を所定のパターンにエッチングすることにより配線パターンを形成することを特徴とし、また、前記コア積層体の少なくとも半導体チップが搭載された面側の全面に、プリプレグを介して配線パターンが形成された基板を接合することにより配線パターンを形成することを特徴とする。
また、前記キャビティに半導体チップを搭載した後、半導体チップを樹脂により封止することなくコア積層体を形成し、該コア積層体に銅箔あるいは基板をプリプレグを介して接合する際に、該プリプレグにより半導体チップを封止することを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、添付図面とともに詳細に説明する。図１は本発明に係る半導体装置の第１の実施形態の構成を示す説明図である。本実施形態の半導体装置は、配線基板１０の内部に半導体チップ３０を埋設するようにして搭載したものである。配線基板１０の内部には半導体チップ３０を収納するキャビティ１２が形成され、半導体チップ３０はキャビティ１２の内底面に接合され、内層に形成されたインナーパターン１４とワイヤボンディングによって電気的に接続されている。１６は半導体チップ３０の樹脂である。
【００１２】
本実施形態の半導体装置の配線基板１０は、両面に配線パターンが形成された樹脂からなるコア基板２０ａ、２０ｂをプリプレグ２２ａを介して積層することによってコア積層体を形成し、コア積層体にザグリ加工を施してキャビティ１２を形成した後、キャビティ１２に半導体チップ３０を搭載し、半導体チップ３０を樹脂１６によって封止した後、コア積層体の両面にプリプレグ２２ｂ、２２ｃを介して銅箔を積層し、銅箔を所定パターンにエッチングして基板の外表面（上下面）に配線パターン１８を形成してなるものである。
【００１３】
半導体チップ３０が樹脂１６によって完全に封止され、基板の外表面の全領域が配線パターン１８を形成する領域として利用されている。こうして、配線基板１０の外表面に実装用の接続端子を形成することも容易に可能となり、配線基板１０の外表面にキャパシタや抵抗といった回路部品を適宜搭載することが可能となって、より複合化された半導体装置として構成することが可能となる。
なお、樹脂１６にはプリプレグと同等の熱膨張係数を備えた樹脂材を使用し、配線基板全体として熱応力が発生しないようにするのがよい。
【００１４】
図２、３は、上記実施形態の半導体装置の製造方法を示す。
図２（ａ）は、両面に配線パターン２１が形成されたコア基板２０ａ、２０ｂを位置合わせし、プリプレグ２２ａを介して加熱および加圧して一体の基板として形成した状態を示す。
なお、本実施形態においては、多数個取り用の大判の基板をワークとして、この大判の基板に所要の加工を施して最終的に個片の半導体装置としている。図２（ａ）に示すコア基板２０ａ、２０ｂも大判に形成したものであるが、図では、説明上、大判の基板から形成される半導体装置の一単位部分を示す。以下、同様である。
【００１５】
図２（ｂ）はザグリ加工方法によって、半導体チップ３０を搭載するキャビティ１２を形成した状態を示す。ザグリ加工方法とは、基板の一方の面側（図２では上方）からザグリ加工用の切削刃を回転させながら基板内に進入させ、絶縁層を切削して内層の所要部位を露出させるようにする加工方法である。この実施形態では、基板の外部から切削刃を回転させながら基板内に進入させ、コア基板２０ｂ、プリプレグ２２ａの所要部位を切削・削除して平面形状で矩形状のキャビティ１２を形成する。インナーパターン１４は薄い銅箔によって形成されているから、インナーパターン１４の銅箔を削り取らないように、インナーパターン１４の位置（深さ位置）を検知しながらザグリ加工する。
【００１６】
本実施形態のように、コア基板２０ａ、２０ｂを積層した後、ザグリ加工によってキャビティ１２を形成する方法は、基板の変形を抑えることができ、信頼性の高い基板として得ることができるという利点がある。キャビティ１２を備えた基板を製造する一般的な方法は、キャビティに対応する部位を窓あけした基板を重ね合わせ、プリプレグを介して加熱および加圧して一体化する方法である。このように窓空けした基板を積層してキャビティを形成する場合はキャビティの周辺での圧着力が弱まるという問題と、下層の基板がキャビティの内側に押し込まれて湾曲した形状になるという問題と、プリプレグを介して基板を積層する際にプリプレグの流れ性が不十分だと、積層した基板間に樹脂の未充填によって隙間が生じたり、プリプレグの流れ性が大きい場合にはキャビティ内に樹脂が滲み出てしまうという問題がある。これに対して、ザグリ加工によってキャビティを形成する方法による場合は、窓あけしない基板を積層するから、基板に圧着力が均等に作用し、積層した基板が確実に接着され、キャビティ部分の変形が生じない。
【００１７】
図２（ｃ）は、キャビティ１２の内底面に半導体チップ３０を接合し、半導体チップ３０とインナーパターン１４とをワイヤボンディングによって接続した状態を示す。なお、本実施形態においては半導体チップ３０とインナーパターン１４とをワイヤボンディングによって電気的に接続しているが、フリップチップ接続によって接続することも可能である。
【００１８】
図２（ｄ）は、キャビティ１２に樹脂１６をポッティングして半導体チップ３０を樹脂１６によって封止し、コア積層体２５を形成した状態である。図のように、樹脂１６はキャビティ１２の開口面と同一高さ面まで充填するようにするのがよい。熱応力を抑えるため、樹脂１６にはコア基板２０ａ、２０ｂを接合しているプリプレグ２２ａと同等の熱膨張係数を備えているもの、好ましくは熱膨張係数が小さいものを使用する。本実施形態の配線基板１０にはコア基板２０ａ、２０ｂおよびプリプレグとして樹脂系材料を使用している。したがって、これらの樹脂系材料としてできるだけ熱膨張係数が近似するものを使用することによって、熱応力の発生を抑えることが可能となる。
【００１９】
本実施形態では、ザグリ加工によってキャビティ１２を形成することにより、基板に変形を生じさせないようにすることができること、キャビティ１２に搭載した半導体チップ３０に対しては樹脂１６によって封止して半導体チップ３０を保護するようにしたことで、コア積層体２５を形成した後、さらにプリプレグを介して銅箔を積層する操作を行う際に半導体チップ３０に作用する応力を低減させることが可能となる。
【００２０】
図３（ａ）は、コア積層体２５の両面の全面にプリプレグ２２ｂ、２２ｃを介して銅箔１８ｂ、１８ｃを接合した状態である。図３（ｂ）は、次に、銅箔１８ｂ、１８ｃを所定のパターンにエッチングして基板の外表面（上下面）に配線パターン１８を形成した状態である。
図３（ｃ）は、基板にドリル加工あるいはレーザ加工を施して、貫通孔２４を形成し、貫通孔２４の内壁面にスルーホールめっき２６を施して、内層の配線パターン２１と外層の配線パターンとを電気的に導通させた状態である。これによって、基板の内部に搭載された半導体チップ３０と基板の外表面に形成された配線パターン１８とが電気的に接続される。図３（ｃ）に示す半導体装置によれば、基板の外面に形成されている配線パターン１８と電気的に接続して回路部品等を搭載することができ、これによって複合機能を備えた半導体装置として提供することが可能となる。
【００２１】
上述した実施形態においては、キャビティ１２に半導体チップ３０を搭載した後、キャビティ１２に樹脂１６を充填して半導体チップ３０を封止するようにした。これは、半導体チップ３０とインナーパターン１４とをワイヤボンディングによって接続しているから、樹脂１６によってボンディングワイヤとともに半導体チップ３０を封止することでワイヤ流れが生じないようにする目的もある。
なお、コア積層体２５の表面を被覆するプリプレグ２２ｃの流れ性が良い場合、半導体チップ３０の厚さが薄く、キャビティ１２の深さが十分に浅い場合には、銅箔１８ｃをプリプレグ２２ｃによってラミネートする際に、プリプレグ２２ｃによってキャビティ１２を封止するようにすることも可能である。
【００２２】
図４は、コア積層体２５にプリプレグ２２ｃを介して銅箔１８ｃを被覆する際に、プリプレグ２２ｃによって、キャビティ１２に搭載された半導体チップ３０を封止して形成した半導体装置の例を示す。半導体チップ３０がプリプレグ２２ｃによって封止され、半導体チップ３０が搭載された領域を含めて、基板の外表面に配線パターン１８が形成されている。
図５はフリップチップ接続によって半導体チップ３０を搭載した例である。フリップチップ接続による場合は、ワイヤ流れの心配がないこと、キャビティ１２を比較的浅く形成することが可能であるから、プリプレグ２２ｃによってキャビティ１２を充填するようにして半導体チップ３０を封止することが容易に可能となる。
このように、プリプレグ２２ｃを利用して半導体チップ３０を封止して基板の外表面に配線パターン１８を形成する場合には、基板に生じる熱応力をできるだけ抑えることができるプリプレグ材を使用するのがよい。
【００２３】
図６は、導体層が８層からなる基板に半導体チップ３０を搭載した半導体装置の例を示す。この半導体装置を構成する基板は、図２、３に示す製造工程において、コア積層体２５を形成した後、コア積層体２５の両面に、プリプレグ２２ｂ、２２ｃを介して両面に配線パターンを形成した基板２０ｃ、２０ｄを積層することによって形成することができる。積層体に貫通孔を形成し、スルーホールめっきを施して内層の配線パターンと外層の配線パターンとを電気的に導通させる方法は上記実施形態における方法と同様である。
【００２４】
なお、上記実施形態においてはコア積層体２５の両面にプリプレグを介して銅箔１８ｂ、１８ｃをラミネートし、あるいは基板２０ｃ、２０ｄを積層して半導体装置を形成したが、コア積層体２５を形成した後、コア積層体２５の表面上に、たとえばビルドアップ法により配線パターンを積層して形成することによって半導体装置とすることも可能である。この場合は、コア積層体２５の両面にさらに配線パターンが積層された配線基板として得ることができ、半導体チップ３０が基板内に埋設された多層の半導体装置として得ることができる。
【００２５】
図７は上述した半導体装置の製造方法において、大判の基板をワークとして製造する方法を示す説明図である。図は、ザグリ加工によって大判の基板４０に、単位基板４０ａごとキャビティ１２を形成した状態を示す。ザグリ加工によってキャビティ１２が形成され、インナーパターン１４が露出する。この後、単位基板４０ａごとに半導体チップ３０を搭載し、ワイヤボンディングし、樹脂によって半導体チップ３０を封止した後に位置決めしてから、基板の両面にプリプレグを介して銅箔をラミネートしてエッチングすることによって、単位基板ごと基板の外表面に配線パターンが形成される。
最後に大判の基板４０を個片の単位基板４０ａごとに切断することにより、図１に示す個片の半導体装置を得ることができる。
【００２６】
このように、大判の基板をワークとしてザグリ加工を施し、エッチング等により配線パターンを形成する処理を施すことにより、基板内に半導体チップ３０が埋設して配置された半導体装置を容易に量産することが可能となる。
とくに、本発明方法のようにザグリ加工により半導体チップ３０を搭載するキャビティ１２を基板に形成して半導体装置とする製造方法は、基板に変形させずにキャビティ１２を形成できる点で、大判の基板を用いて半導体装置を製造する方法としてきわめて効果的である。
【００２７】
なお、上記実施形態においては、一つの半導体装置に一つの半導体チップ３０を搭載した例を示すが、一つの半導体装置に複数の半導体チップ３０を搭載することも可能である。複数の半導体チップ３０を搭載することによって、より複合化した半導体装置として提供することが可能であり、半導体装置に回路部品を搭載することで、さらに複合化された半導体装置として提供することができる。一つの半導体装置内に複数の半導体チップを搭載する方法としては、一つのキャビティ内に複数の半導体チップを搭載する方法も可能であるし、一つの半導体装置内にザグリ加工によって複数のキャビティを形成し、各々のキャビティに一または複数の半導体チップを搭載するといった方法も可能である。また、基板を加工する際、あるいは基板に半導体チップや回路基板を搭載する際には、１シートに複数の半導体チップや回路部品を搭載した集合基板を形成し、さらにこの集合基板を多数個組み合わせた大判のワークとして作業するといったことも可能である。
【００２８】
【発明の効果】
本発明に係る半導体装置によれば、配線基板のキャビティが形成された領域を含む外表面が回路領域として形成されているから、半導体装置の外表面に配線パターンを形成したり回路部品を搭載したりすることが容易に可能となり、これによってより複合化されたコンパクトな半導体装置を形成することができる。また、本発明に係る半導体装置の製造方法によれば、内層に配線パターンが形成された基板にザグリ加工を施すことによって基板を変形させずにキャビティを形成し、かつ内層の配線パターンを露出させることができ、信頼性の高い半導体装置を製造することができるとともに、複合機能を備えた半導体装置を容易に製造することができる等の著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態の構成を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す説明図である。
【図３】図１に示す半導体装置の製造方法を示す説明図である。
【図４】プリプレグによって半導体チップを封止した半導体装置の構成を示す断面図である。
【図５】フリップチップ接続により半導体チップを搭載した半導体装置の構成を示す断面図である。
【図６】導体層が８層からなる配線基板に半導体チップを搭載した半導体装置の構成を示す断面図である。
【図７】大判の基板を用いて半導体装置を製造する方法を示す説明図である。
【符号の説明】
１０ 配線基板
１２ キャビティ
１４ インナーパターン
１６ 樹脂
１８ 配線パターン
１８ｂ、１８ｃ 銅箔
２０ａ、２０ｂ コア基板
２０ｃ、２０ｄ 基板
２１ 配線パターン
２２ａ、２２ｂ、２２ｃ プリプレグ
２４ 貫通孔
２５ コア積層体
２６ スルーホールめっき
３０ 半導体チップ
４０ 基板
４０ａ 単位基板
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、より詳細には樹脂基板内に半導体チップを埋設した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置にはＱＦＰ、ＢＧＡ等の、基板に単一の半導体チップを搭載した製品の他に、ＭＣＭ、ＭＣＰのように一つのパッケージに複数の半導体チップを平面的に配置したり、半導体チップを積み重ねて配置した製品があり、最近は、キャパシタや抵抗といった回路部品を合わせて搭載することによって複合化された製品が提案されてきている。
【０００３】
また、配線基板に半導体チップを搭載する方法として、配線基板を多層に形成し、配線基板にキャビティを設けて、キャビティに半導体チップを搭載することにより薄型化、小型化を図る方法がある。本出願人は配線基板に半導体チップを収容するキャビティを設け、キャビティ内でフリップチップ接続により半導体チップを搭載して薄型に形成した電子部品用パッケージについて提案した（特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２９１８００号公報
【０００５】
【発明が解決しようとする課題】
上記のように配線基板のキャビティに半導体チップを収容して形成した半導体装置は、好適に薄型化、小型化を図ることができる。しかしながら、キャビティに半導体チップを収容して形成した従来の半導体装置では、半導体チップをキャビティ内に搭載した後、キャビティに樹脂をポッティングしたり、キャビティの開口部を蓋によって閉止したりして半導体チップを封止している。したがって、従来の配線基板において半導体チップを搭載するために開口させて設けた半導体チップの搭載領域（キャビティ部分）はそのまま空きスペースとして残され、半導体装置の高集積化あるいは複合化に有効利用されていないという問題があった。
【０００６】
なお、配線基板の内部に半導体チップやキャパシタあるいは抵抗を埋設するようにして形成した半導体装置としては、電気的絶縁層を介して配線パターンを積層して形成し、層間に半導体チップを埋設したり、キャパシタあるいは抵抗を適宜配置に形成して積層構造としたものが考えられている。しかしながら、層間に半導体チップを配置するには、半導体チップと配線パターンとの電気的接続が困難であるし、基板の内部に熱膨張係数の異なる部材が配置されることから、熱応力の緩和が問題になり、半導体装置の信頼性が十分とはいえないという問題がある。
【０００７】
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは、基板の内部に半導体チップを埋設した半導体装置を容易にかつ確実に製造することができ、熱応力等の問題を解消して、信頼性の高い製品として提供することができる半導体装置およびその製造方法を提供するにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、配線基板に形成されたキャビティ内に半導体チップおよび／または回路部品が樹脂により封止されて搭載された半導体装置において、前記配線基板のキャビティが形成された面側の、前記キャビティが形成された領域を含む外表面の全域が、配線パターンが形成されあるいは回路部品が搭載される回路領域として形成されていることを特徴とする。
また、前記キャビティが、内層に配線パターンが形成されて積層して形成された配線基板を、ザグリ加工することによって形成されていることを特徴とする。
【０００９】
また、半導体装置の製造方法において、配線パターンが形成されたコア基板をプリプレグを介して積層することにより内層に配線パターンが形成された基板を形成し、該基板にザグリ加工を施して半導体チップを搭載するキャビティを形成するとともに、内層の配線パターンを露出させ、前記キャビティに半導体チップを搭載して、半導体チップと前記内層の配線パターンとを電気的に接続し、前記半導体チップを樹脂により封止して前記基板内に半導体チップが埋設されたコア積層体を形成し、該コア積層体の少なくとも前記半導体チップが搭載された面側の外面の全域に所要の配線パターンを形成することを特徴とする。
【００１０】
また、配線パターンを形成する方法としては、前記コア積層体の少なくとも半導体チップが搭載された面側の全面にプリプレグを介して銅箔を接合し、銅箔を所定のパターンにエッチングすることにより配線パターンを形成することを特徴とし、また、前記コア積層体の少なくとも半導体チップが搭載された面側の全面に、プリプレグを介して配線パターンが形成された基板を接合することにより配線パターンを形成することを特徴とする。
また、前記キャビティに半導体チップを搭載した後、半導体チップを樹脂により封止することなくコア積層体を形成し、該コア積層体に銅箔あるいは基板をプリプレグを介して接合する際に、該プリプレグにより半導体チップを封止することを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、添付図面とともに詳細に説明する。図１は本発明に係る半導体装置の第１の実施形態の構成を示す説明図である。本実施形態の半導体装置は、配線基板１０の内部に半導体チップ３０を埋設するようにして搭載したものである。配線基板１０の内部には半導体チップ３０を収納するキャビティ１２が形成され、半導体チップ３０はキャビティ１２の内底面に接合され、内層に形成されたインナーパターン１４とワイヤボンディングによって電気的に接続されている。１６は半導体チップ３０の樹脂である。
【００１２】
本実施形態の半導体装置の配線基板１０は、両面に配線パターンが形成された樹脂からなるコア基板２０ａ、２０ｂをプリプレグ２２ａを介して積層することによってコア積層体を形成し、コア積層体にザグリ加工を施してキャビティ１２を形成した後、キャビティ１２に半導体チップ３０を搭載し、半導体チップ３０を樹脂１６によって封止した後、コア積層体の両面にプリプレグ２２ｂ、２２ｃを介して銅箔を積層し、銅箔を所定パターンにエッチングして基板の外表面（上下面）に配線パターン１８を形成してなるものである。
【００１３】
半導体チップ３０が樹脂１６によって完全に封止され、基板の外表面の全領域が配線パターン１８を形成する領域として利用されている。こうして、配線基板１０の外表面に実装用の接続端子を形成することも容易に可能となり、配線基板１０の外表面にキャパシタや抵抗といった回路部品を適宜搭載することが可能となって、より複合化された半導体装置として構成することが可能となる。
なお、樹脂１６にはプリプレグと同等の熱膨張係数を備えた樹脂材を使用し、配線基板全体として熱応力が発生しないようにするのがよい。
【００１４】
図２、３は、上記実施形態の半導体装置の製造方法を示す。
図２（ａ）は、両面に配線パターン２１が形成されたコア基板２０ａ、２０ｂを位置合わせし、プリプレグ２２ａを介して加熱および加圧して一体の基板として形成した状態を示す。
なお、本実施形態においては、多数個取り用の大判の基板をワークとして、この大判の基板に所要の加工を施して最終的に個片の半導体装置としている。図２（ａ）に示すコア基板２０ａ、２０ｂも大判に形成したものであるが、図では、説明上、大判の基板から形成される半導体装置の一単位部分を示す。以下、同様である。
【００１５】
図２（ｂ）はザグリ加工方法によって、半導体チップ３０を搭載するキャビティ１２を形成した状態を示す。ザグリ加工方法とは、基板の一方の面側（図２では上方）からザグリ加工用の切削刃を回転させながら基板内に進入させ、絶縁層を切削して内層の所要部位を露出させるようにする加工方法である。この実施形態では、基板の外部から切削刃を回転させながら基板内に進入させ、コア基板２０ｂ、プリプレグ２２ａの所要部位を切削・削除して平面形状で矩形状のキャビティ１２を形成する。インナーパターン１４は薄い銅箔によって形成されているから、インナーパターン１４の銅箔を削り取らないように、インナーパターン１４の位置（深さ位置）を検知しながらザグリ加工する。
【００１６】
本実施形態のように、コア基板２０ａ、２０ｂを積層した後、ザグリ加工によってキャビティ１２を形成する方法は、基板の変形を抑えることができ、信頼性の高い基板として得ることができるという利点がある。キャビティ１２を備えた基板を製造する一般的な方法は、キャビティに対応する部位を窓あけした基板を重ね合わせ、プリプレグを介して加熱および加圧して一体化する方法である。このように窓空けした基板を積層してキャビティを形成する場合はキャビティの周辺での圧着力が弱まるという問題と、下層の基板がキャビティの内側に押し込まれて湾曲した形状になるという問題と、プリプレグを介して基板を積層する際にプリプレグの流れ性が不十分だと、積層した基板間に樹脂の未充填によって隙間が生じたり、プリプレグの流れ性が大きい場合にはキャビティ内に樹脂が滲み出てしまうという問題がある。これに対して、ザグリ加工によってキャビティを形成する方法による場合は、窓あけしない基板を積層するから、基板に圧着力が均等に作用し、積層した基板が確実に接着され、キャビティ部分の変形が生じない。
【００１７】
図２（ｃ）は、キャビティ１２の内底面に半導体チップ３０を接合し、半導体チップ３０とインナーパターン１４とをワイヤボンディングによって接続した状態を示す。なお、本実施形態においては半導体チップ３０とインナーパターン１４とをワイヤボンディングによって電気的に接続しているが、フリップチップ接続によって接続することも可能である。
【００１８】
図２（ｄ）は、キャビティ１２に樹脂１６をポッティングして半導体チップ３０を樹脂１６によって封止し、コア積層体２５を形成した状態である。図のように、樹脂１６はキャビティ１２の開口面と同一高さ面まで充填するようにするのがよい。熱応力を抑えるため、樹脂１６にはコア基板２０ａ、２０ｂを接合しているプリプレグ２２ａと同等の熱膨張係数を備えているもの、好ましくは熱膨張係数が小さいものを使用する。本実施形態の配線基板１０にはコア基板２０ａ、２０ｂおよびプリプレグとして樹脂系材料を使用している。したがって、これらの樹脂系材料としてできるだけ熱膨張係数が近似するものを使用することによって、熱応力の発生を抑えることが可能となる。
【００１９】
本実施形態では、ザグリ加工によってキャビティ１２を形成することにより、基板に変形を生じさせないようにすることができること、キャビティ１２に搭載した半導体チップ３０に対しては樹脂１６によって封止して半導体チップ３０を保護するようにしたことで、コア積層体２５を形成した後、さらにプリプレグを介して銅箔を積層する操作を行う際に半導体チップ３０に作用する応力を低減させることが可能となる。
【００２０】
図３（ａ）は、コア積層体２５の両面の全面にプリプレグ２２ｂ、２２ｃを介して銅箔１８ｂ、１８ｃを接合した状態である。図３（ｂ）は、次に、銅箔１８ｂ、１８ｃを所定のパターンにエッチングして基板の外表面（上下面）に配線パターン１８を形成した状態である。
図３（ｃ）は、基板にドリル加工あるいはレーザ加工を施して、貫通孔２４を形成し、貫通孔２４の内壁面にスルーホールめっき２６を施して、内層の配線パターン２１と外層の配線パターンとを電気的に導通させた状態である。これによって、基板の内部に搭載された半導体チップ３０と基板の外表面に形成された配線パターン１８とが電気的に接続される。図３（ｃ）に示す半導体装置によれば、基板の外面に形成されている配線パターン１８と電気的に接続して回路部品等を搭載することができ、これによって複合機能を備えた半導体装置として提供することが可能となる。
【００２１】
上述した実施形態においては、キャビティ１２に半導体チップ３０を搭載した後、キャビティ１２に樹脂１６を充填して半導体チップ３０を封止するようにした。これは、半導体チップ３０とインナーパターン１４とをワイヤボンディングによって接続しているから、樹脂１６によってボンディングワイヤとともに半導体チップ３０を封止することでワイヤ流れが生じないようにする目的もある。
なお、コア積層体２５の表面を被覆するプリプレグ２２ｃの流れ性が良い場合、半導体チップ３０の厚さが薄く、キャビティ１２の深さが十分に浅い場合には、銅箔１８ｃをプリプレグ２２ｃによってラミネートする際に、プリプレグ２２ｃによってキャビティ１２を封止するようにすることも可能である。
【００２２】
図４は、コア積層体２５にプリプレグ２２ｃを介して銅箔１８ｃを被覆する際に、プリプレグ２２ｃによって、キャビティ１２に搭載された半導体チップ３０を封止して形成した半導体装置の例を示す。半導体チップ３０がプリプレグ２２ｃによって封止され、半導体チップ３０が搭載された領域を含めて、基板の外表面に配線パターン１８が形成されている。
図５はフリップチップ接続によって半導体チップ３０を搭載した例である。フリップチップ接続による場合は、ワイヤ流れの心配がないこと、キャビティ１２を比較的浅く形成することが可能であるから、プリプレグ２２ｃによってキャビティ１２を充填するようにして半導体チップ３０を封止することが容易に可能となる。
このように、プリプレグ２２ｃを利用して半導体チップ３０を封止して基板の外表面に配線パターン１８を形成する場合には、基板に生じる熱応力をできるだけ抑えることができるプリプレグ材を使用するのがよい。
【００２３】
図６は、導体層が８層からなる基板に半導体チップ３０を搭載した半導体装置の例を示す。この半導体装置を構成する基板は、図２、３に示す製造工程において、コア積層体２５を形成した後、コア積層体２５の両面に、プリプレグ２２ｂ、２２ｃを介して両面に配線パターンを形成した基板２０ｃ、２０ｄを積層することによって形成することができる。積層体に貫通孔を形成し、スルーホールめっきを施して内層の配線パターンと外層の配線パターンとを電気的に導通させる方法は上記実施形態における方法と同様である。
【００２４】
なお、上記実施形態においてはコア積層体２５の両面にプリプレグを介して銅箔１８ｂ、１８ｃをラミネートし、あるいは基板２０ｃ、２０ｄを積層して半導体装置を形成したが、コア積層体２５を形成した後、コア積層体２５の表面上に、たとえばビルドアップ法により配線パターンを積層して形成することによって半導体装置とすることも可能である。この場合は、コア積層体２５の両面にさらに配線パターンが積層された配線基板として得ることができ、半導体チップ３０が基板内に埋設された多層の半導体装置として得ることができる。
【００２５】
図７は上述した半導体装置の製造方法において、大判の基板をワークとして製造する方法を示す説明図である。図は、ザグリ加工によって大判の基板４０に、単位基板４０ａごとキャビティ１２を形成した状態を示す。ザグリ加工によってキャビティ１２が形成され、インナーパターン１４が露出する。この後、単位基板４０ａごとに半導体チップ３０を搭載し、ワイヤボンディングし、樹脂によって半導体チップ３０を封止した後に位置決めしてから、基板の両面にプリプレグを介して銅箔をラミネートしてエッチングすることによって、単位基板ごと基板の外表面に配線パターンが形成される。
最後に大判の基板４０を個片の単位基板４０ａごとに切断することにより、図１に示す個片の半導体装置を得ることができる。
【００２６】
このように、大判の基板をワークとしてザグリ加工を施し、エッチング等により配線パターンを形成する処理を施すことにより、基板内に半導体チップ３０が埋設して配置された半導体装置を容易に量産することが可能となる。
とくに、本発明方法のようにザグリ加工により半導体チップ３０を搭載するキャビティ１２を基板に形成して半導体装置とする製造方法は、基板に変形させずにキャビティ１２を形成できる点で、大判の基板を用いて半導体装置を製造する方法としてきわめて効果的である。
【００２７】
なお、上記実施形態においては、一つの半導体装置に一つの半導体チップ３０を搭載した例を示すが、一つの半導体装置に複数の半導体チップ３０を搭載することも可能である。複数の半導体チップ３０を搭載することによって、より複合化した半導体装置として提供することが可能であり、半導体装置に回路部品を搭載することで、さらに複合化された半導体装置として提供することができる。一つの半導体装置内に複数の半導体チップを搭載する方法としては、一つのキャビティ内に複数の半導体チップを搭載する方法も可能であるし、一つの半導体装置内にザグリ加工によって複数のキャビティを形成し、各々のキャビティに一または複数の半導体チップを搭載するといった方法も可能である。また、基板を加工する際、あるいは基板に半導体チップや回路基板を搭載する際には、１シートに複数の半導体チップや回路部品を搭載した集合基板を形成し、さらにこの集合基板を多数個組み合わせた大判のワークとして作業するといったことも可能である。
【００２８】
【発明の効果】
本発明に係る半導体装置によれば、配線基板のキャビティが形成された領域を含む外表面が回路領域として形成されているから、半導体装置の外表面に配線パターンを形成したり回路部品を搭載したりすることが容易に可能となり、これによってより複合化されたコンパクトな半導体装置を形成することができる。また、本発明に係る半導体装置の製造方法によれば、内層に配線パターンが形成された基板にザグリ加工を施すことによって基板を変形させずにキャビティを形成し、かつ内層の配線パターンを露出させることができ、信頼性の高い半導体装置を製造することができるとともに、複合機能を備えた半導体装置を容易に製造することができる等の著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態の構成を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す説明図である。
【図３】図１に示す半導体装置の製造方法を示す説明図である。
【図４】プリプレグによって半導体チップを封止した半導体装置の構成を示す断面図である。
【図５】フリップチップ接続により半導体チップを搭載した半導体装置の構成を示す断面図である。
【図６】導体層が８層からなる配線基板に半導体チップを搭載した半導体装置の構成を示す断面図である。
【図７】大判の基板を用いて半導体装置を製造する方法を示す説明図である。
【符号の説明】
１０ 配線基板
１２ キャビティ
１４ インナーパターン
１６ 樹脂
１８ 配線パターン
１８ｂ、１８ｃ 銅箔
２０ａ、２０ｂ コア基板
２０ｃ、２０ｄ 基板
２１ 配線パターン
２２ａ、２２ｂ、２２ｃ プリプレグ
２４ 貫通孔
２５ コア積層体
２６ スルーホールめっき
３０ 半導体チップ
４０ 基板
４０ａ 単位基板
Claims (6)
- 配線基板に形成されたキャビティ内に半導体チップおよび／または回路部品が樹脂により封止されて搭載された半導体装置において、
前記配線基板のキャビティが形成された面側の、前記キャビティが形成された領域を含む外表面の全域が、配線パターンが形成されあるいは回路部品が搭載される回路領域として形成されていることを特徴とする半導体装置。 - 前記キャビティが、内層に配線パターンが形成されて積層して形成された配線基板を、ザグリ加工することによって形成されていることを特徴とする請求項１記載の半導体装置。
- 配線パターンが形成されたコア基板をプリプレグを介して積層することにより内層に配線パターンが形成された基板を形成し、
該基板にザグリ加工を施して半導体チップを搭載するキャビティを形成するとともに、内層の配線パターンを露出させ、
前記キャビティに半導体チップを搭載して、半導体チップと前記内層の配線パターンとを電気的に接続し、
前記半導体チップを樹脂により封止して前記基板内に半導体チップが埋設されたコア積層体を形成し、
該コア積層体の少なくとも前記半導体チップが搭載された面側の外面の全域に所要の配線パターンを形成することを特徴とする半導体装置の製造方法。 - 前記コア積層体の少なくとも半導体チップが搭載された面側の全面にプリプレグを介して銅箔を接合し、銅箔を所定のパターンにエッチングすることにより配線パターンを形成することを特徴とする請求項３記載の半導体装置の製造方法。
- 前記コア積層体の少なくとも半導体チップが搭載された面側の全面に、プリプレグを介して配線パターンが形成された基板を接合することにより配線パターンを形成することを特徴とする請求項３記載の半導体装置の製造方法。
- 前記キャビティに半導体チップを搭載した後、半導体チップを樹脂により封止することなくコア積層体を形成し、
該コア積層体に銅箔あるいは基板をプリプレグを介して接合する際に、該プリプレグにより半導体チップを封止することを特徴とする請求項４または５記載の半導体装置の製造方法。
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