JPWO2006027981A1 - 立体的電子回路装置とそれを用いた電子機器およびその製造方法 - Google Patents

立体的電子回路装置とそれを用いた電子機器およびその製造方法 Download PDF

Info

Publication number
JPWO2006027981A1
JPWO2006027981A1 JP2006535695A JP2006535695A JPWO2006027981A1 JP WO2006027981 A1 JPWO2006027981 A1 JP WO2006027981A1 JP 2006535695 A JP2006535695 A JP 2006535695A JP 2006535695 A JP2006535695 A JP 2006535695A JP WO2006027981 A1 JPWO2006027981 A1 JP WO2006027981A1
Authority
JP
Japan
Prior art keywords
resin sheet
wiring pattern
module unit
electronic component
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006535695A
Other languages
English (en)
Other versions
JP4424351B2 (ja
Inventor
大輔 櫻井
大輔 櫻井
正浩 小野
正浩 小野
西川 和宏
和宏 西川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Publication of JPWO2006027981A1 publication Critical patent/JPWO2006027981A1/ja
Application granted granted Critical
Publication of JP4424351B2 publication Critical patent/JP4424351B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/02Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/189Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

立体的電子回路装置(100)は、接続端子(120)、制御回路(130)および第1の配線パターン(140)を備えた筐体(150)に、電子部品(190)を埋設した第1の樹脂シートからなる基板モジュールを積層した構成の基板モジュールユニットを嵌め込み、電気的、機械的に接続した構造を有する。この立体的電子回路装置(100)により、マザー基板が不要になる。さらに、基板モジュールの薄型化により、限られた実装空間に多くの基板モジュールを積層した基板モジュールユニットを搭載できるため、記憶容量の増大と高機能化を実現できる。

Description

本発明は、電子部品を実装した基板モジュールを筐体内に内蔵したコンパクトな立体的電子回路装置とそれを用いた電子機器およびその製造方法に関する。
近年、ICカードの高機能化、メモリーカードの大容量化が進む中で、半導体素子等を高密度に実装できる電子回路装置が求められている。また、モバイル機器の高機能、軽薄短小化に伴って、電子回路装置には、さらに高機能化とコンパクト化が求められている。例えば、メモリーカードの場合、規格サイズ内でいかにして記憶容量を増大させるかが重要である。また、回路基板においては、接続ピッチの微細化や多層化によって実装密度を向上させるアプローチとともに、半導体素子や電子部品を実装したモジュール基板を立体的に積層することによって実装密度を向上させる技術開発が盛んになっている。
特開2002−207986号公報(以下、「特許文献」と記す)には、図16に示すように、マザー基板400の片面にメモリーチップ410が実装されたメモリーモジュール基板420を2層に積層するとともに、マザー基板400の他方の面に上記のメモリーチップ410を制御する回路制御素子430を実装し、筐体480に組み込んだ構造のメモリーカードが開示されている。
このメモリーカードは、メモリーモジュール基板420間は直径約300μmのCuボール440または導電性膜で被覆された弾性体によって接続されている。また、同様に下側のメモリーモジュール基板420の下面とマザー基板400との間も同様にCuボール450または導電性膜で被覆された弾性体によって接続されている。さらに、マザー基板400の上面にはバイパス用のチップコンデンサ460が搭載され、下面には外部回路と接続するための接続端子470が設けられている。
しかしながら、特許文献に記載された従来の電子回路装置では、メモリーモジュール基板間およびメモリーモジュール基板とマザー基板との間をCuボールまたは導電性膜で被覆された弾性体によって配線接続している。しかし、Cuボールの大きさで基板間の距離を確保し、メモリーチップの接触を防ぐ必要があるため、Cuボールの大きさを小さくできない。
また、配線接続は、メモリーモジュール基板からマザー基板への一方向でしか形成できない。さらに、論理ICやASIC等の異なるICを混載するメモリーモジュール基板は積層数が増えるほど接続する電極数が増加するため、微細な配線接続が必要である。そのため、Cuボールで配線接続するには微細化が困難であるが、例えばCuボール同士が接触しないように、千鳥状に配置すれば可能となる。しかし、その場合には、接続電極のための面積が大きくなるため、反対に半導体素子等の実装面積が小さくなるという課題がある。
また、上述の接続工程では、Cuボールまたは弾性体を所定の位置に固定することが難しく、作業性、歩留まりが低い。
さらに、マザー基板が必要であるため半導体素子を実装する空間が制限され、小型、薄型化が困難である。例えば、特に、メモリーカードのように規格によりサイズが決まっているものにおいては、実装空間の制限が厳しい。つまり、メモリー容量を増やすために半導体素子数を増やそうとしても、メモリーカードのサイズが規格により一定であるため実現できない。さらに、ICカードの場合にも、主に厚さに関して同様の規格がある。
そのため、これらの電子回路装置において、規格化されたサイズの筐体内にどのように実装するかが課題である。
また、これらの電子回路装置は、大量生産品であるため、作業性がよく自動化が容易な製造方法とともに、高い信頼性が求められる。
また、メモリーカードを変形させた場合、モジュール基板はCuボールを支点とし、モジュール基板自体が撓むため、実装されている半導体素子等が割れやすいという課題もある。
上述したような課題を解決するために、本発明の立体的電子回路装置は、制御回路と、接続端子および第1の配線パターンを備える筐体と、電子部品をその電極端子が露出するように第1の樹脂シートに埋設し、第1の樹脂シートの表面に電極端子と接続する第2の配線パターンを備えた複数の基板モジュールを第2の樹脂シートを介して積層して一体化し、異なる基板モジュール間の第2の配線パターン間を貫通導体部により接続した基板モジュールユニットとを有し、基板モジュールユニットが筐体に嵌め込まれ、筐体の第1の配線パターンと貫通導体部とが接続される構成を有する。
この構成により、電子部品を埋設した基板モジュールを必要数積層し一体化した基板モジュールユニットを、筐体の内面に形成した第1の配線パターンと接続するため、接続部材等で実装密度が制限されることなく薄型で高密度に実装できる立体的電子回路装置が得られる。さらに、一体化された基板モジュールユニットにより、機械的強度が向上し信頼性に優れた立体的電子回路装置を実現できる。
また、本発明の立体的電子回路は、制御回路と、接続端子および第1の配線パターンを備える筐体と、一方の面の対向する2辺近傍に電極端子が形成された2個の電子部品の他方の面同士を互いの電極端子の位置をずらして接着し一体化した接合電子部品を、電極端子の表面が露出するように第1の樹脂シートに埋設し、第1の樹脂シートの表面に電極端子と接続する第2の配線パターンを備えた複数の基板モジュールを積層して一体化し、異なる基板モジュール間の第2の配線パターン間を貫通導体部により接続した基板モジュールユニットとを有し、基板モジュールユニットが筐体に嵌め込まれ、筐体の第1の配線パターンと貫通導体部とが接続される構成を有する。
この構成により、積層された基板モジュール間に第2の樹脂シートを必要としないため、さらに薄型化を実現できる。そのため、実装空間の限られた筐体で電子部品の高密度実装を可能とする。
また、本発明の立体的電子回路装置の製造方法は、筐体に、接続端子、制御回路および第1の配線パターンを形成するステップと、一方の面に電極端子が形成された電子部品と電極端子の表面を露出させるように電子部品を埋設した第1の樹脂シートと第1の樹脂シートの表面に露出させた電極端子と接続する第2の配線パターンと第2の配線パターン間を接続する貫通導体部を有する複数の基板モジュール間を第2の樹脂シートを介して積層して一体化し、貫通導体部で接続された基板モジュールユニットを形成するステップと、基板モジュールユニットの貫通導体部と、筐体の第1の配線パターンとを接続するステップとを具備する。
さらに、本発明の立体的電子回路装置の製造方法は、筐体に、接続端子、制御回路および第1の配線パターンを形成するステップと、一方の面の対向する2辺近傍に電極端子を有する2個の電子部品の他方の面同士を互いの電極端子の位置をずらして接着し一体化した接合電子部品と電極端子を露出させるように接合電子部品を埋設した第1の樹脂シートと第1の樹脂シートの表面に露出させた電極端子と接続する第2の配線パターンを有する複数の基板モジュールを積層して一体化し、異なる基板モジュール間の第2の配線パターン間を貫通導体部で接続された基板モジュールユニットを形成するステップと、基板モジュールユニットの貫通導体部と、筐体の第1の配線パターンとを接続するステップとを具備する。
これらの方法により、薄型で、電子部品を高密度に実装した基板モジュールを積層し一体化することで、限られた実装空間で大容量化や高機能化した立体的電子回路装置を生産性よく作製できる。
図1Aは本発明の第1の実施の形態に係る立体的電子回路装置の断面図である。 図1Bは本発明の第1の実施の形態に係る立体的電子回路装置の基板モジュールユニットの断面図である。 図1Cは本発明の第1の実施の形態に係る立体的電子回路装置の基板モジュールの断面図である。 図2は本発明の第1の実施の形態の別の例に係る立体的電子回路装置の断面図である。 図3は本発明の第1の実施の形態に係る基板モジュールユニットの製造方法を説明するフローチャートである。 図4Aは本発明の第1の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図4Bは本発明の第1の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図4Cは本発明の第1の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図5Aは本発明の第2の実施の形態に係る立体的電子回路装置の断面図である。 図5Bは本発明の第2の実施の形態に係る立体的電子回路装置の基板モジュールユニットの断面図である。 図5Cは本発明の第2の実施の形態に係る立体的電子回路装置の基板モジュールの断面図である。 図6は本発明の第2の実施の形態の別の例に係る立体的電子回路装置の断面図である。 図7は本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明するフローチャートである。 図8Aは本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図8Bは本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図8Cは本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図8Dは本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図9は本発明の第2の実施の形態に係る基板モジュールの表面に形成される第2の配線パターンとこれらの基板モジュールの積層方法を説明する分解斜視図である。 図10Aは本発明の第3の実施の形態に係る立体的電子回路装置の断面図である。 図10Bは本発明の第3の実施の形態に係る立体的電子回路装置の基板モジュールユニットの断面図である。 図10Cは本発明の第3の実施の形態に係る立体的電子回路装置の基板モジュールの断面図である。 図11Aは本発明の第3の実施の形態に係る基板モジュールに形成される第2の配線パターンを説明する模式図である。 図11Bは図11Aの第2の配線パターンと接合電子部品の電極端子との対応関係を説明する断面図である。 図12は本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明するフローチャートである。 図13Aは本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図13Bは本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図13Cは本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図13Dは本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図である。 図14は本発明の第3の実施の形態の別の例に係る立体的電子回路装置の断面図である。 図15は立体的電子回路装置を用いた電子機器の一例を説明する図である。 図16は従来のメモリーカードの概略構造を示す断面図である。
符号の説明
100 立体的電子回路装置
110,250,310 基板モジュールユニット
120 接続端子
130 制御回路
140 第1の配線パターン
150 筐体
160,260,320 基板モジュール
170 貫通導体部
180 第2の配線パターン
190,340,350 電子部品
200 電極端子
210 第1の樹脂シート
210A (第1の樹脂シートの)表面
210B (第1の樹脂シートの)裏面
220,360,370 複合樹脂シート
230 第1のランド
240 第2のランド
270,330 接合電子部品
280 第2の樹脂シート
290 端部
300 ランド
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、図面においては、内部を詳細に説明するために拡大して示している。
(第1の実施の形態)
図1Aは本発明の第1の実施の形態に係る立体的電子回路装置の断面図、図1Bは基板モジュールユニットの断面図、図1Cは基板モジュールの断面図である。
図1Aに示すように、本発明の第1の実施の形態に係る立体的電子回路装置100は基板モジュールユニット110が接続端子120、半導体素子等からなる制御回路130および第1の配線パターン140を備えた筐体150に嵌め込まれている。そして、筐体150の内面に形成された第1の配線パターン140と基板モジュールユニット110の第2の配線パターン180が貫通導体部170を介して導電性ペースト、はんだや異方性導電樹脂等によって電気的、機械的に接続されて立体的電子回路装置100が構成される。
ここで、制御回路130は半導体素子からなるLSIであって、筐体150の内面に形成された第1の配線パターン140の電極パッド(図示せず)に、例えばフリップチップ法で実装されている。
この構成により、基板モジュールユニット110を実装するためのマザー基板が不要になり、筺体150内に、基板モジュール160の実装空間を広く取ることができる。そのため、厚みが規定されるメモリーカードやICカード等において、基板モジュール160を多層化した基板モジュールユニット110により大容量化が容易となる。なお、筐体150には、外部回路や電子機器と接続するための接続端子120が筐体150と一体的に設けられている。
ここで、筐体150は、例えばポリエーテルイミド(PEI)、ポリエーテルスルフォン(PES)、ポリサルフォン(PSF)、シンジオタクチックポリスチレン(SPS)、ポリアミド樹脂(PA)、ポリフェニレンオキシド(PPO)、ポリフェニレンエーテル(PPE)、ポリフタルアミド(PPA)や液晶ポリマー(LCP)等の樹脂で形成される。
また、第1の配線パターン140や接続端子120の電極は、例えばCuめっき、Cu箔や導電性ペースト等で形成される。
また、図1Bに示すように、基板モジュールユニット110は、例えば、図1Cに示す基板モジュール160を6枚積層し、加熱・加圧することによって相互に融着させて一体化される。そして、異なる基板モジュール160に形成された第2の配線パターン180間を貫通導体部170により電気的、機械的に接続された構造を有する。このとき、各基板モジュール160の第1の樹脂シート210の接続境界面は消失し、各電子部品190が、一体化した第1の樹脂シートに埋め込まれる。
この構成により、基板モジュールユニット110の機械的強度を向上させ、筐体150の曲げ応力等の変形に対する信頼性を向上できる。
また、図1Cに示すように、基板モジュール160は、電子部品190をその電極端子200が露出するように第1の樹脂シート210に埋設し、第1の樹脂シート210の表面に第2の配線パターン180および貫通導体部170を備えた構造である。そして、貫通導体部170は、第1の樹脂シート210の所定の位置にレーザービーム法またはドリル法等によって開口した貫通孔に導電性樹脂を充填することによって形成される。
なお、実装密度を高めるために電子部品190は、チップ状で裏面を研磨することによって薄片化したベアチップを用いることが好ましい。また、電子部品190として、例えばDRAM、SRAM、フラッシュメモリーやFRAM等の半導体メモリーが用いられる。第1の樹脂シート210としては、例えば、ポリエステル系樹脂、塩化ビニル、ポリカーボネート、ポリエーテルエーテルケトン、ポリエーテルケトン、ポリアリールケトン、ポリエーテルイミド、ポリフェニレンサルファイド、シンジオタクチックポリスチレン、熱可塑ポリイミドもしくはアクリロニトリルブタジエンスチレン等の熱可塑樹脂やエポキシ系、アクリル系の熱硬化樹脂が用いられる。
以下に、図2を用いて、本発明の第1の実施の形態の別の例に係る立体的電子回路装置を説明する。
本発明の第1の実施の形態の別の例に係る立体的電子回路装置は、制御回路130を基板モジュールユニット110に搭載するものである。
一般に、筐体150の内面の第1の配線パターン140は立体的に形成する必要があり、平面上に形成する場合と比べて、制御回路130の接続に必要な微細な電極パッドを有する第1の配線パターン140を形成することが難しい。しかし、図2に示す立体的電子回路装置では、筐体150の内面に形成するのは第1の配線パターン140のみで、制御回路130を実装し接続するための微細な電極パッド等を形成する必要がない。そのため、制御回路130と接続する微細な電極パッドを、微細化が容易な平坦な基板モジュールユニット110側に形成することにより、細かいピッチの電極パッドが必要な制御回路130を容易に実装することができる。
以下に、図3と図4Aから図4Cを参照しながら、第1の実施の形態に係る基板モジュールユニット110の製造方法について説明する。
図3は、本発明の第1の実施の形態に係る基板モジュールユニット110の製造方法を説明するフローチャートであり、図4Aから図4Cは、図3の主要な処理ステップにおける要部断面図である。
まず、ステップS1において、一方の面に電極端子200が形成され他方の面を研磨することにより薄片化した電子部品190を用意する。なお、以下では、電子部品190の厚さを約50μmとして説明する。
次に、ステップS2において、電極端子200を有する電子部品190を、厚さ約75μmの熱可塑性樹脂等からなる第1の樹脂シート210上に1個または複数個を所定の位置に載置する。
次に、ステップS3において、電子部品190が載置された第1の樹脂シート210を、例えば熱プレス板の間に挟み、加熱・加圧する。例えば、軟化温度120℃、溶融温度160℃のポリエステル系樹脂の場合、加圧力30kg/cm、加熱温度160℃、プレス時間1分である。これにより、電極端子200が露出した状態で電子部品190が第1の樹脂シート210に埋め込まれる。
なお、第1の樹脂シート210としては、ポリエステル系樹脂、ポリエチレンテレフタレート(PETG)、塩化ビニル、ポリカーボネートやアクリロニトリルブタジエンスチレン等を用いることができる。
次に、ステップS4において、電子部品190の電極端子200の表面の第1の樹脂シート210の残渣をフォトリソグラフィー法とエッチング法またはレーザービーム法等によって除去することにより電極端子200を表面に確実に露出させる。また、第1の樹脂シート210の溶融温度以上に加熱した治具を押し当てることにより、電極端子200を露出させてもよい。なお、このステップS4は、ステップS3において、第1の樹脂シート210に電子部品が埋め込まれたときに、その電極端子200が露出している場合には省略してもよい。
次に、ステップS5において、電子部品190の電極端子200面と反対の面(背面)に、例えば25μm程度の厚みを有する第2の樹脂シート(図示せず)で、ラミネートする。
次に、ステップS6において、電極端子200間を接続する第2の配線パターン180を、例えば導電性ペーストのスクリーン印刷やインクジェット印刷、ディスペンス印刷または転写印刷または金属箔転写、めっき、薄膜形成またはフォトリソグラフィー法等により形成する。
なお、ステップS5は、電子部品190の電極端子200面に第2の配線パターン180を形成するステップS6の後に、第2の樹脂シートでラミネートしてもよい。
以上の方法により、図4Aに示すように、電子部品190が埋め込まれ、第2の配線パターン180が形成された複合樹脂シート220が完成する。
次に、ステップS7において、上記方法によって作製された複合樹脂シート220を基板モジュール160単位毎に切断する。
次に、ステップS8において、図4Bに示すように、例えば6枚の基板モジュール160を積層する。
次に、ステップS9において、この積層された基板モジュール160を、例えば熱プレス板の間に挟み加熱・加圧することによって、6枚の第1の樹脂シート210と第2の樹脂シートが溶融して一体化する。なお、例えば第1の樹脂シート210と第2の樹脂シートが、ポリエチレンテレフタレートの場合、加圧力35kg/cm、加熱温度150℃、プレス時間1分である。
次に、ステップS10において、一体化した基板モジュールの所定の位置に貫通孔を形成し、導電性ペーストを充填、硬化することにより、図4Cに示すような貫通導体部170を備えた基板モジュールユニット110が完成する。
次に、第1の配線パターン140および接続端子120を形成した筐体150に制御回路130を実装する。ここで、第1の配線パターンは、例えばめっき、または導電性ペーストのインクジェット、ディスペンサ、転写等により形成される。
そして、図4Cに示す基板モジュールユニット110を筐体150に嵌め込み、基板モジュールユニット110の第1のランド230と筐体150内面の第2のランド240間を導電性ペースト等により接続する。
なお、基板モジュールユニット110を筐体150に嵌め込み、接続後、絶縁性樹脂等を充填して、基板モジュールユニット110を埋設する構成としてもよい。
以上の方法により、図1Aに示すような立体的電子回路装置100が完成する。
なお、貫通孔は、複合樹脂シート220において、基板モジュール160毎に形成し、切断後、基板モジュール160を積層するときに位置合わせし貫通導体部170として、異なる基板モジュール160間の第2の配線パターン180を接続してもよい。以下の実施の形態においても同様である。
(第2の実施の形態)
図5Aは、本発明の第2の実施の形態に係る立体的電子回路装置の断面図、図5Bは基板モジュールユニットの断面図、図5Cは基板モジュールの断面図である。図5Aから図5Cにおいて、図1と同じ構成については同じ符号を用い説明を省略する。
本発明の第2の実施の形態に係る立体的電子回路装置100は、図5Aに示すように、基板モジュールユニット250が接続端子120、制御回路130および第1の配線パターン140を備えた筐体150に嵌め込まれている。そして、筐体150の内面に形成された第1の配線パターン140と基板モジュールユニット250の第2の配線パターン180が貫通導体部170を介して導電性ペースト等によって電気的、機械的に接続された構造を有する。
また、図5Bに示すように、基板モジュールユニット250は、図5Cに示す基板モジュール260を、例えば4段に積層して加熱・加圧して一体化した構成を有する。そして、各基板モジュール260に形成された第2の配線パターン180間は、接合電子部品270が存在しない領域に設けた貫通導体部170により接続される。なお、接合電子部品270は、一方の面に電極端子200が形成された2個の電子部品190の他方の面同士を接着し一体化して形成したものである。
また、図5Cに示すように、基板モジュール260は、接合電子部品270を第1の樹脂シート210に埋設し、その表面210Aおよび裏面210Bに第2の配線パターン180を設けた構造を有する。この点で、第1の実施の形態の基板モジュール160とは異なるものである。
この構成により、2個の電子部品190を一体化して第1の樹脂シート210に埋設しているので、同じ数の電子部品190を実装する第1の実施の形態の基板モジュール160と比較して、基板モジュール260の薄型化が可能である。そして、規格化された実装空間においては、電子部品190の実装密度を向上できる。さらに、薄片化した電子部品190を重ねて貼り合わせることによって、変形等に対する強度が増し信頼性が向上するという効果を奏する。
以下に、図6を用いて、本発明の第2の実施の形態の別の例に係る立体的電子回路装置を説明する。
本発明の第2の実施の形態の別の例に係る立体的電子回路装置100は、制御回路130を基板モジュールユニット250に搭載するものである。
一般に、筐体150の内面に立体的に第1の配線パターン140を形成する場合、平面上に形成する場合に比べて微細な電極パッド等を形成することは難しい。
しかし、図6に示す立体的電子回路装置では、筐体150の内面に形成するのは配線ピッチが粗い第1の配線パターン140のみで、制御回路130を実装するための細かいピッチの電極パッドを形成する必要がない。そのため、制御回路130と接続する微細な電極パッドを、微細化が容易な平坦な基板モジュールユニット250側に形成することにより、細かいピッチの電極パッドが必要な制御回路130を容易に実装することができる。
以下に、図7と図8Aから図8Dを参照しながら、本発明の第2の実施の形態に係る基板モジュールユニット250の製造方法について説明する。
図7は、本発明の第2の実施の形態に係る基板モジュールユニット250の製造方法を説明するフローチャートである。図8Aから図8Dは、図7の主要な処理ステップにおける要部断面図である。
まず、ステップS1において、一方の面に電極端子200が形成された2個の電子部品190の他方の面同士を、例えば樹脂接着剤等で接着して接合電子部品270を作製する。例えば、各電子部品190の厚さを約50μmとすれば、接合電子部品270の厚さは約100μmである。
次に、ステップS2において、1個または複数個の接合電子部品270を厚さ約125μmの熱可塑性樹脂からなる第1の樹脂シート210上の所定の位置に載置する。
次に、ステップS3において、例えば熱プレス板の間に挟み、加熱・加圧する。
これにより、接合電子部品270は、少なくともその電極端子200面が露出した状態で第1の樹脂シート210に埋め込まれる。このとき、必要に応じて、接合電子部品270の電極端子200上の第1の樹脂シート210の残渣をフォトリソグラフィー法またはレーザービーム法等によって除去することにより、電極端子200を第1の樹脂シート210の表面210Aと裏面210Bに露出させてもよい。
次に、ステップS4において、表面210Aおよび裏面210B側の電極端子200間を接続する第2の配線パターン180をスクリーン印刷法またはフォトリソグラフィー法等により第1の樹脂シート210上に形成する。その結果、図8Aに示すような接合電子部品270が埋め込まれ、第2の配線パターン180が形成された多数の基板モジュール260を含む複合樹脂シート360が完成する。
次に、ステップS5において、図8Bに示すように、上記方法によって作製された複合樹脂シート360を基板モジュール260毎に折り畳み、その基板モジュール間に第2の樹脂シート280を配置して積層する。ここで、第2の樹脂シート280は、基板モジュール260間の絶縁性を確保するものである。なお、図8Bは、積層される状態を分かりやすくするために、層間を離した状態で示している。
次に、ステップS6において、この折り畳まれた複合樹脂シート360を、例えば熱プレス板の間に挟み加熱・加圧することにより、第1の樹脂シート210および第2の樹脂シート280が互いに溶融して一体化する。なお、第1の樹脂シートと第2の樹脂シートの材料が、例えばポリエチレンテレフタレートの場合、加圧力35kg/cm、加熱温度120℃、プレス時間1分である。なお、第1の樹脂シートと第2の樹脂シートの材質が同じである必要は特にないが、溶融温度が同程度である方が好ましい。また、第1の樹脂シートと第2の樹脂シートの材質が異なる場合、第1の樹脂シートよりも第2の樹脂シートの溶融温度が低い方が、電子部品等の位置ずれを防ぐ上で好ましい。他の実施の形態においても同様である。
次に、ステップS7において、折り畳まれた複合樹脂シート360の端部290を切断すると、図8Cに示すように積層された複数の基板モジュール260が完成する。
次に、ステップS8において、一体化した基板モジュール260の接合電子部品270の存在しない領域に貫通孔を形成し、貫通孔に導電性ペースト等を充填して硬化すると、図8Dに示すような貫通導体部170を備えた基板モジュールユニット250が完成する。
なお、筐体内で平面方向の実装空間に余裕がある場合、ステップS7とステップS8を省略し、図8Bの折り畳んで積層した状態で実装空間に収納してもよい。この場合、折り畳みの部分で第2の配線パターンが断線しない程度に折り曲げる必要がある。
本発明の第2の実施の形態においては、接合電子部品270の電極端子200の配列順序が、通常、第1の樹脂シート210の表面210A側の電子部品190と裏面210B側の電子部品190とで異なる。
そこで、図9を用いて、基板モジュールユニット250の接合電子部品270の電極端子200と接続する第2の配線パターン180の一例を説明する。
図9は、基板モジュール260の第1の樹脂シートの表面210Aに形成される第2の配線パターン180と、これらの基板モジュール260が第2の樹脂シート280を介して積層された状態を示している。図面の表記上、基板モジュール260の第1の樹脂シートの裏面210Bに形成される第2の配線パターンは図示していないが、表面210Aの第2の配線パターン180と同様に、電子部品190の同じ電極端子200同士を接続して左右のランド300に接続されている。基板モジュール260の第1の樹脂シートの表面210Aのランド300とその直下の裏面210Bのランド300とは同じ電極端子200に対応するものであって、貫通導体部170によって電気的に接続されている。そして、これらの基板モジュール260を積層して基板モジュールユニットが形成される。なお、便宜上、第2の樹脂シートには貫通導体部を図示していない。
また、上記第2の実施の形態では、個別の電子部品を貼り合せる例で説明したが、本発明はこれに限られない。例えば、特に、接合電子部品が半導体メモリーなどの同一形状を有する電子部品で構成される場合には、以下の方法により接合電子部品を生産性よく得ることができる。
すなわち、まず、例えば一方の表面に電極端子を有する複数個の半導体メモリーが形成された、例えばシリコン基板などの2枚のウエハの他方の面同士を位置合わせし、貼り合わせる。
次に、貼り合わされたウエハを半導体メモリー毎にダイシングなどで切断加工することにより、個別の接合電子部品に分離する。
これにより、貼り合わされる半導体メモリー同士の位置ずれが少ない接合電子部品を効率よく形成することができる。
また、上記第2の実施の形態では、複合樹脂シートを折り畳んで基板モジュールユニットを形成する例で説明したが、本発明はこれに限られない。例えば、基板モジュール毎に、個別に切断し、それらを積層することにより基板モジュールユニットを形成してもよい。これにより、端部となる部分が必要でないため、複合樹脂シートにおける基板モジュールの収率を向上できる。
(第3の実施の形態)
図10Aは本発明の第3の実施の形態に係る立体的電子回路装置の断面図、図10Bは基板モジュールユニットの断面図、図10Cは基板モジュールの断面図である。図10Aから図10Cにおいて、図5と同じ構成については同じ符号を用い説明を省略する。
本発明の第3の実施の形態に係る立体的電子回路装置100は、図10Aから図10Cに示すように、基板モジュールユニット310が接続端子120、制御回路130および第1の配線パターン140を備えた筐体150に嵌め込まれている。そして、筐体150の内面に形成された第1の配線パターン140と基板モジュールユニット310の第2の配線パターン180が貫通導体部170を介して導電性ペースト等によって電気的、機械的に接続された構造を有する。
また、図10Bに示すように、基板モジュールユニット310は、図10Cに示す基板モジュール320を、例えば4段に積層して加熱・加圧して一体化した構成を有する。そして、各基板モジュール320に形成された第2の配線パターン180間は、接合電子部品330が存在しない領域に設けた貫通導体部170により接続される。
また、図10Cに示すように、基板モジュール320は、接合電子部品330を第1の樹脂シート210に埋設し、その表面210Aおよび裏面210Bの少なくとも一方に第2の配線パターン180を設けた構造を有する。
ここで、接合電子部品330は、一方の面で対向する2辺近傍に電極端子を有する2個の電子部品340、350を厚み方向に重ならないように配置し、その他方の面同士を接着し一体化して形成されている。この点で、第2の実施の形態の基板モジュール260とは異なるものである。
この構成により、第2の実施の形態の第2の樹脂シートを必要としない薄型の基板モジュールユニットを得ることができるものである。
以下に、その理由について説明する。
図11Aと図11Bは、基板モジュール320間で対向する接合電子部品330の電極端子200と接続する第2の配線パターン180の一例を説明する図である。
図11Aは、図11Bの下側に配置した基板モジュール320に形成された第2の配線パターン180を説明する模式図である。図中の黒丸は、図11Bの上側に配置した基板モジュール320の電子部品340の電極端子200の配置を示し、番号は電極端子200の配列順序を表している。同様に、図中の白丸は、図11Bの下側に配置した基板モジュール320の電子部品350の電極端子200の配置を示し、番号は電極端子200の配列順序を表している。
そして、図11Aに示す第2の配線パターン180により、積層された基板モジュール320間で対向する接合電子部品330は、その同じ番号の電極端子200同士が接続されるものである。
つまり、図11Bに示すように、電子部品340、350をずらして他方の面同士を貼り合わせた場合、電極端子200の配列順序が異なっても、同じ電極端子200同士を接続することができる。そのため、第2の配線パターン180は、積層する基板モジュール320の一方に形成すればよく、電極端子200の同じ配列順序同士を接続することができるものである。
これにより、第2の実施の形態の立体的電子回路装置100の第2の樹脂シート280が必要でなくなる。その結果、さらに基板モジュール320の薄型化が可能となるとともに、限られた実装空間において電子部品などの実装密度が向上できる。
以下に、図12と図13Aから図13Dを参照しながら、本発明の第3の実施の形態に係る基板モジュールユニット310の製造方法について説明する。
図12は、本発明の第3の実施の形態に係る基板モジュールユニット310の製造方法を説明するフローチャートである。図13Aから図13Dは、図12の主要な処理ステップにおける要部断面図である。
まず、ステップS1において、一方に面で対向する2辺近傍に電極端子200が形成された2個の電子部品340、350の他方の面同士を電極端子200方向に対して互いにずらして、例えば樹脂接着剤等で接着して接合電子部品330を作製する。例えば、電子部品340、350の厚さを約50μmとすれば、接合電子部品330の厚さは約100μmである。
次に、ステップS2において、1個または複数個の接合電子部品330を厚さ約125μmの熱可塑性樹脂からなる第1の樹脂シート210上の所定の位置に載置する。
次に、ステップS3において、例えば熱プレス板の間に挟み、加熱・加圧する。
これにより、接合電子部品330は、少なくともその電極端子200面が露出した状態で第1の樹脂シート210に埋め込まれる。このとき、必要に応じて、接合電子部品330の電極端子200上の第1の樹脂シート210の残渣をフォトリソグラフィー法またはレーザービーム法等によって除去することにより、電極端子200を第1の樹脂シート210の表面210Aと裏面210Bに露出させてもよい。
次に、ステップS4において、第1の樹脂シート210の表面210Aおよび裏面210Bの少なくとも一方に、接合電子部品330の電極端子200間を接続する、図11Aに示すような第2の配線パターン180をスクリーン印刷法またはフォトリソグラフィー法等により形成する。ここで、第2の配線パターン180は、基板モジュールユニットの最外層となるいずれかの基板モジュールの両面に形成する必要があるが、それ以外の積層される基板モジュールには、積層する面と反対側の面のみに形成すればよい。
これにより、図13Aに示すような接合電子部品330が埋め込まれ、第2の配線パターン180が形成された多数の基板モジュール320を含む複合樹脂シート370が完成する。
次に、ステップS5において、図13Bに示すように、上記方法によって作製された複合樹脂シート370を基板モジュール320毎に折り畳んで積層する。なお、図13Bは、積層される状態を分かりやすくするために、層間を離した状態で示している。
次に、ステップS6において、この折り畳まれた複合樹脂シート370を、例えば熱プレス板の間に挟み加熱・加圧する。これにより、各基板モジュール320の第1の樹脂シート210は溶融して一体化する。例えば、第1の樹脂シートの材料が、例えばポリエチレンテレフタレートの場合、加圧力35kg/cm、加熱温度120℃、プレス時間1分である。
次に、ステップS7において、折り畳まれた複合樹脂シート370の端部290を切断すると、図13Cに示すように積層された複数の基板モジュール320が完成する。
次に、ステップS8において、一体化した基板モジュール320の接合電子部品330の存在しない領域に貫通孔を形成し、貫通孔に導電性ペースト等を充填して硬化すると、図13Dに示すような貫通導体部170を備えた基板モジュールユニット310が完成する。
以下に、図14を用いて、本発明の第3の実施の形態の別の例に係る立体的電子回路装置を説明する。
本発明の第3の実施の形態の別の例に係る立体的電子回路装置100は、制御回路130を基板モジュールユニット310に搭載するものである。
この構成により、制御回路130と接続する電極パッドを、微細化が容易な平坦な基板モジュールユニット310側に形成することにより、電極パッドのピッチが細かい制御回路130を容易に実装することができる。
なお、上記第3の実施の形態では、複合樹脂シートを折り畳んで基板モジュールユニットを形成する例で説明したが、本発明はこれに限られない。例えば、基板モジュール毎に、個別に切断し、それらを積層することにより基板モジュールユニットを形成してもよい。これにより、端部となる部分が必要でないため、複合樹脂シートにおける基板モジュールの収率を向上できる。
また、上記各実施の形態に係る立体的電子回路装置をICカードおよびメモリーカードとして図15に示すような携帯電話やパーソナルコンピュータ等の電子機器に用いることにより、電子機器の高性能化や高機能化を容易に実現できる。
本発明に係る立体的電子回路装置は、マザー基板が不要になるとともに、限られた実装空間に電子部品の実装密度を向上させて積層することが可能になるので、大容量化や高機能化を実現する情報記憶装置やそれらを搭載する電子機器に有用である。
本発明は、電子部品を実装した基板モジュールを筐体内に内蔵したコンパクトな立体的電子回路装置とそれを用いた電子機器およびその製造方法に関する。
近年、ICカードの高機能化、メモリーカードの大容量化が進む中で、半導体素子等を高密度に実装できる電子回路装置が求められている。また、モバイル機器の高機能、軽薄短小化に伴って、電子回路装置には、さらに高機能化とコンパクト化が求められている。例えば、メモリーカードの場合、規格サイズ内でいかにして記憶容量を増大させるかが重要である。また、回路基板においては、接続ピッチの微細化や多層化によって実装密度を向上させるアプローチとともに、半導体素子や電子部品を実装したモジュール基板を立体的に積層することによって実装密度を向上させる技術開発が盛んになっている。
特開2002−207986号公報(以下、「特許文献」と記す)には、図16に示すように、マザー基板400の片面にメモリーチップ410が実装されたメモリーモジュール基板420を2層に積層するとともに、マザー基板400の他方の面に上記のメモリーチップ410を制御する回路制御素子430を実装し、筐体480に組み込んだ構造のメモリーカードが開示されている。
このメモリーカードは、メモリーモジュール基板420間は直径約300μmのCuボール440または導電性膜で被覆された弾性体によって接続されている。また、同様に下側のメモリーモジュール基板420の下面とマザー基板400との間も同様にCuボール450または導電性膜で被覆された弾性体によって接続されている。さらに、マザー基板400の上面にはバイパス用のチップコンデンサ460が搭載され、下面には外部回路と接続するための接続端子470が設けられている。
しかしながら、特許文献に記載された従来の電子回路装置では、メモリーモジュール基板間およびメモリーモジュール基板とマザー基板との間をCuボールまたは導電性膜で被覆された弾性体によって配線接続している。しかし、Cuボールの大きさで基板間の距離を確保し、メモリーチップの接触を防ぐ必要があるため、Cuボールの大きさを小さくできない。
また、配線接続は、メモリーモジュール基板からマザー基板への一方向でしか形成できない。さらに、論理ICやASIC等の異なるICを混載するメモリーモジュール基板は積層数が増えるほど接続する電極数が増加するため、微細な配線接続が必要である。そのため、Cuボールで配線接続するには微細化が困難であるが、例えばCuボール同士が接触しないように、千鳥状に配置すれば可能となる。しかし、その場合には、接続電極のための面積が大きくなるため、反対に半導体素子等の実装面積が小さくなるという課題がある。
また、上述の接続工程では、Cuボールまたは弾性体を所定の位置に固定することが難しく、作業性、歩留まりが低い。
さらに、マザー基板が必要であるため半導体素子を実装する空間が制限され、小型、薄型化が困難である。例えば、特に、メモリーカードのように規格によりサイズが決まっているものにおいては、実装空間の制限が厳しい。つまり、メモリー容量を増やすために半導体素子数を増やそうとしても、メモリーカードのサイズが規格により一定であるため実現できない。さらに、ICカードの場合にも、主に厚さに関して同様の規格がある。
そのため、これらの電子回路装置において、規格化されたサイズの筐体内にどのように実装するかが課題である。
また、これらの電子回路装置は、大量生産品であるため、作業性がよく自動化が容易な製造方法とともに、高い信頼性が求められる。
また、メモリーカードを変形させた場合、モジュール基板はCuボールを支点とし、モジュール基板自体が撓むため、実装されている半導体素子等が割れやすいという課題もある。
上述したような課題を解決するために、本発明の立体的電子回路装置は、制御回路と、接続端子および第1の配線パターンを備える筐体と、電子部品をその電極端子が露出するように第1の樹脂シートに埋設し、第1の樹脂シートの表面に電極端子と接続する第2の配線パターンを備えた複数の基板モジュールを第2の樹脂シートを介して積層して一体化し、異なる基板モジュール間の第2の配線パターン間を貫通導体部により接続した基板モジュールユニットとを有し、基板モジュールユニットが筐体に嵌め込まれ、筐体の第1の配線パターンと貫通導体部とが接続される構成を有する。
この構成により、電子部品を埋設した基板モジュールを必要数積層し一体化した基板モジュールユニットを、筐体の内面に形成した第1の配線パターンと接続するため、接続部材等で実装密度が制限されることなく薄型で高密度に実装できる立体的電子回路装置が得られる。さらに、一体化された基板モジュールユニットにより、機械的強度が向上し信頼性に優れた立体的電子回路装置を実現できる。
また、本発明の立体的電子回路は、制御回路と、接続端子および第1の配線パターンを備える筐体と、一方の面の対向する2辺近傍に電極端子が形成された2個の電子部品の他方の面同士を互いの電極端子の位置をずらして接着し一体化した接合電子部品を、電極端子の表面が露出するように第1の樹脂シートに埋設し、第1の樹脂シートの表面に電極端子と接続する第2の配線パターンを備えた複数の基板モジュールを積層して一体化し、異なる基板モジュール間の第2の配線パターン間を貫通導体部により接続した基板モジュールユニットとを有し、基板モジュールユニットが筐体に嵌め込まれ、筐体の第1の配線パターンと貫通導体部とが接続される構成を有する。
この構成により、積層された基板モジュール間に第2の樹脂シートを必要としないため、さらに薄型化を実現できる。そのため、実装空間の限られた筐体で電子部品の高密度実装を可能とする。
また、本発明の立体的電子回路装置の製造方法は、筐体に、接続端子、制御回路および第1の配線パターンを形成するステップと、一方の面に電極端子が形成された電子部品と電極端子の表面を露出させるように電子部品を埋設した第1の樹脂シートと第1の樹脂シートの表面に露出させた電極端子と接続する第2の配線パターンと第2の配線パターン間を接続する貫通導体部を有する複数の基板モジュール間を第2の樹脂シートを介して積層して一体化し、貫通導体部で接続された基板モジュールユニットを形成するステップと、基板モジュールユニットの貫通導体部と、筐体の第1の配線パターンとを接続するステップとを具備する。
さらに、本発明の立体的電子回路装置の製造方法は、筐体に、接続端子、制御回路および第1の配線パターンを形成するステップと、一方の面の対向する2辺近傍に電極端子を有する2個の電子部品の他方の面同士を互いの電極端子の位置をずらして接着し一体化した接合電子部品と電極端子を露出させるように接合電子部品を埋設した第1の樹脂シートと第1の樹脂シートの表面に露出させた電極端子と接続する第2の配線パターンを有する複数の基板モジュールを積層して一体化し、異なる基板モジュール間の第2の配線パターン間を貫通導体部で接続された基板モジュールユニットを形成するステップと、基板モジュールユニットの貫通導体部と、筐体の第1の配線パターンとを接続するステップとを具備する。
これらの方法により、薄型で、電子部品を高密度に実装した基板モジュールを積層し一体化することで、限られた実装空間で大容量化や高機能化した立体的電子回路装置を生産性よく作製できる。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、図面においては、内部を詳細に説明するために拡大して示している。
(第1の実施の形態)
図1Aは本発明の第1の実施の形態に係る立体的電子回路装置の断面図、図1Bは基板モジュールユニットの断面図、図1Cは基板モジュールの断面図である。
図1Aに示すように、本発明の第1の実施の形態に係る立体的電子回路装置100は基板モジュールユニット110が接続端子120、半導体素子等からなる制御回路130および第1の配線パターン140を備えた筐体150に嵌め込まれている。そして、筐体150の内面に形成された第1の配線パターン140と基板モジュールユニット110の第2の配線パターン180が貫通導体部170を介して導電性ペースト、はんだや異方性導電樹脂等によって電気的、機械的に接続されて立体的電子回路装置100が構成される。
ここで、制御回路130は半導体素子からなるLSIであって、筐体150の内面に形成された第1の配線パターン140の電極パッド(図示せず)に、例えばフリップチップ法で実装されている。
この構成により、基板モジュールユニット110を実装するためのマザー基板が不要になり、筺体150内に、基板モジュール160の実装空間を広く取ることができる。そのため、厚みが規定されるメモリーカードやICカード等において、基板モジュール160を多層化した基板モジュールユニット110により大容量化が容易となる。なお、筐体150には、外部回路や電子機器と接続するための接続端子120が筐体150と一体的に設けられている。
ここで、筐体150は、例えばポリエーテルイミド(PEI)、ポリエーテルスルフォン(PES)、ポリサルフォン(PSF)、シンジオタクチックポリスチレン(SPS)、ポリアミド樹脂(PA)、ポリフェニレンオキシド(PPO)、ポリフェニレンエーテル(PPE)、ポリフタルアミド(PPA)や液晶ポリマー(LCP)等の樹脂で形成される。
また、第1の配線パターン140や接続端子120の電極は、例えばCuめっき、Cu箔や導電性ペースト等で形成される。
また、図1Bに示すように、基板モジュールユニット110は、例えば、図1Cに示す基板モジュール160を6枚積層し、加熱・加圧することによって相互に融着させて一体化される。そして、異なる基板モジュール160に形成された第2の配線パターン180間を貫通導体部170により電気的、機械的に接続された構造を有する。このとき、各基板モジュール160の第1の樹脂シート210の接続境界面は消失し、各電子部品190が、一体化した第1の樹脂シートに埋め込まれる。
この構成により、基板モジュールユニット110の機械的強度を向上させ、筐体150の曲げ応力等の変形に対する信頼性を向上できる。
また、図1Cに示すように、基板モジュール160は、電子部品190をその電極端子200が露出するように第1の樹脂シート210に埋設し、第1の樹脂シート210の表面に第2の配線パターン180および貫通導体部170を備えた構造である。そして、貫通導体部170は、第1の樹脂シート210の所定の位置にレーザービーム法またはドリル法等によって開口した貫通孔に導電性樹脂を充填することによって形成される。
なお、実装密度を高めるために電子部品190は、チップ状で裏面を研磨することによって薄片化したベアチップを用いることが好ましい。また、電子部品190として、例えばDRAM、SRAM、フラッシュメモリーやFRAM等の半導体メモリーが用いられる。第1の樹脂シート210としては、例えば、ポリエステル系樹脂、塩化ビニル、ポリカーボネート、ポリエーテルエーテルケトン、ポリエーテルケトン、ポリアリールケトン、ポリエーテルイミド、ポリフェニレンサルファイド、シンジオタクチックポリスチレン、熱可塑ポリイミドもしくはアクリロニトリルブタジエンスチレン等の熱可塑樹脂やエポキシ系、アクリル系の熱硬化樹脂が用いられる。
以下に、図2を用いて、本発明の第1の実施の形態の別の例に係る立体的電子回路装置を説明する。
本発明の第1の実施の形態の別の例に係る立体的電子回路装置は、制御回路130を基板モジュールユニット110に搭載するものである。
一般に、筐体150の内面の第1の配線パターン140は立体的に形成する必要があり、平面上に形成する場合と比べて、制御回路130の接続に必要な微細な電極パッドを有する第1の配線パターン140を形成することが難しい。しかし、図2に示す立体的電子回路装置では、筐体150の内面に形成するのは第1の配線パターン140のみで、制御回路130を実装し接続するための微細な電極パッド等を形成する必要がない。そのため、制御回路130と接続する微細な電極パッドを、微細化が容易な平坦な基板モジュールユニット110側に形成することにより、細かいピッチの電極パッドが必要な制御回路130を容易に実装することができる。
以下に、図3と図4Aから図4Cを参照しながら、第1の実施の形態に係る基板モジュールユニット110の製造方法について説明する。
図3は、本発明の第1の実施の形態に係る基板モジュールユニット110の製造方法を説明するフローチャートであり、図4Aから図4Cは、図3の主要な処理ステップにおける要部断面図である。
まず、ステップS1において、一方の面に電極端子200が形成され他方の面を研磨することにより薄片化した電子部品190を用意する。なお、以下では、電子部品190の厚さを約50μmとして説明する。
次に、ステップS2において、電極端子200を有する電子部品190を、厚さ約75μmの熱可塑性樹脂等からなる第1の樹脂シート210上に1個または複数個を所定の位置に載置する。
次に、ステップS3において、電子部品190が載置された第1の樹脂シート210を、例えば熱プレス板の間に挟み、加熱・加圧する。例えば、軟化温度120℃、溶融温度160℃のポリエステル系樹脂の場合、加圧力30kg/cm、加熱温度160℃、プレス時間1分である。これにより、電極端子200が露出した状態で電子部品190が第1の樹脂シート210に埋め込まれる。
なお、第1の樹脂シート210としては、ポリエステル系樹脂、ポリエチレンテレフタレート(PETG)、塩化ビニル、ポリカーボネートやアクリロニトリルブタジエンスチレン等を用いることができる。
次に、ステップS4において、電子部品190の電極端子200の表面の第1の樹脂シート210の残渣をフォトリソグラフィー法とエッチング法またはレーザービーム法等によって除去することにより電極端子200を表面に確実に露出させる。また、第1の樹脂シート210の溶融温度以上に加熱した治具を押し当てることにより、電極端子200を露出させてもよい。なお、このステップS4は、ステップS3において、第1の樹脂シート210に電子部品が埋め込まれたときに、その電極端子200が露出している場合には省略してもよい。
次に、ステップS5において、電子部品190の電極端子200面と反対の面(背面)に、例えば25μm程度の厚みを有する第2の樹脂シート(図示せず)で、ラミネートする。
次に、ステップS6において、電極端子200間を接続する第2の配線パターン180を、例えば導電性ペーストのスクリーン印刷やインクジェット印刷、ディスペンス印刷または転写印刷または金属箔転写、めっき、薄膜形成またはフォトリソグラフィー法等により形成する。
なお、ステップS5は、電子部品190の電極端子200面に第2の配線パターン180を形成するステップS6の後に、第2の樹脂シートでラミネートしてもよい。
以上の方法により、図4Aに示すように、電子部品190が埋め込まれ、第2の配線パターン180が形成された複合樹脂シート220が完成する。
次に、ステップS7において、上記方法によって作製された複合樹脂シート220を基板モジュール160単位毎に切断する。
次に、ステップS8において、図4Bに示すように、例えば6枚の基板モジュール160を積層する。
次に、ステップS9において、この積層された基板モジュール160を、例えば熱プレス板の間に挟み加熱・加圧することによって、6枚の第1の樹脂シート210と第2の樹脂シートが溶融して一体化する。なお、例えば第1の樹脂シート210と第2の樹脂シートが、ポリエチレンテレフタレートの場合、加圧力35kg/cm、加熱温度150℃、プレス時間1分である。
次に、ステップS10において、一体化した基板モジュールの所定の位置に貫通孔を形成し、導電性ペーストを充填、硬化することにより、図4Cに示すような貫通導体部170を備えた基板モジュールユニット110が完成する。
次に、第1の配線パターン140および接続端子120を形成した筐体150に制御回路130を実装する。ここで、第1の配線パターンは、例えばめっき、または導電性ペーストのインクジェット、ディスペンサ、転写等により形成される。
そして、図4Cに示す基板モジュールユニット110を筐体150に嵌め込み、基板モジュールユニット110の第1のランド230と筐体150内面の第2のランド240間を導電性ペースト等により接続する。
なお、基板モジュールユニット110を筐体150に嵌め込み、接続後、絶縁性樹脂等を充填して、基板モジュールユニット110を埋設する構成としてもよい。
以上の方法により、図1Aに示すような立体的電子回路装置100が完成する。
なお、貫通孔は、複合樹脂シート220において、基板モジュール160毎に形成し、切断後、基板モジュール160を積層するときに位置合わせし貫通導体部170として、異なる基板モジュール160間の第2の配線パターン180を接続してもよい。以下の実施の形態においても同様である。
(第2の実施の形態)
図5Aは、本発明の第2の実施の形態に係る立体的電子回路装置の断面図、図5Bは基板モジュールユニットの断面図、図5Cは基板モジュールの断面図である。図5Aから図5Cにおいて、図1と同じ構成については同じ符号を用い説明を省略する。
本発明の第2の実施の形態に係る立体的電子回路装置100は、図5Aに示すように、基板モジュールユニット250が接続端子120、制御回路130および第1の配線パターン140を備えた筐体150に嵌め込まれている。そして、筐体150の内面に形成された第1の配線パターン140と基板モジュールユニット250の第2の配線パターン180が貫通導体部170を介して導電性ペースト等によって電気的、機械的に接続された構造を有する。
また、図5Bに示すように、基板モジュールユニット250は、図5Cに示す基板モジュール260を、例えば4段に積層して加熱・加圧して一体化した構成を有する。そして、各基板モジュール260に形成された第2の配線パターン180間は、接合電子部品270が存在しない領域に設けた貫通導体部170により接続される。なお、接合電子部品270は、一方の面に電極端子200が形成された2個の電子部品190の他方の面同士を接着し一体化して形成したものである。
また、図5Cに示すように、基板モジュール260は、接合電子部品270を第1の樹脂シート210に埋設し、その表面210Aおよび裏面210Bに第2の配線パターン180を設けた構造を有する。この点で、第1の実施の形態の基板モジュール160とは異なるものである。
この構成により、2個の電子部品190を一体化して第1の樹脂シート210に埋設しているので、同じ数の電子部品190を実装する第1の実施の形態の基板モジュール160と比較して、基板モジュール260の薄型化が可能である。そして、規格化された実装空間においては、電子部品190の実装密度を向上できる。さらに、薄片化した電子部品190を重ねて貼り合わせることによって、変形等に対する強度が増し信頼性が向上するという効果を奏する。
以下に、図6を用いて、本発明の第2の実施の形態の別の例に係る立体的電子回路装置を説明する。
本発明の第2の実施の形態の別の例に係る立体的電子回路装置100は、制御回路130を基板モジュールユニット250に搭載するものである。
一般に、筐体150の内面に立体的に第1の配線パターン140を形成する場合、平面上に形成する場合に比べて微細な電極パッド等を形成することは難しい。
しかし、図6に示す立体的電子回路装置では、筐体150の内面に形成するのは配線ピッチが粗い第1の配線パターン140のみで、制御回路130を実装するための細かいピッチの電極パッドを形成する必要がない。そのため、制御回路130と接続する微細な電極パッドを、微細化が容易な平坦な基板モジュールユニット250側に形成することにより、細かいピッチの電極パッドが必要な制御回路130を容易に実装することができる。
以下に、図7と図8Aから図8Dを参照しながら、本発明の第2の実施の形態に係る基板モジュールユニット250の製造方法について説明する。
図7は、本発明の第2の実施の形態に係る基板モジュールユニット250の製造方法を説明するフローチャートである。図8Aから図8Dは、図7の主要な処理ステップにおける要部断面図である。
まず、ステップS1において、一方の面に電極端子200が形成された2個の電子部品190の他方の面同士を、例えば樹脂接着剤等で接着して接合電子部品270を作製する。例えば、各電子部品190の厚さを約50μmとすれば、接合電子部品270の厚さは約100μmである。
次に、ステップS2において、1個または複数個の接合電子部品270を厚さ約125μmの熱可塑性樹脂からなる第1の樹脂シート210上の所定の位置に載置する。
次に、ステップS3において、例えば熱プレス板の間に挟み、加熱・加圧する。
これにより、接合電子部品270は、少なくともその電極端子200面が露出した状態で第1の樹脂シート210に埋め込まれる。このとき、必要に応じて、接合電子部品270の電極端子200上の第1の樹脂シート210の残渣をフォトリソグラフィー法またはレーザービーム法等によって除去することにより、電極端子200を第1の樹脂シート210の表面210Aと裏面210Bに露出させてもよい。
次に、ステップS4において、表面210Aおよび裏面210B側の電極端子200間を接続する第2の配線パターン180をスクリーン印刷法またはフォトリソグラフィー法等により第1の樹脂シート210上に形成する。その結果、図8Aに示すような接合電子部品270が埋め込まれ、第2の配線パターン180が形成された多数の基板モジュール260を含む複合樹脂シート360が完成する。
次に、ステップS5において、図8Bに示すように、上記方法によって作製された複合樹脂シート360を基板モジュール260毎に折り畳み、その基板モジュール間に第2の樹脂シート280を配置して積層する。ここで、第2の樹脂シート280は、基板モジュール260間の絶縁性を確保するものである。なお、図8Bは、積層される状態を分かりやすくするために、層間を離した状態で示している。
次に、ステップS6において、この折り畳まれた複合樹脂シート360を、例えば熱プレス板の間に挟み加熱・加圧することにより、第1の樹脂シート210および第2の樹脂シート280が互いに溶融して一体化する。なお、第1の樹脂シートと第2の樹脂シートの材料が、例えばポリエチレンテレフタレートの場合、加圧力35kg/cm、加熱温度120℃、プレス時間1分である。なお、第1の樹脂シートと第2の樹脂シートの材質が同じである必要は特にないが、溶融温度が同程度である方が好ましい。また、第1の樹脂シートと第2の樹脂シートの材質が異なる場合、第1の樹脂シートよりも第2の樹脂シートの溶融温度が低い方が、電子部品等の位置ずれを防ぐ上で好ましい。他の実施の形態においても同様である。
次に、ステップS7において、折り畳まれた複合樹脂シート360の端部290を切断すると、図8Cに示すように積層された複数の基板モジュール260が完成する。
次に、ステップS8において、一体化した基板モジュール260の接合電子部品270の存在しない領域に貫通孔を形成し、貫通孔に導電性ペースト等を充填して硬化すると、図8Dに示すような貫通導体部170を備えた基板モジュールユニット250が完成する。
なお、筐体内で平面方向の実装空間に余裕がある場合、ステップS7とステップS8を省略し、図8Bの折り畳んで積層した状態で実装空間に収納してもよい。この場合、折り畳みの部分で第2の配線パターンが断線しない程度に折り曲げる必要がある。
本発明の第2の実施の形態においては、接合電子部品270の電極端子200の配列順序が、通常、第1の樹脂シート210の表面210A側の電子部品190と裏面210B側の電子部品190とで異なる。
そこで、図9を用いて、基板モジュールユニット250の接合電子部品270の電極端子200と接続する第2の配線パターン180の一例を説明する。
図9は、基板モジュール260の第1の樹脂シートの表面210Aに形成される第2の配線パターン180と、これらの基板モジュール260が第2の樹脂シート280を介して積層された状態を示している。図面の表記上、基板モジュール260の第1の樹脂シートの裏面210Bに形成される第2の配線パターンは図示していないが、表面210Aの第2の配線パターン180と同様に、電子部品190の同じ電極端子200同士を接続して左右のランド300に接続されている。基板モジュール260の第1の樹脂シートの表面210Aのランド300とその直下の裏面210Bのランド300とは同じ電極端子200に対応するものであって、貫通導体部170によって電気的に接続されている。そして、これらの基板モジュール260を積層して基板モジュールユニットが形成される。なお、便宜上、第2の樹脂シートには貫通導体部を図示していない。
また、上記第2の実施の形態では、個別の電子部品を貼り合せる例で説明したが、本発明はこれに限られない。例えば、特に、接合電子部品が半導体メモリーなどの同一形状を有する電子部品で構成される場合には、以下の方法により接合電子部品を生産性よく得ることができる。
すなわち、まず、例えば一方の表面に電極端子を有する複数個の半導体メモリーが形成された、例えばシリコン基板などの2枚のウエハの他方の面同士を位置合わせし、貼り合わせる。
次に、貼り合わされたウエハを半導体メモリー毎にダイシングなどで切断加工することにより、個別の接合電子部品に分離する。
これにより、貼り合わされる半導体メモリー同士の位置ずれが少ない接合電子部品を効率よく形成することができる。
また、上記第2の実施の形態では、複合樹脂シートを折り畳んで基板モジュールユニットを形成する例で説明したが、本発明はこれに限られない。例えば、基板モジュール毎に、個別に切断し、それらを積層することにより基板モジュールユニットを形成してもよい。これにより、端部となる部分が必要でないため、複合樹脂シートにおける基板モジュールの収率を向上できる。
(第3の実施の形態)
図10Aは本発明の第3の実施の形態に係る立体的電子回路装置の断面図、図10Bは基板モジュールユニットの断面図、図10Cは基板モジュールの断面図である。図10Aから図10Cにおいて、図5と同じ構成については同じ符号を用い説明を省略する。
本発明の第3の実施の形態に係る立体的電子回路装置100は、図10Aから図10Cに示すように、基板モジュールユニット310が接続端子120、制御回路130および第1の配線パターン140を備えた筐体150に嵌め込まれている。そして、筐体150の内面に形成された第1の配線パターン140と基板モジュールユニット310の第2の配線パターン180が貫通導体部170を介して導電性ペースト等によって電気的、機械的に接続された構造を有する。
また、図10Bに示すように、基板モジュールユニット310は、図10Cに示す基板モジュール320を、例えば4段に積層して加熱・加圧して一体化した構成を有する。そして、各基板モジュール320に形成された第2の配線パターン180間は、接合電子部品330が存在しない領域に設けた貫通導体部170により接続される。
また、図10Cに示すように、基板モジュール320は、接合電子部品330を第1の樹脂シート210に埋設し、その表面210Aおよび裏面210Bの少なくとも一方に第2の配線パターン180を設けた構造を有する。
ここで、接合電子部品330は、一方の面で対向する2辺近傍に電極端子を有する2個の電子部品340、350を厚み方向に重ならないように配置し、その他方の面同士を接着し一体化して形成されている。この点で、第2の実施の形態の基板モジュール260とは異なるものである。
この構成により、第2の実施の形態の第2の樹脂シートを必要としない薄型の基板モジュールユニットを得ることができるものである。
以下に、その理由について説明する。
図11Aと図11Bは、基板モジュール320間で対向する接合電子部品330の電極端子200と接続する第2の配線パターン180の一例を説明する図である。
図11Aは、図11Bの下側に配置した基板モジュール320に形成された第2の配線パターン180を説明する模式図である。図中の黒丸は、図11Bの上側に配置した基板モジュール320の電子部品340の電極端子200の配置を示し、番号は電極端子200の配列順序を表している。同様に、図中の白丸は、図11Bの下側に配置した基板モジュール320の電子部品350の電極端子200の配置を示し、番号は電極端子200の配列順序を表している。
そして、図11Aに示す第2の配線パターン180により、積層された基板モジュール320間で対向する接合電子部品330は、その同じ番号の電極端子200同士が接続されるものである。
つまり、図11Bに示すように、電子部品340、350をずらして他方の面同士を貼り合わせた場合、電極端子200の配列順序が異なっても、同じ電極端子200同士を接続することができる。そのため、第2の配線パターン180は、積層する基板モジュール320の一方に形成すればよく、電極端子200の同じ配列順序同士を接続することができるものである。
これにより、第2の実施の形態の立体的電子回路装置100の第2の樹脂シート280が必要でなくなる。その結果、さらに基板モジュール320の薄型化が可能となるとともに、限られた実装空間において電子部品などの実装密度が向上できる。
以下に、図12と図13Aから図13Dを参照しながら、本発明の第3の実施の形態に係る基板モジュールユニット310の製造方法について説明する。
図12は、本発明の第3の実施の形態に係る基板モジュールユニット310の製造方法を説明するフローチャートである。図13Aから図13Dは、図12の主要な処理ステップにおける要部断面図である。
まず、ステップS1において、一方に面で対向する2辺近傍に電極端子200が形成された2個の電子部品340、350の他方の面同士を電極端子200方向に対して互いにずらして、例えば樹脂接着剤等で接着して接合電子部品330を作製する。例えば、電子部品340、350の厚さを約50μmとすれば、接合電子部品330の厚さは約100μmである。
次に、ステップS2において、1個または複数個の接合電子部品330を厚さ約125μmの熱可塑性樹脂からなる第1の樹脂シート210上の所定の位置に載置する。
次に、ステップS3において、例えば熱プレス板の間に挟み、加熱・加圧する。
これにより、接合電子部品330は、少なくともその電極端子200面が露出した状態で第1の樹脂シート210に埋め込まれる。このとき、必要に応じて、接合電子部品330の電極端子200上の第1の樹脂シート210の残渣をフォトリソグラフィー法またはレーザービーム法等によって除去することにより、電極端子200を第1の樹脂シート210の表面210Aと裏面210Bに露出させてもよい。
次に、ステップS4において、第1の樹脂シート210の表面210Aおよび裏面210Bの少なくとも一方に、接合電子部品330の電極端子200間を接続する、図11Aに示すような第2の配線パターン180をスクリーン印刷法またはフォトリソグラフィー法等により形成する。ここで、第2の配線パターン180は、基板モジュールユニットの最外層となるいずれかの基板モジュールの両面に形成する必要があるが、それ以外の積層される基板モジュールには、積層する面と反対側の面のみに形成すればよい。
これにより、図13Aに示すような接合電子部品330が埋め込まれ、第2の配線パターン180が形成された多数の基板モジュール320を含む複合樹脂シート370が完成する。
次に、ステップS5において、図13Bに示すように、上記方法によって作製された複合樹脂シート370を基板モジュール320毎に折り畳んで積層する。なお、図13Bは、積層される状態を分かりやすくするために、層間を離した状態で示している。
次に、ステップS6において、この折り畳まれた複合樹脂シート370を、例えば熱プレス板の間に挟み加熱・加圧する。これにより、各基板モジュール320の第1の樹脂シート210は溶融して一体化する。例えば、第1の樹脂シートの材料が、例えばポリエチレンテレフタレートの場合、加圧力35kg/cm、加熱温度120℃、プレス時間1分である。
次に、ステップS7において、折り畳まれた複合樹脂シート370の端部290を切断すると、図13Cに示すように積層された複数の基板モジュール320が完成する。
次に、ステップS8において、一体化した基板モジュール320の接合電子部品330の存在しない領域に貫通孔を形成し、貫通孔に導電性ペースト等を充填して硬化すると、図13Dに示すような貫通導体部170を備えた基板モジュールユニット310が完成する。
以下に、図14を用いて、本発明の第3の実施の形態の別の例に係る立体的電子回路装置を説明する。
本発明の第3の実施の形態の別の例に係る立体的電子回路装置100は、制御回路130を基板モジュールユニット310に搭載するものである。
この構成により、制御回路130と接続する電極パッドを、微細化が容易な平坦な基板モジュールユニット310側に形成することにより、電極パッドのピッチが細かい制御回路130を容易に実装することができる。
なお、上記第3の実施の形態では、複合樹脂シートを折り畳んで基板モジュールユニットを形成する例で説明したが、本発明はこれに限られない。例えば、基板モジュール毎に、個別に切断し、それらを積層することにより基板モジュールユニットを形成してもよい。これにより、端部となる部分が必要でないため、複合樹脂シートにおける基板モジュールの収率を向上できる。
また、上記各実施の形態に係る立体的電子回路装置をICカードおよびメモリーカードとして図15に示すような携帯電話やパーソナルコンピュータ等の電子機器に用いることにより、電子機器の高性能化や高機能化を容易に実現できる。
本発明に係る立体的電子回路装置は、マザー基板が不要になるとともに、限られた実装空間に電子部品の実装密度を向上させて積層することが可能になるので、大容量化や高機能化を実現する情報記憶装置やそれらを搭載する電子機器に有用である。
本発明の第1の実施の形態に係る立体的電子回路装置の断面図 本発明の第1の実施の形態に係る立体的電子回路装置の基板モジュールユニットの断面図 本発明の第1の実施の形態に係る立体的電子回路装置の基板モジュールの断面図 本発明の第1の実施の形態の別の例に係る立体的電子回路装置の断面図 本発明の第1の実施の形態に係る基板モジュールユニットの製造方法を説明するフローチャート 本発明の第1の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第1の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第1の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第2の実施の形態に係る立体的電子回路装置の断面図 本発明の第2の実施の形態に係る立体的電子回路装置の基板モジュールユニットの断面図 本発明の第2の実施の形態に係る立体的電子回路装置の基板モジュールの断面図 本発明の第2の実施の形態の別の例に係る立体的電子回路装置の断面図 本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明するフローチャート 本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第2の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第2の実施の形態に係る基板モジュールの表面に形成される第2の配線パターンとこれらの基板モジュールの積層方法を説明する分解斜視図 本発明の第3の実施の形態に係る立体的電子回路装置の断面図 本発明の第3の実施の形態に係る立体的電子回路装置の基板モジュールユニットの断面図 本発明の第3の実施の形態に係る立体的電子回路装置の基板モジュールの断面図 本発明の第3の実施の形態に係る基板モジュールに形成される第2の配線パターンを説明する模式図 図11Aの第2の配線パターンと接合電子部品の電極端子との対応関係を説明する断面図 本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明するフローチャート 本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第3の実施の形態に係る基板モジュールユニットの製造方法を説明する要部断面図 本発明の第3の実施の形態の別の例に係る立体的電子回路装置の断面図 立体的電子回路装置を用いた電子機器の一例を説明する図 従来のメモリーカードの概略構造を示す断面図
符号の説明
100 立体的電子回路装置
110,250,310 基板モジュールユニット
120 接続端子
130 制御回路
140 第1の配線パターン
150 筐体
160,260,320 基板モジュール
170 貫通導体部
180 第2の配線パターン
190,340,350 電子部品
200 電極端子
210 第1の樹脂シート
210A (第1の樹脂シートの)表面
210B (第1の樹脂シートの)裏面
220,360,370 複合樹脂シート
230 第1のランド
240 第2のランド
270,330 接合電子部品
280 第2の樹脂シート
290 端部
300 ランド

Claims (13)

  1. 制御回路と、
    接続端子および第1の配線パターンを備える筐体と、
    電子部品をその電極端子が露出するように第1の樹脂シートに埋設し、前記第1の樹脂シートの表面に前記電極端子と接続する第2の配線パターンを備えた複数の基板モジュールを第2の樹脂シートを介して積層して一体化し、異なる前記基板モジュール間の前記第2の配線パターン間を貫通導体部により接続した基板モジュールユニットとを有し、
    前記基板モジュールユニットが前記筐体に嵌め込まれ、前記筐体の前記第1の配線パターンと前記貫通導体部とが接続されていることを特徴とする立体的電子回路装置。
  2. 前記電子部品が、一方の面に電極端子が形成された2個の電子部品の他方の面同士を接着して一体化してなる接合電子部品であることを特徴とする請求項1に記載の立体的電子回路装置。
  3. 制御回路と、
    接続端子および第1の配線パターンを備える筐体と、
    一方の面の対向する2辺近傍に電極端子が形成された2個の電子部品の他方の面同士を互いの前記電極端子の位置をずらして接着し一体化した接合電子部品を、前記電極端子の表面が露出するように第1の樹脂シートに埋設し、前記第1の樹脂シートの表面に前記電極端子と接続する第2の配線パターンを備えた複数の基板モジュールを積層して一体化し、異なる前記基板モジュール間の前記第2の配線パターン間を貫通導体部により接続した基板モジュールユニットとを有し、
    前記基板モジュールユニットが前記筐体に嵌め込まれ、前記筐体の前記第1の配線パターンと前記貫通導体部とが接続されていることを特徴とする立体的電子回路装置。
  4. 前記制御回路が、前記筐体の前記第1の配線パターンと接続されていることを特徴とする請求項1または請求項3に記載の立体的電子回路装置。
  5. 前記制御回路が、前記基板モジュールユニットに搭載されていることを特徴とする請求項1または請求項3に記載の立体的電子回路装置。
  6. 前記電子部品が半導体メモリーからなり、前記制御回路が前記半導体メモリーを制御する半導体素子からなることを特徴とする請求項1または請求項3に記載の立体的電子回路装置。
  7. 請求項6に記載の立体的電子回路装置を用いたことを特徴とする電子機器。
  8. 筐体に、接続端子、制御回路および第1の配線パターンを形成するステップと、
    一方の面に電極端子が形成された電子部品と前記電極端子の表面を露出させるように前記電子部品を埋設した第1の樹脂シートと前記第1の樹脂シートの表面に露出させた前記電極端子と接続する第2の配線パターンと前記第2の配線パターン間を接続する貫通導体部を有する複数の基板モジュール間を第2の樹脂シートを介して積層して一体化し、前記貫通導体部で接続された基板モジュールユニットを形成するステップと、
    前記基板モジュールユニットの前記貫通導体部と、前記筐体の前記第1の配線パターンとを接続するステップと、
    を備えたことを特徴とする立体的電子回路装置の製造方法。
  9. 前記電子部品が、一方の面に電極端子が形成された2個の電子部品を一対として、前記電子部品の他方の面同士を接着して一体化した接合電子部品であることを特徴とする請求項8に記載の立体的電子回路装置の製造方法。
  10. 筐体に、接続端子、制御回路および第1の配線パターンを形成するステップと、
    一方の面の対向する2辺近傍に電極端子を有する2個の電子部品の他方の面同士を互いの前記電極端子の位置をずらして接着し一体化した接合電子部品と前記電極端子を露出させるように前記接合電子部品を埋設した第1の樹脂シートと前記第1の樹脂シートの表面に露出させた前記電極端子と接続する第2の配線パターンを有する複数の基板モジュールを積層して一体化し、異なる前記基板モジュール間の前記第2の配線パターン間を貫通導体部で接続された基板モジュールユニットを形成するステップと、
    前記基板モジュールユニットの前記貫通導体部と、前記筐体の前記第1の配線パターンとを接続するステップと、
    を備えたことを特徴とする立体的電子回路装置の製造方法。
  11. 前記基板モジュールユニットを形成するステップは、前記接合電子部品が埋設された前記第1の樹脂シートと前記第1の樹脂シートの表面に露出させた前記電極端子と接続する前記第2の配線パターンと前記第2の配線パターンを被覆する前記第2の樹脂シートおよび、前記第2の配線パターンと接続するとともに、前記第2の樹脂シートの表面まで露出する前記貫通導体部を有する基板モジュールが複数に連続して形成された複合樹脂シートを、前記接合電子部品が対向するように前記基板モジュール毎に折り畳み、一体的に形成することを特徴とする請求項9に記載の立体的電子回路装置の製造方法。
  12. 前記基板モジュールユニットを形成するステップは、前記接合電子部品が埋設された前記第1の樹脂シートと前記第1の樹脂シートの表面に露出させた前記電極端子と接続する前記第2の配線パターンおよび、前記第2の配線パターンと接続するとともに、前記第1の樹脂シートの表面まで露出する前記貫通導体部を有する基板モジュールが複数に連続して形成された複合樹脂シートを、前記接合電子部品が対向するように前記基板モジュール毎に折り畳み、一体的に形成することを特徴とする請求項10に記載の立体的電子回路装置の製造方法。
  13. 前記接合電子部品は半導体メモリーからなり、2枚のウエハを電極端子形成面とは反対面同士を対向させ、前記ウエハ上の前記半導体メモリー同士を位置合わせして接着した後、一括して切断して形成することを特徴とする請求項9に記載の立体的電子回路装置の製造方法。
JP2006535695A 2004-09-08 2005-08-31 立体的電子回路装置の製造方法 Expired - Fee Related JP4424351B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004261091 2004-09-08
JP2004261091 2004-09-08
PCT/JP2005/015892 WO2006027981A1 (ja) 2004-09-08 2005-08-31 立体的電子回路装置とそれを用いた電子機器およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2006027981A1 true JPWO2006027981A1 (ja) 2008-05-08
JP4424351B2 JP4424351B2 (ja) 2010-03-03

Family

ID=36036266

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006535695A Expired - Fee Related JP4424351B2 (ja) 2004-09-08 2005-08-31 立体的電子回路装置の製造方法

Country Status (4)

Country Link
US (1) US7768795B2 (ja)
JP (1) JP4424351B2 (ja)
CN (1) CN100539135C (ja)
WO (1) WO2006027981A1 (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
JP5012896B2 (ja) * 2007-06-26 2012-08-29 株式会社村田製作所 部品内蔵基板の製造方法
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
JP5763924B2 (ja) 2008-03-12 2015-08-12 インヴェンサス・コーポレーション ダイアセンブリを電気的に相互接続して取り付けられたサポート
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
CN102067310B (zh) 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
JP2010021306A (ja) * 2008-07-10 2010-01-28 Hitachi Ltd 半導体装置
JP5112275B2 (ja) * 2008-12-16 2013-01-09 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP5528000B2 (ja) * 2009-04-06 2014-06-25 キヤノン株式会社 半導体装置の製造方法
WO2010116694A2 (en) 2009-04-06 2010-10-14 Canon Kabushiki Kaisha Method of manufacturing semiconductor device
JP5550252B2 (ja) * 2009-04-06 2014-07-16 キヤノン株式会社 半導体装置の製造方法
JP5215244B2 (ja) * 2009-06-18 2013-06-19 新光電気工業株式会社 半導体装置
KR101715426B1 (ko) 2009-06-26 2017-03-10 인벤사스 코포레이션 지그재그 구조로 적층된 다이용 전기 인터커넥트
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US9165907B2 (en) 2010-02-22 2015-10-20 Interposers Gmbh Method and a system for producing a semi-conductor module
CN104106320B (zh) * 2012-02-17 2017-04-19 株式会社村田制作所 元器件内置基板
JP5574068B2 (ja) * 2012-02-17 2014-08-20 株式会社村田製作所 部品内蔵基板
JP6171280B2 (ja) * 2012-07-31 2017-08-02 味の素株式会社 半導体装置の製造方法
US8860202B2 (en) * 2012-08-29 2014-10-14 Macronix International Co., Ltd. Chip stack structure and manufacturing method thereof
US8963311B2 (en) * 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
CN103811475A (zh) * 2012-11-02 2014-05-21 钰桥半导体股份有限公司 具有背对背内嵌半导体元件及内建定位件的半导体组体板
BR122017018407B1 (pt) * 2013-09-27 2022-09-20 Intel Corporation Montagem de semicondutor e processo para produzir uma montagem de semicondutor
KR102084540B1 (ko) * 2013-10-16 2020-03-04 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9786632B2 (en) 2015-07-30 2017-10-10 Mediatek Inc. Semiconductor package structure and method for forming the same
CN105023901B (zh) * 2015-08-13 2017-10-24 上海航天电子通讯设备研究所 一种基于铝基板的三维叠层芯片的封装结构及其制备方法
FR3042308B1 (fr) 2015-10-13 2018-02-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Boitier pour composants microelectroniques
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10741498B2 (en) * 2018-07-12 2020-08-11 Samsung Electronics Co., Ltd. Semiconductor package

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0134648B1 (ko) * 1994-06-09 1998-04-20 김광호 노이즈가 적은 적층 멀티칩 패키지
KR100447035B1 (ko) * 1996-11-21 2004-09-07 가부시키가이샤 히타치세이사쿠쇼 반도체 장치의 제조방법
JP3375555B2 (ja) * 1997-11-25 2003-02-10 松下電器産業株式会社 回路部品内蔵モジュールおよびその製造方法
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP2000269411A (ja) 1999-03-17 2000-09-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001077294A (ja) 1999-09-02 2001-03-23 Nec Corp 半導体装置
JP2001175834A (ja) 1999-12-17 2001-06-29 Toshiba Corp カード型電子機器およびその製造方法
JP2001217388A (ja) * 2000-02-01 2001-08-10 Sony Corp 電子装置およびその製造方法
US6985363B2 (en) * 2000-10-02 2006-01-10 Matsushita Electric Industrial Co., Ltd. Card type recording medium and production method therefor
JP4436582B2 (ja) * 2000-10-02 2010-03-24 パナソニック株式会社 カード型記録媒体及びその製造方法
DE10164800B4 (de) * 2001-11-02 2005-03-31 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
JP2003218319A (ja) * 2002-01-18 2003-07-31 Ibiden Co Ltd マルチチップ半導体装置
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP3524545B2 (ja) 2002-01-23 2004-05-10 松下電器産業株式会社 回路部品内蔵モジュールの製造方法
JP2006165175A (ja) * 2004-12-06 2006-06-22 Alps Electric Co Ltd 回路部品モジュールおよび電子回路装置並びに回路部品モジュールの製造方法

Also Published As

Publication number Publication date
JP4424351B2 (ja) 2010-03-03
CN101015057A (zh) 2007-08-08
WO2006027981A1 (ja) 2006-03-16
CN100539135C (zh) 2009-09-09
US7768795B2 (en) 2010-08-03
US20080094793A1 (en) 2008-04-24

Similar Documents

Publication Publication Date Title
JP4424351B2 (ja) 立体的電子回路装置の製造方法
JP4716038B2 (ja) 電子部品及びその製造方法
JP5084509B2 (ja) 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法
TW473950B (en) Semiconductor device and its manufacturing method, manufacturing apparatus, circuit base board and electronic machine
JP4225036B2 (ja) 半導体パッケージ及び積層型半導体パッケージ
WO2011102561A1 (ja) 多層プリント配線基板およびその製造方法
JP5610105B1 (ja) 電子部品内蔵モジュール
JP2009164160A (ja) 半導体デバイス積層体および実装方法
US20050275088A1 (en) Circuit module and method for manufacturing the same
JP4407527B2 (ja) 部品内蔵モジュールの製造方法
JP4285309B2 (ja) 電子回路モジュールの製造方法と多層電子回路モジュールおよびその製造方法
JP5462450B2 (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
JP2000299542A (ja) 積層型回路基板およびその製造方法
JP2007123774A (ja) プリント回路板、電子機器、およびプリント回路板の製造方法
JP5641072B2 (ja) 回路基板
JP2005135995A (ja) 回路部品内蔵モジュール、回路部品内蔵モジュールの製造方法、および多層構造回路部品内蔵モジュール、多層構造回路部品内蔵モジュールの製造方法
JP4329251B2 (ja) 積層型半導体装置の製造方法
JP2003031954A (ja) 電子部品内蔵型多層基板とその製造方法
JP2008529283A (ja) 誘電体の表面に埋め込まれた金属トレースを有する相互接続要素を作る構成および方法
JP2001119148A (ja) Icチップ内蔵多層基板及びその製造方法
JP2006202870A (ja) 立体的電子回路モジュールとその製造方法およびそれらを用いた電子装置
JP4479392B2 (ja) メモリーモジュール製造方法
JP2002230504A (ja) Icカード及びicカードの製造方法
JP2000277681A (ja) 配線基板、半導体装置及びその製造方法、回路基板並びに電子機器
JP4715870B2 (ja) 半導体パッケージ及び積層型半導体パッケージ

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090727

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091019

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091130

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131218

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees