CN103811475A - 具有背对背内嵌半导体元件及内建定位件的半导体组体板 - Google Patents

具有背对背内嵌半导体元件及内建定位件的半导体组体板 Download PDF

Info

Publication number
CN103811475A
CN103811475A CN201310532911.4A CN201310532911A CN103811475A CN 103811475 A CN103811475 A CN 103811475A CN 201310532911 A CN201310532911 A CN 201310532911A CN 103811475 A CN103811475 A CN 103811475A
Authority
CN
China
Prior art keywords
semiconductor element
keeper
layer
vertical direction
intermediate layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310532911.4A
Other languages
English (en)
Inventor
林文强
王家忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuqiao Semiconductor Co Ltd
Bridge Semiconductor Corp
Original Assignee
Yuqiao Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/062,939 external-priority patent/US20140048955A1/en
Application filed by Yuqiao Semiconductor Co Ltd filed Critical Yuqiao Semiconductor Co Ltd
Publication of CN103811475A publication Critical patent/CN103811475A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

在本发明较佳实施例中，具有背对背内嵌元件及内建定位件的半导体组体板包括：一中间层、一第一定位件、一第一半导体元件、一第一核心层、一第二定位件、一第二半导体元件、一第二核心层、一第一增层电路、一第二增层电路及一被覆穿孔。第一及第二半导体元件是利用第一及第二定位件作为配置导件而设置在中间层的相反表面，第一及第二定位件是侧向对准第一及第二半导体元件。第一及第二核心层侧向覆盖第一及第二半导体元件。第一及第二增层电路于相反垂直方向覆盖半导体元件及核心层，并提供第一及第二半导体元件的信号路由。

Description

具有背对背内嵌半导体元件及内建定位件的半导体组体板
技术领域
本发明是关于一种具有背对背内嵌元件的半导体组体板，尤指一种包含内建定位件的半导体组体板，其中内建定位件是作为背对背内嵌元件的配置导件。
背景技术
电子装置的市场趋势是要求更薄、更智能、且更便宜的可携式电子设备，所述电子设备中所使用的半导体元件需更进一步的缩小其尺寸，并以较低的成本改善其电子性能。各种尝试的方法中，是认为以嵌埋或内建半导体芯片于印刷电路板中以形成模块是最有效率的方法，其可大幅地降低整体的重量、厚度，以及经由内部连接距离的缩短以改善电子性能。
然而，试图于线路板中嵌埋芯片会遭遇许多的问题，举例来说，被嵌埋的芯片会于使用胶附着时以及封装／层压的过程时，因塑料材料的热性质而导致芯片垂直及侧向的位移。在各个热处理阶段的金属、介电质、以及硅之间的热膨胀系数(CTE)不匹配将可能导致设置于其上的增层连接结构的错位。Tanaka等人的美国专利案号7,935,893；Aral的美国专利案号7,944,039；以及Chang的美国专利案号7,405,103揭露了各种为了解决生产良率议题的对准方式，然而其所提出的方式皆无法提供一个用以控制芯片的位移的适当或有效的方法，其是由于芯片下的黏着剂于固化时回流，而因此使原本贴附的芯片于预定的设置位置错位，甚至于使用高度精准的对位标记以及设备时也会产生相同问题。Chino的美国专利申请号2010／0184256揭示了一种树脂密封方法，其将半导体元件固定于支撑体上所形成的黏着层，此方法可有效的于密封程序时控制芯片免于移动，然而此方法并无提供任何对于芯片贴附程序的控制或调整，且用于贴附芯片的黏着剂的回流所造成芯片的错位是无法避免的。Chang等人的美国专利号7,674,986、Hsu等人的美国专利号7,656,040、及Wang等人的美国专利号7,656,015揭露各种具有芯片堆叠结构的封装结构，以满足超高堆集密度的需求。若无法完全解决芯片错位的问题，低产率的情形可能会恶化。
发明内容
本发明是有鉴于以上的情形而发展，其目的在于提供一种半导体组体板，其中该半导体元件是设置于中间层的相反表面的以定位件定义的预定位置上，且通过增层电路提供半导体元件的信号路由。据此，本发明提供一种半导体组体板，其包含一中间层、一第一定位件、一第一半导体元件、一第一核心层、一第二定位件、一第二半导体元件、一第二核心层、一第一增层电路、一第二增层电路及一被覆穿孔。
在一较佳实施例中，第一及第二定位件可分别作为第一和第二半导体元件的配置导件，第一和第二半导体元件是以背对背设置于中间层的相反表面。第一及第二定位件分别靠近第一及第二半导体元件，并分别以侧面方向侧向对准第一及第二半导体元件的外围边缘。第一及第二核心层分别侧向覆盖第一及第二半导体元件。第一及第二增层电路提供第一及第二半导体元件的信号路由。
中间层可为单层结构或多层结构，例如，中间层可为一介电层或一金属层、或一层压基板，其包含一第一金属层、一第二金属层、及位于该第一金属层和该第二金属层间的一介电层。
第一及第二定位件可接触该中间层，并分别自该中间层朝该第一及第二垂直方向延伸、靠近第一及第二半导体元件的外围边缘、及侧向对准第一及第二半导体元件的外围边缘。第一及第二定位件可由金属、光敏性塑料材料、或非光敏性材料制备而成。举例来说，该第一及第二定位件基本上可由铜、铝、镍、铁、锡、或其合金所制备，该第一及第二定位件亦可由环氧树脂或聚酰亚胺所制备。此外，该第一及第二定位件可分别具有图案，以避免该第一及第二半导体元件的不必要移动。举例来说，该第一及第二定位件可各自包括一连续或不连续的条板或突柱阵列。具体来说，该第一及第二定位件可侧向对齐该第一及第二半导体元件的四个侧表面，以防止该第一及第二半导体元件的横向位移。举例来说，该第一及第二定位件可沿着该第一及第二半导体元件的四个侧面、两个对角、或四个角对齐，且该第一半导体元件以及该第一定位件间、及该第二半导体元件以及该第二定位件间的间隙较佳约于0.001至1毫米的范围的内，因此，第一及第二定位件是位于第一及第二半导体元件外侧，可防止第一及第二半导体元件超过最大可接受误差限制所造成的位置错误。此外，该第一及第二定位件的高度较佳为10至200微米。
第一及第二半导体元件可个别包含：其上具有接触垫的主动面、及与主动面相反的非主动面。第一半导体元件的主动面面朝第一垂直方向并背向该中间层，及第一半导体元件的非主动面面朝一第二垂直方向并朝向该中间层。第二半导体元件的主动面面朝该第二垂直方向并背向该中间层，及第二半导体元件的非主动面面朝该第一垂直方向并朝向该中间层。此外，第一及第二半导体元件可通过黏着剂而设置于中间层上。例如，第一黏着剂可接触并位于中间层及第一半导体元件的非主动面之间，同时第二黏着剂可接触并位于中间层及第二半导体元件的非主动面之间。在任何情况下，第一黏着剂可于第二垂直方向与第一定位件共平面，并于第一垂直方向低于第一定位件；同时第二黏着剂可于第一垂直方向与第二定位件共平面，并于第二垂直方向低于第二定位件。当第一及第二半导体元件下方的第一及第二黏着剂是分别在第一及第二垂直方向低于第一及第二定位件，第一及第二定位件可防止第一及第二半导体元件在黏着剂固化时发生不必要的移动。例如，在利用介电层或金属层作为中间层的情况下，第一半导体元件利用第一定位件作为配置导件，从第一垂直方向设置在介电层或金属层上，其中第一定位件是自介电层或金属层朝第一垂直方向延伸。因此，第一半导体元件可通过第一定位件而准确地设置于预定位置，其中第一定位件于第一垂直方向延伸超过第一半导体元件的非主动面并低于第一半导体元件的主动面。同理，第二半导体元件利用第二定位件作为配置导件，从第二垂直方向设置在介电层或金属层上，其中第二定位件是自介电层或金属层朝第二垂直方向延伸。因此，第二半导体元件可通过第二定位件而准确地设置于预定位置，其中第二定位件于第二垂直方向延伸超过第二半导体元件的非主动面并低于第二半导体元件的主动面。另一方面，当使用层压基板作为中间层的情况下，第一半导体元件可利用第一定位件作为配置导件，使用第一黏着剂而设置于层压基板的第一金属层上，其中第一定位件是自层压基板的第一金属层于第一垂直方向延伸，并延伸超过第一半导体元件的非主动面。同理，第二半导体元件可利用第二定位件作为配置导件，使用第二黏着剂而设置于层压基板的第二金属层上，其中第二定位件是自层压基板的第二金属层于第二垂直方向延伸，并延伸超过第二半导体元件的非主动面。第一金属层及第二金属层可通过介电层而互相间隔开来，并作为垂直电磁屏障，可有效屏蔽第一及第二半导体元件免于受到电磁干扰(EMI)。
第一核心层可接触并环绕第一半导体元件的侧壁与第一定位件，并与第一半导体元件的侧壁与第一定位件同型被覆，于第一垂直方向覆盖第一定位件和中间层，且自第一半导体元件和第一定位件侧向延伸至组体板的外围边缘。同理，第二核心层可接触并环绕第二半导体元件的侧壁与第二定位件，并与第二半导体元件的侧壁与第二定位件同型被覆，于第二垂直方向覆盖第二定位件和中间层，且自第二半导体元件和第二定位件侧向延伸至组体板的外围边缘。在任何情况下，第一及第二核心层分别侧向覆盖第一及第二半导体元件及第一及第二定位件，可由预浸材料制成，例如环氧树脂、BT、聚酰亚胺及其他树脂或树脂玻璃复合物。
第一增层电路是于第一垂直方向覆盖第一半导体元件和第一核心层，并电性连接至第一半导体元件的接触垫。第一增层电路可包含第一绝缘层和一个以上的第一导线。例如，第一绝缘层于第一垂直方向覆盖第一半导体元件及第一核心层，并可延伸至组体板的外围边缘，且第一导线自第一绝缘层朝第一垂直方向延伸。第一绝缘层可包含一个以上第一盲孔，其设置为邻接于第一半导体元件的一个以上接触垫。一个以上第一导线是自第一绝缘层朝第一垂直方向延伸，于第一绝缘层上侧向延伸，并于第二垂直方向延伸进入第一盲孔以形成一个以上第一导电盲孔，因而提供第一半导体元件的接触垫的信号路由。当第一导线直接接触第一半导体元件的接触垫时，第一半导体元件及第一增层电路间可不含焊料。
第二增层电路自第二垂直方向覆盖第二半导体元件和第二核心层，且电性连接至第二半导体元件的接触垫。第二增层电路可包含第二绝缘层及一个以上第二导线。例如，第二绝缘层于第二垂直方向覆盖第二半导体元件及第二核心层，并可延伸至组体板的外围边缘，且第二导线自第二绝缘层朝第二垂直方向延伸。第二绝缘层可包括一个以上第二盲孔，其设置为邻接于第二半导体元件的一个以上接触垫。一个以上第二导线自第二绝缘层于第二垂直方向延伸，于第二绝缘层上侧向延伸，并于第一垂直方向延伸进入第二盲孔以形成一个以上第二导电盲孔，进而提供第二半导体元件的接触垫的信号路由。当第二导线直接接触第二半导体元件的接触垫时，第二半导体元件及第二增层电路间可不含焊料。
若有额外的信号路由需求，第一及第二增层电路可包含额外的介电层(例如于第一绝缘层和第一导线上的第三绝缘层、于第二绝缘层和第二导线上的第四绝缘层)、额外的盲孔层(例如第三绝缘层中的第三盲孔、第四绝缘层中的第四盲孔)、以及额外的导线层(例如第三绝缘层上的第三导线、第四绝缘层上的第四导线)。第一及第二增层电路的最外层导线可分别包含一个以上第一及第二内连接垫，以提供电子元件(如半导体芯片、塑料封装、或另一半导体组体)的电性连接。第一内连接垫可包含面朝第一垂直方向的外露接触面，同时第二内连接垫可包含面朝第二垂直方向的外露接触面。因此，组体板可包含电性连接点(例如第一及第二内连接垫)，其是互相电性连接并位于面朝相反垂直方向的相反表面，如此一来，组体板可被堆叠且电子元件可通过各种媒介(包含打线或焊锡凸块)作为电性接点而电性连接至组体板。
被覆穿孔可提供第一增层电路和第二增层电路间的垂直方向信号路由。例如，在第一端的被覆穿孔可延伸至第一增层电路的外或内导电层，并电性连接至第一增层电路的外或内导电层；在第二端的被覆穿孔可延伸至第二增层电路的外或内导电层，并电性连接至第二增层电路的外或内导电层。在任何情况下，被覆穿孔垂直延伸穿过第一核心层、中间层及第二核心层，以提供第一及第二增层电路间的电性连接。
本发明亦提供一种制造具有内嵌背对背半导体元件的半导体组体板的方法，包括：在中间层上形成第一定位件，自中间层于第一垂直方向延伸；利用第一定位件作为第一半导体元件的配置导件，将第一半导体元件设置在中间层上，第一半导体元件包含一其上具有接触垫的主动面、及一非主动面，其中主动面面朝背向中间层的第一垂直方向，非主动面朝向中间层的相反于第一垂直相向的第二垂直方向，且第一定位件是设置于靠近第一半导体元件的外围边缘，及于垂直于垂直方向的侧面方向侧向对准第一半导体元件的外围边缘；提供一第一核心层，其侧向覆盖第一半导体元件及第一定位件；在中间层上形成第二定位件，自中间层朝第二垂直方向延伸；利用第二定位件作为第二半导体元件的配置导件，将第二半导体元件设置在中间层上，第二半导体元件包含一其上具有接触垫的主动面、及一非主动面，其中主动面面朝背向中间层的第二垂直方向，非主动面面朝朝向中间层的第一垂直相向，且第二定位件是设置于靠近第二半导体元件的外围边缘，及于垂直于垂直方向的侧面方向侧向对准第二半导体元件的外围边缘；提供一第二核心层，其侧向覆盖第二半导体元件及第二定位件；形成一第一增层电路，其于第一垂直方向覆盖第一半导体元件和第一核心层，并通过第一导电盲孔而电性连接至第一半导体元件的接触垫；形成一第二增层电路，其于第二垂直方向覆盖第二半导体元件和第二核心层，并通过第二导电盲孔而电性连接至第二半导体元件的接触垫；以及提供一被覆穿孔，其延伸穿过第一核心层、中间层及第二核心层，以提供第一增层电路和第二增层电路间的电性连接。
第一及第二定位件可经由图案化中间层上的金属层而形成、或经由在中间层上图案化沉积金属或塑料材料而形成，且第一及第二定位件可具有相同或不同图案。例如，在中间层上形成第一定位件及第二定位件的步骤可包括：提供一层压基板，其包含第一金属层、第二金属层和位于第一金属层和第二金属层间的介电层；然后移除第一金属层的选定部位以形成第一定位件；然后移除第二金属层的选定部位以形成第二定位件。或者，在中间层上形成第一定位件及第二定位件的步骤可包括：提供一层压基板，其包含第一金属层、第二金属层和位于第一金属层和第二金属层间的介电层；然后移除第一金属层的选定部位以形成第一凹陷部分；在第一凹陷部分沉积第一塑料材料作为第一定位件；移除第一金属层的剩余部分；移除第二金属层的选定部位以形成第二凹陷部分；在第二凹陷部分沉积第二塑料材料作为第二定位件；以及移除第二金属层的剩余部分。据此，第一及第二定位件可作为半导体元件的配置导件，半导体元件是以背对背的形式设置在作为中间层的介电层上。另一方面，在中间层上形成第一定位件及第二定位件的步骤可包括：提供一金属层；然后于金属层上图案化沉积第一定位件；以及在金属层上图案化沉积第二定位件。或者，在中间层上形成第一定位件及第二定位件的步骤可包括：提供一层压基板，其包括第一金属层、第二金属层、以及位于第一金属层和第二金属层间的介电层；然后在第一金属层上图案化沉积第一定位件；以及在第二金属层上图案化沉积第二定位件。据此，第一及第二定位件可作为半导体元件的配置导件，半导体元件以背对背的形式设置于作为中间层的金属层上、或设置于层压基板中作为中间层的第一及第二金属层上。
形成第一增层电路和第二增层电路的步骤可包括：提供一第一绝缘层，其于第一垂直方向覆盖第一半导体元件和第一核心层；提供一第二绝缘层，其于第二垂直方向覆盖第二半导体元件和第二核心层；形成一或多个第一盲孔，其延伸穿过第一绝缘层并对准第一半导体元件的一或多个接触垫；形成一或多个第二盲孔，其延伸穿过第二绝缘层并对准第二半导体元件的一或多个接触垫；形成一或多个第一导线，其自第一绝缘层于第一垂直方向延伸，于第一绝缘层上侧向延伸，且于第二垂直方向延伸穿过第一盲孔，以形成一或多个第一导电盲孔，其是电性连接至第一半导体元件的接触垫；以及，形成一或多个第二导线，其自第二绝缘层于第二垂直方向延伸，于第二绝缘层上侧向延伸，且于第一垂直方向延伸穿过第二盲孔，以形成一或多个第二导电盲孔，其是电性连接至第二半导体元件的接触垫。
第一及第二盲孔可同时形成并可具有相同尺寸，且可同时沉积并图案化第一及第二导线。第一绝缘层及第一导线可具有面朝第一垂直方向的平坦延伸表面，同时第二绝缘层及第二导线可具有面朝第二垂直方向的平坦延伸表面。
提供被覆穿孔的步骤可包含：形成一穿孔，其于垂直方向延伸穿过第一核心层、中间层及第二核心层，然后于穿孔的内侧壁沉积一连接层。
在提供第一增层电路和第二增层电路时可提供被覆穿孔。例如，提供被覆穿孔的步骤可包含：在提供绝缘层的后形成一穿孔，其于垂直方向延伸穿过第一核心层、中间层、第二核心层及绝缘层(例如：延伸穿过第一及第二绝缘层，或更延伸穿过第一、第二、及额外的绝缘层)；然后再沉积导线(例如：第一导线／第二导线或额外导线)时，于穿孔的内侧壁沉积一连接层。
绝缘层可经由各种技术沉积，包含膜压合、辊轮涂布、旋转涂布及喷涂沉积法。盲孔可经由各种技术形成穿过绝缘层，包括激光钻孔、等离子体蚀刻及光刻技术。导线的形成可经由沉积一被覆层，其覆盖该绝缘层并延伸穿过该盲孔，接着利用蚀刻掩膜移除被覆层的选定部分以定义出该导线。该被覆层及连接层可利用各种技术以沉积单层或多层，包括电镀、无电电镀、溅镀及其组合，接着经由各种方式图案化该被覆层，其包括湿蚀刻、电化学蚀刻、激光辅助蚀刻及其组合以定义出该导线。
除非特别描述或在步骤间使用的“然后”一词或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列且可根据所需设计而变化或重新安排。
本发明具有多项优点。定位件可准确地定义半导体元件的放置位置，并防止半导体元件和增层电路间因半导体元件的侧向位移而造成电性连接错误，进而大幅改善产品良率。背对背嵌埋结构可减少组体板的整体厚度。半导体元件和增层电路间可直接电性连接不需焊料，因此利于展现高I／O值以及高性能。三维堆叠组体是通过被覆穿孔和增层电路而垂直连接，减少成本并确保可靠性。由此方法制成的组体板可靠度高、价格低廉、且非常适合大量制造生产。
附图说明
参考随附附图，本发明可通过下述较佳实施例的详细叙述更加清楚明了，其中：
图1至图9是本发明一较佳实施例的组体板的制造方法剖视图，该组体板包含中间层、第一定位件、第一半导体元件、第一核心层、第二定位件、第二半导体元件、第二核心层、双增层电路及被覆穿孔；其中图2A、图2A'及图3A为对应图2、图2’及图3的俯视图，以及图2B至图2E为定位件的其他参考图案的俯视图。
图10至图19是本发明另一较佳实施例的另一组体板的制造方法剖视图，其中内嵌的半导体元件以背对背(back-to-back)的方式设置在层压基板上，该层压基板包含作为半导体元件间的垂直EMI屏障的金属层。
图20至图27是本发明再一较佳实施例的再一组体板的制造方法剖视图，其中内嵌的半导体元件以背对背(back-to-back)的方式设置在金属层上，该金属层作为半导体元件间的垂直EMI屏障。
具体实施方式
在下文中，将提供实施例以详细说明本发明的实施态样。本发明的其他优点以及功效将通过本发明所揭露的内容而更为显著。应当注意的是，所述随附图式为简化的图式，图式中所示的元件数量、形状、以及大小可根据实际条件而进行修改，且元件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用，且不背离本发明所定义的精神与范畴的条件下，可进行各种变化以及调整。
实施例1
图1至图9是本发明一较佳实施例的组体板的制造方法剖视图，该组体板包含中间层、第一定位件、第一半导体元件、第一核心层、第二定位件、第二半导体元件、第二核心层、双增层电路及被覆穿孔。
如图9所示，半导体组体板100包含中间层101、第一定位件113、第一半导体元件31、第一核心层41、第二定位件153、第二半导体元件33、第二核心层43、第一增层电路201、第二增层电路202、及被覆穿孔515。第一及第二半导体元件31、33是分别利用第一及第二定位件113、153作为配置导件，以背对背的方式设置在中间层101的相反表面上。第一定位件113自中间层101于向上方向延伸，并靠近第一半导体元件31的外围边缘。第二定位件153自中间层101于向下方向延伸，并靠近第二半导体元件33的外围边缘。第一核心层41侧向覆盖第一半导体元件31及第一定位件113，且第二核心层43侧向覆盖第二半导体元件33及第二定位件153。第一增层电路201于向上方向覆盖第一半导体元件31及第一核心层41，并通过第一导电盲孔217电性连接第一半导体元件31的接触垫312。第二增层电路202于向下方向覆盖第二半导体元件33及第二核心层43，并通过第二导电盲孔227电性连接第二半导体元件33的接触垫332。被覆穿孔515提供第一增层电路201及第二增层电路202间的电性连接。
图1跟图2为本发明一较佳实施例的在介电层上形成第一定位件的流程剖视图，且图2A为对应图2的俯视图。
图1为具有第一金属层11、介电层13及第二金属层15的层压基板的结构剖视图。介电层13通常为环氧树脂、玻璃环氧树脂、聚酰亚胺、及其类似物所制成，且具有50微米的厚度。第一及第二金属层11、15各自绘示为具有厚度35微米的铜层，然而，第一及第二金属层11、15亦可由其他各种金属材料所制成且不受限于铜层。此外，第一及第二金属层11、15可被各种技术如压合、电镀、无电电镀、蒸镀、溅镀及其组合结合沉积为单层或多层结构，且较佳为具有10至200微米的厚度。
图2及图2A分别为在介电层13上形成第一定位件113的结构剖视图及俯视图。第一定位件113可利用光刻技术及湿式蚀刻移除第一金属层11的选定部位而形成。在此实施例中，第一定位件113由矩形阵列的多个金属突柱所组成，并符合随后设置于介电层13上的半导体元件的四侧。然而，定位件的形式并不受限于此，且可为防止随后设置的半导体元件的不必要位移的任何图案。
图1’及图2’为在介电层上形成第一定位件的另一流程剖视图，且图2A’为对应图2’的俯视图。
图1’为具有一组凹穴111的层压基板剖视图。如上述的层压基板包含第一金属层11、介电层13及第二金属层15，且凹穴111经由移除第一金属层11的选定部位而形成。
图2’及图2A'分别为具有形成在介电层13上的第一定位件113的结构剖视图及俯视图。第一定位件113可经由于凹穴111中点胶或印刷一光敏性塑料材料(如环氧树脂、聚酰亚胺等)或非光敏性材料，接着移除整体第一金属层11而形成。由此，第一定位件113绘示为多个树脂突柱阵列，且符合随后设置的半导体元件的两个对角。
图2B至图2E为定位件的各种参考形式。举例来说，第一定位件113可由一连续或不连续的条板所组成，且符合随后设置的半导体元件的四侧(如图2B及2C所示)、两个对角、或四个角落(如图2D及2E)。
图3及图3A分别为利用第一黏着剂17将第一半导体元件31设置在介电层13上的结构剖视图及俯视图。第一半导体元件31包含主动面311、与主动面311相反的非主动面313、及位于主动面311的多个接触垫312。第一半导体元件31是以其非主动面313面朝介电层13而设置于介电层13上。
第一定位件113可作为第一半导体元件31的配置导件，因而使第一半导体元件31准确地放置在预定位置。第一定位件113自介电层13于向上方向延伸，并延伸超过第一半导体元件31的非主动面313；以及第一定位件113设置于第一半导体元件31的四侧外，并于侧面方面侧向对准第一半导体元件31的四侧。当第一定位件113于侧面方向靠近第一半导体元件31的四个侧表面且符合第一半导体元件31的四个侧表面，及在第一半导体元件31下方的第一黏着剂17低于第一定位件113时，可防止因黏着剂固化而导致的第一半导体元件31的任何不必要位移。第一半导体元件31及第一定位件113间的间隙较佳于约0.001至1毫米的范围内。
图4为层叠有第一核心层41、第一绝缘层211及第一金属板21的结构剖视图。第一核心层41于施加压力以及高温下与第一半导体元件31、第一定位件113及介电层13压合然后固化。因此，第一核心层41于向上方向接触第一定位件113和介电层13，并自第一定位件113和介电层13于向上方向延伸，及侧向覆盖、环绕第一半导体元件31和第一定位件113，并与第一半导体元件31的外围侧表面和第一定位件113同型被覆，且自第一半导体元件31和第一定位件113侧向延伸至结构的外围边缘。第一绝缘层211接触第一金属板21、第一半导体元件31、及第一核心层41，且位于第一金属板21及第一半导体元件31之间、及第一金属板21及第一核心层41之间。第一绝缘层211一般具有50微米的厚度，第一金属板21绘示为17微米厚度的铜层，于施加压力以及高温下，通过施加于第一金属板21向下的压力或／及施加第二金属层15向上的压力，第一绝缘层211是被融熔且压缩，据此，固化的第一绝缘层211提供了第一金属板21与第一半导体元件31之间、以及第一金属板21与第一核心层41之间安全稳固的机械性连接。第一核心层41及第一绝缘层211可为环氧树脂、玻璃环氧树脂、聚酰亚胺、及其类似物。
图5为在介电层13上形成第二定位件153的结构剖视图。在此实施例中，第二定位件153可利用光刻技术及湿式蚀刻移除第二金属层15的选定部位而形成，并具有如图2A所示的图案。如上述，第二定位件153亦可通过图1’至图2’的另一流程所形成，且可设计为如图2B至图2E所示的其他各种图案。
图6为利用第二黏着剂18将第二半导体元件33设置在介电层13的结构剖视图。第二半导体元件33包含主动面331、与主动面331相反的非主动面333、及位于主动面331的多个接触垫332。第二半导体元件33是以其非主动面333面朝介电层13而设置于介电层13上。
第二定位件153可作为第二半导体元件33的配置导件，因而使第二半导体元件33准确地放置在预定位置。第二定位件153自介电层13于向下方向延伸，并延伸超过第二半导体元件33的非主动面333；以及第二定位件153设置于第二半导体元件33的四侧外，并于侧面方面侧向对准第二半导体元件33的四侧。当第二定位件153于侧面方向靠近第二半导体元件33的四个侧表面且符合第二半导体元件33的四个侧表面，及在第二半导体元件33下方的第二黏着剂18低于第二定位件153时，可防止因黏着剂固化而导致的第二半导体元件33的任何不必要位移。第二半导体元件33及第二定位件153间的间隙较佳于约0.001至1毫米的范围内。
图7为层叠有第二核心层43、第二绝缘层221及第二金属板22的结构剖视图。第二核心层43于施加压力以及高温下与第二半导体元件33、第二定位件153及介电层13压合然后固化。因此，第二核心层43于向下方向接触第二定位件153和介电层13，并自第二定位件153和介电层13于向下方向延伸，及侧向覆盖、环绕第二半导体元件33和第二定位件153，并与第二半导体元件33的外围侧表面和第二定位件153同型被覆，且自第二半导体元件33和第二定位件153侧向延伸至结构的外围边缘。第二绝缘层221接触第二金属板22、第二半导体元件33、及第二核心层43，且位于第二金属板22及第二半导体元件33之间、及第二金属板22及第二核心层43之间。第二绝缘层221一般具有50微米的厚度，第二金属板22绘示为17微米厚度的铜层，于施加压力以及高温下，通过施加于第一金属板21向下的压力或／及施加第二金属板22向上的压力，第二绝缘层221是被融熔且压缩，据此，固化的第二绝缘层221提供了第二金属板22与第二半导体元件33之间、以及第二金属板22与第二核心层43之间安全稳固的机械性连接。第二核心层43及第二绝缘层221可为环氧树脂、玻璃环氧树脂、聚酰亚胺、及其类似物。
图8为具有第一盲孔213、第二盲孔223及穿孔511的结构剖视图。第一盲孔213延伸穿过第一金属板21及第一绝缘层211，并对准第一半导体元件31的接触垫312。第二盲孔223延伸穿过第二金属板22及第二绝缘层221，并对准第二半导体元件33的接触垫332。第一及第二盲孔213、223可通过各种技术形成，其包括激光钻孔、等离子体蚀刻及光刻技术，且通常具有50微米的直径。可使用脉冲激光提高激光钻孔效能，或者，可使用金属掩膜以及扫描式激光束。举例来说，可先蚀刻铜板以制造一金属窗口后再照射激光。穿孔511于垂直方向延伸穿过第一金属板21、第一绝缘层211、第一核心层41、介电层13、第二核心层43、第二绝缘层221及第二金属板22。穿孔511可通过机械性钻孔而形成，也可经由其他技术如激光钻孔以及湿式或非湿式的等离子体蚀刻而形成。
请参照图9，通过在第一金属板21上沉积第一被覆层21’并沉积进入第一盲孔213；于第二金属板22上沉积第二被覆层22’并沉积进入第二盲孔223；接着图案化第一及第二金属板21、22及其上的第一及第二被覆层21’、22’，以分别在第一绝缘层211及第二绝缘层221上形成第一导线215及第二导线225。或者，在先前的步骤中未于第一及第二绝缘层211、221上压合第一及第二金属板21、22时，第一及第二绝缘层211、221可被直接金属化以形成第一及第二导线215、225。第一导线215自第一绝缘层211于向上方向延伸，于第一绝缘层211上侧向延伸，并于向下方向延伸进入第一盲孔213以形成第一导电盲孔217，该第一导电盲孔217是直接接触第一半导体元件31的接触垫312。第二导线225自第二绝缘层221于向下方向延伸，于第二绝缘层221上侧向延伸，并于向上方向延伸进入第二盲孔223以形成第二导电盲孔227，该第二导电盲孔227是直接接触第二半导体元件33的接触垫332。因此，第一及第二导线215、225可提供第一及第二半导体元件31、33的信号路由及接地。
亦如图9所示，于穿孔511中沉积连接层513，以形成被覆穿孔515。连接层513为中空管柱，其于侧面方向覆盖穿孔511的内侧壁，并垂直延伸至电性连接第一导线215及第二导线225。或者，连接层513可填充穿孔511。在此情况下，被覆穿孔515为金属柱体，且穿孔511中不具有绝缘填料的空间。
第一及第二被覆层21’、22’及连接层513可通过各种技术沉积形成单层或多层结构，其包括电镀、无电电镀、蒸镀、溅镀及其组合。举例来说，其结构是首先通过将该结构浸入活化剂溶液中，使绝缘层与无电镀铜产生触媒反应，接着以无电电镀方式被覆一薄铜层作为晶种层，然后以电镀方式将所需厚度的第二铜层形成于晶种层上。或者，于晶种层上沉积电镀铜层前，该晶种层可通过溅镀方式形成如钛／铜的晶种层薄膜。一旦达到所需的厚度，即可使用各种技术图案化被覆层以形成第一及第二导线215、225，其包括湿蚀刻、电化学蚀刻、激光辅助蚀刻及其与蚀刻掩膜(图未示)的组合，以定义出第一及第二导线215、225。第一及第二被覆层21’、22’及连接层513较佳为以相同方式同时沉积相同材料，并具有相同厚度。
为了便于说明，第一及第二被覆层21’、22’及连接层513是以单一层表示，由于铜为同质被覆，金属层间的界线(均以虚线绘示)可能不易察觉甚至无法察觉，然而第一被覆层21’与第一绝缘层211之间、第二被覆层22’与第二绝缘层221之间、连接层513与第一绝缘层211之间、连接层513与第一核心层41之间、连接层513与介电层13之间、连接层513与第二核心层43之间、以及连接层513及第二绝缘层221之间的界线则清楚可见。
据此，如图9所示，完成的线路板100包含中间层101、第一定位件113、第一半导体元件31、第一核心层41、第二定位件153、第二半导体元件33、第二核心层43、第一增层电路201、第二增层电路202及被覆穿孔515。中间层101作为介电层13。利用第一及第二定位件113、153作为配置导件，分别将第一及第二半导体元件31、33是以背对背的方式设置在中间层101的相反侧的预定位置，并分别由第一及第二核心层41、43侧向覆盖。第一增层电路201包含第一绝缘层211及第一导线215，且提供第一半导体元件31的接触垫312信号路由。第二增层电路202包含第二绝缘层221及第二导线225，并提供第二半导体元件33的接触垫332信号路由。被覆穿孔515实质上由中间层101、第一核心41、第二核心层43、第一增层电路201及第二增层电路202共享，并提供第一增层电路201及第二增层电路202间的电性连接。
实施例2
图10至图19是本发明另一较佳实施例的另一组体板的制造方法剖视图，其中内嵌的半导体元件以背对背(back-to-back)的方式设置在层压基板上，该层压基板包含作为半导体元件间的垂直EMI屏障的金属层。
为了简要说明的目的，于实施例1中的任何叙述可合并至此处的相同应用部分，且不再重复相同叙述。
图10为层压基板的结构剖视图，层压基板包含第一金属层12、介电层13及第二金属层14，介电层13是位于第一金属层12及第二金属层14之间，第一及第二金属层12，14各自绘示为厚度35微米的铜板。
图11为具有在第一金属层12上形成第一定位件113的结构剖视图。第一定位件113可通过各种技术图案化沉积于第一金属层12上，其包括电镀、无电电镀、蒸镀、溅镀及其组合并利用光刻技术。第一定位件113一般由铜所制成，但亦可使用其他多种金属材料。此外，第一定位件113较佳为具有10至200微米间的厚度，在此实施例中，第一定位件113具有35微米的厚度。
接着，如图12所示，于后续形成被覆穿孔的预定位置形成穿过第一金属层12的开口121。
图13为利用第一黏着剂17将第一半导体元件31设置在第一金属层12上的结构剖视图，第一黏着剂17是位于第一金属层12与第一半导体元件31之间，并接触第一金属层12与第一半导体元件31。第一半导体元件31以其非主动面313面朝第一金属层12而设置在第一金属层上。定位件113自第一金属层12于向上方向延伸，并延伸超过第一半导体元件31的非主动面313，且靠近第一半导体元件31的外围边缘，以作为第一半导体元件31的配置导件。
图14为层叠有第一核心层41、第一绝缘层211及第一金属板21的结构剖视图。第一核心层41接触第一半导体元件31、第一定位件113、第一金属层12及介电层13，并与第一半导体元件31、第一定位件113、第一金属层12及介电层13压合。第一绝缘层211接触第一金属板21、第一半导体元件31、及第一核心层41，并提供第一金属板21与第一半导体元件31之间、第一金属板21与第一核心层41之间的安全稳固的机械性连接。
图15为在第二金属层14上图案化沉积第二定位件153、及形成穿过第二金属层14的开口141的结构剖视图。第二定位件153自第二金属层14朝向下方向延伸。在后续形成被覆穿孔的预定位置上形成开口141。
图16为利用第二黏着剂18将第二半导体元件33设置在第二金属层14上的结构剖视图，第二黏着剂18是位于第二金属层14和第二半导体元件33之间，并接触第二金属层14和第二半导体元件33。第二半导体元件33以其非主动面333面朝第二金属层14而设置于第二金属层14上。第二定位件153于向下方向延伸超过第二半导体元件33的非主动面333，且靠近第二半导体元件33的外围边缘，以作为第二半导体元件33的配置导件。
图17为层叠有第二核心层43、第二绝缘层221及第二金属板22的结构剖视图。第二核心层43接触第二半导体元件33、第二定位件153、第二金属层14及介电层13，并与第二半导体元件33、第二定位件153、第二金属层14及介电层13压合。第二绝缘层221接触第二金属板22、第二半导体元件33、及第二核心层43，并提供第二金属板22与第二半导体元件33之间、及第二金属板22与第二核心层43之间安全稳固的机械性连接。
图18为具有第一盲孔213、第二盲孔223和穿孔511的结构剖视图。第一盲孔213延伸穿过第一金属板21和第一绝缘层211，并对准第一半导体元件31的接触垫312。第二盲孔223延伸穿过第二金属板22和第二绝缘层221，并对准第二半导体元件33的接触垫332。穿孔511对应并轴向对准第一及第二金属层12、14中的开口121、141，并位于开口121、141的中心，且于垂直方向延伸穿过第一金属板21、第一绝缘层211、第一核心层41、介电层13、第二核心层43、第二绝缘层221及第二金属板22。
请参照图19，通过在第一金属板21上沉积第一被覆层21’并沉积进入第一盲孔213、在第二金属板22上沉积第二被覆层22’并沉积进入第二盲孔223，然后图案化第一及第二金属板21、22以及其上的第一及第二被覆层21’、22’，以分别在第一及第二绝缘层211、221上形成第一导线215及第二导线225。并且，在穿孔511中沉积连接层513，以提供被覆穿孔515。
据此，如图19所示，完成的半导体组体板200包含第一及第二半导体元件31、33，其是以背对背的方式设置在中间层101的相反表面上，并通过中间层101的第一及第二金属层12、14防止受到垂直电磁干扰。在此实施例中，中间层101为包含第一金属层12、介电层13及第二金属层14的层压基板。第一及第二半导体元件31、33是分别利用第一及第二定位件113、153作为配置导件，进而设置在第一金属层12及第二金属层14上。因此，第一及第二金属层12、14可作为第一及第二半导体元件31、33的垂直EMI屏障。第一及第二增层电路201、202分别通过第一及第二导电盲孔217、227而提供第一及第二半导体元件31、33的接触垫312、332信号路由。被覆穿孔515提供第一导线215及第二导线225间的垂直信号连接路径。
实施例3
图20至图27是本发明再一较佳实施例的再一组体板的制造方法剖视图，其中内嵌的半导体元件以背对背(back-to-back)的方式设置在金属层上，该金属层作为半导体元件间的垂直EMI屏障。
为了简要说明的目的，于实施例1中的任何叙述可合并至此处的相同应用部分，且不再重复相同叙述。
图20为具有在金属层16上形成第一定位件113的结构剖视图。金属层16绘示为厚度35微米的铜板，第一定位件113是被图案化沉积在金属层16上，并自金属层16朝向上方向延伸。
图21为利用第一黏着剂17将半导体元件31设置在金属层16上的结构剖视图，第一黏着剂17是位于金属层16和第一半导体元件31之间，并接触金属层16和第一半导体元件31。第一半导体元件31以其非主动面313面朝金属层16而设置于金属层16上。第一定位件113于向上方向延伸超过第一半导体元件31的非主动面313，且第一定位件113靠近第一半导体元件31的外围边缘，以作为第一半导体元件31的配置导件。因此，第一半导体元件31可准确地放置在金属层16上的预定位置。
图22为层叠有第一核心层41、第一绝缘层211及第一金属板21的结构剖视图。第一核心层41接触第一半导体元件31、第一定位件113及金属层16，并与第一半导体元件31、第一定位件113及金属层16压合。第一绝缘层211接触第一金属板21、第一半导体元件31、及第一核心层41，并提供第一金属板21及第一半导体元件31之间、第一金属板21及第一核心层41之间安全稳固的机械性连接。
图23为具有在金属层16上形成第二定位件153的结构剖视图。第二定位件113是图案化沉积在金属层16上，并自金属层16于向下方向延伸。亦如图23所示，形成穿过金属层16的开口161。
图24为利用第二黏着剂18将第二半导体元件33设置在金属层16上的结构剖视图，黏着剂18位于金属层16和第二半导体元件33之间，并接触金属层16和第二半导体元件33。第二半导体元件33以其非主动面333面朝金属层16而设置于金属层16上。第二定位件153于向下方向延伸超过第二半导体元件33的非主动面333，并靠近第二半导体元件33的外围边缘，以作为第二半导体元件33的配置导件。因此，第二半导体元件33可准确地放置在金属层16的预定位置。
图25为层叠有第二核心层43、第二绝缘层221和第二金属板22的结构剖视图。第二核心层43接触第二半导体元件33、第二定位件153及金属层16，并与第二半导体元件33、第二定位件153及金属层16压合。第二绝缘层221接触第二金属板22、第二半导体元件33及第二核心层43，并提供第二金属板22和第二半导体元件33之间、及第二金属板22和第二核心层43之间安全稳固的机械性连接。
图26为具有第一盲孔213、第二盲孔223及穿孔511的结构剖视图。第一盲孔213延伸穿过第一金属板21和第一绝缘层211，并对准第一半导体元件31的接触垫312。第二盲孔223延伸穿过第二金属板22及第二绝缘层221，并对准第二半导体元件33的接触垫332。穿孔511于垂直方向延伸穿过第一金属板21、第一绝缘层211、第一核心层41、金属层16、第二核心层43、第二绝缘层221及第二金属板22。
图27为完成的半导体组体板300的结构剖视图，其是经由金属沉积和图案化金属以提供第一导线215、第二导线225及被覆穿孔515。通过在第一金属板21上沉积第一被覆层21’并沉积进入第一盲孔213，然后图案化第一金属板21及其上的第一被覆层21’，以在第一绝缘层211上形成第一导线215。通过在第二金属板22上沉积第二被覆层22’并沉积进入第二盲孔223，然后图案化第二金属板22及其上的第二被覆层22’，以在第二绝缘层221上形成第二导线225。并且，在穿孔511中沉积连接层513以提供被覆穿孔515。因此，第一及第二增层电路201、201的第一及第二导线215、225可通过第一及第二导电盲孔217、227而提供第一及第二半导体元件31、33的信号路由。此外，金属层16是作为第一及第二半导体元件31、33间的中间层101并可减少第一及第二半导体元件31、33的垂直EMI屏障。
上述的组体板仅为说明范例，本发明尚可通过其他多种实施例实现。此外，上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用。组体板可包括多个阵列排序的额外定位件组，用于多个背对背或／及并排的额外半导体元件、被动元件或其他电子元件；且增层电路可包括额外导线，以容纳额外的半导体元件、被动元件或其他电子元件。
半导体元件可为已封装或未封装芯片。此外，该半导体元件可为裸芯片或晶圆级封装芯片(wafer level packaged die)等。定位件可客制化以容纳单一半导体元件，举例来说，定位件的图案可为正方形或矩形，以便与单一半导体元件的形状相同或相似。
在本文中，“邻接”一词意指元件是一体成型(形成单一个体)或相互接触(彼此无间隔或未隔开)。例如，第一半导体元件的接触垫邻接于第一导线，但并未邻接于第二导线。
“重叠”一词意指位于上方并延伸于一下方元件的周缘内。“重叠”包含延伸于该周缘的内、外或坐落于该周缘内。例如，在第一增层电路面朝向上方向时，中间层是重叠于第二半导体元件，此乃因一假想垂直线可同时贯穿中间层与第二半导体元件，不论中间层与第二半导体元件之间是否存有另一同样被该假想垂直线贯穿的元件(如：黏着剂)，且亦不论是否有另一假想垂直线仅贯穿中间层而未贯穿第二半导体元件(第二半导体元件的周缘外)。同样地，中间层是重叠于第二核心层，且第二核心层是被中间层重叠。此外，“重叠”与“位于上方”同义，“被重叠”则与“位于下方”同义。
“接触”一词意指直接接触。例如，第一导电盲孔接触第一半导体元件的接触垫，但第二导电盲孔并未接触第一半导体元件的接触垫。
“覆盖”一词意指于垂直及／或侧面方向上不完全以及完全覆盖。例如，在第一增层电路面朝向上方向的状态下，中间层于向上方向覆盖第二半导体元件，不论是否有另一元件(如：黏着剂)位于中间层与第二半导体元件之间。
“层”字包含图案化及未图案化的层体。例如，当金属层设置于介电层上时，金属层可为一空白未经光刻及湿式蚀刻的平板。此外，“层”可包含多个叠合层。
“对准”一词意指元件间的相对位置，不论元件之间是否彼此保持距离或邻接，或一元件插入且延伸进入另一元件中。例如，当假想的水平线贯穿定位件及半导体元件时，定位件侧向对准于半导体元件，不论定位件与半导体元件之间是否具有其他被假想线贯穿的元件，且不论是否具有另一贯穿半导体元件但不贯穿定位件、或另一贯穿定位件但不贯穿半导体元件的假想水平线。同样地，第一盲孔是对准第一半导体元件的接触垫，且第二盲孔对准第二半导体元件的接触垫。
“靠近”一词意指元件间的间隙的宽度不超过最大可接受范围。如本领域习知通识，当半导体元件以及定位件间的间隙不够窄时，由于半导体元件于间隙中的横向位移而导致半导体元件的位置误差可能会超过可接受的最大误差限制，一旦半导体元件的位置误差超过最大极限时，则不可能使用激光束对准接触垫，而导致半导体元件以及增层电路间的电性连接错误。因此，根据半导体元件的接触垫的尺寸，于本领域的技术人员可经由试误法以确认半导体元件以及定位件间的间隙的最大可接受范围，从而避免半导体元件以及增层电路间的电性连接错误。由此，“定位件靠近半导体元件的外围边缘”的用语是指半导体元件的外围边缘以及定位件间的间隙是窄到足以防止半导体元件的位置误差超过可接受的最大误差限制。
“设置”、“层叠”、“附着”、及“贴附”一语包含接触与非接触单一或多个支撑元件。例如，第一半导体元件是设置于中间层上，不论此第一半导体元件是实际接触中间层或与中间层以一黏着剂相隔。
“电性连接”一词意指直接或间接电性连接。例如，被覆穿孔提供了第一导线的电性连接，其不论被覆穿孔是否邻接第一导线、或经由第三导线电性连接至第一导线。
“上方”一词意指向上延伸，且包含邻接与非邻接元件以及重叠与非重叠元件。例如，当第一增层电路面朝向下方向时，第一定位件于其上方延伸，邻接中间层并自中间层突伸而出。
“下方”一词意指向下延伸，且包含邻接与非邻接元件以及重叠与非重叠元件。例如，在第一增层电路面朝向上方向时，中间层于向下方向延伸于第一半导体元件下方，不论中间层是否邻接第一半导体元件。
“第一垂直方向”及“第二垂直方向”并非取决于组体板的定向，凡熟悉此项技术的人士即可轻易了解其实际所指的方向。例如，第一半导体元件的主动面面朝第一垂直方向，且第二半导体元件的主动面面朝第二垂直方向，此与线路板是否倒置无关。同样地，定位件是于一侧向平面“侧向”对准半导体元件，此与线路板是否倒置、旋转或倾斜无关。因此，该第一及第二垂直方向是彼此相反且垂直于侧面方向，且侧向对准的元件是在垂直于第一与第二垂直方向的侧向平面相交。再者，当第一半导体元件的主动面面朝向下方向、且第二半导体元件的主动面面朝向上方向时，第一垂直方向为向下方向，且第二垂直方向为向上方向；当第一半导体元件的主动面面朝向上方向、且第二半导体元件的主动面面朝向下方向时，第一垂直方向为向上方向，第二垂直方向为向下方向。
本发明的组体板具有多项优点。例如，定位件可作为以背对背方式嵌埋于组体板中的半导体元件的精准的配置导件。由于半导体元件由黏着剂结合至中间层，在固化期间可避免因配置错误或黏着剂回流造成的任何位移。因此，组体板的可靠度高、价格平实且极适合量产。此外，背对背嵌埋结构是减少组体板的整体厚度。半导体元件和增层电路间的直接电性连接不需焊料，利于高I／O值以及高性能的应用。三维堆叠组体是通过被覆穿孔和增层电路而垂直连接，减少成本并确保可靠性。
本案的制作方法具有高度适用性，且是以独特、进步的方式结合运用各种成熟的电性连结及机械性连结技术。此外，本案的制作方法不需昂贵工具即可实施。因此，相较于传统封装技术，此制作方法可大幅提升产量、良率、效能与成本效益。
在此所述的实施例是为例示之用，其中所述实施例可能会简化或省略本技术领域已熟知的元件或步骤，以免模糊本发明的特点。同样地，为使附图清晰，附图亦可能省略重复或非必要的元件及元件符号。
精于此项技术的人士针对本文所述的实施例当可轻易思及各种变化及修改的方式。例如，前述的材料、尺寸、形状、大小、步骤的内容与步骤的顺序皆仅为范例。本领域人士可于不悖离如随附申请专利范围所定义的本发明精神与范畴的条件下，进行变化、调整与均等技术。
虽然本发明已于较佳实施态样中说明，然而应当了解的是，在不悖离本发明申请专利范围的精神以及范围的条件下，可对于本发明进行可能的修改以及变化。

Claims (9)

1.一种具有背对背内嵌半导体元件的半导体组体板，包括：
一中间层；
一第一半导体元件，其通过一第一黏着剂而设置于该中间层上，该第一半导体元件包含一主动面及与该主动面相反的一非主动面，且该主动面上具有一接触垫，其中，该主动面面朝一第一垂直方向并背向该中间层，及该非主动面面朝一第二垂直方向并朝向该中间层；
一第一定位件，其自该中间层朝该第一垂直方向延伸，该第一定位件作为该第一半导体元件的一配置导件，且靠近该第一半导体元件的外围边缘，并于与该第一垂直方向及该第二垂直方向垂直的侧面方向侧向对准于该第一半导体元件的外围边缘；
一第二半导体元件，其通过一第二黏着剂而设置于该中间层上，该第二半导体元件包含一主动面及与该主动面相反的一非主动面，且该主动面上具有一接触垫，其中，该主动面面朝该第二垂直方向并背向该中间层，及该非主动面面朝该第一垂直方向并朝向该中间层；
一第二定位件，其自该中间层朝该第二垂直方向延伸，该第二定位件作为该第二半导体元件的一配置导件，且靠近该第二半导体元件的外围边缘，并于与该第一垂直方向及该第二垂直方向垂直的侧面方向侧向对准于该第二半导体元件的外围边缘；
一第一核心层，其侧向覆盖该第一半导体元件及该第一定位件；
一第二核心层，其侧向覆盖该第二半导体元件及该第二定位件；
一第一增层电路，其于该第一垂直方向覆盖该第一半导体元件及该第一核心层，且该第一增层电路通过一第一导电盲孔而电性连接至该第一半导体元件的该接触垫；
一第二增层电路，其于该第二垂直方向覆盖该第二半导体元件及该第二核心层，且该第二增层电路通过一第二导电盲孔而电性连接至该第二半导体元件的该接触垫；以及
一被覆穿孔，其延伸穿过该第一核心层、该中间层及该第二核心层，以电性连接该第一增层电路与该第二增层电路。
2.如权利要求1所述的具有背对背内嵌半导体元件的半导体组体板，其中，该中间层是一介电层或一金属层。
3.如权利要求1所述的具有背对背内嵌半导体元件的半导体组体板，其中，该中间层是一层压基板，其包含一第一金属层、一第二金属层、及位于该第一金属层和该第二金属层间的一介电层。
4.如权利要求1所述的具有背对背内嵌半导体元件的半导体组体板，其中，该第一定位件和该第二定位件分别经由：图案化该中间层上的一金属层而形成、或于该中间层上图案化沉积一金属或一塑料材料而形成。
5.如权利要求1所述的具有背对背内嵌半导体元件的半导体组体板，其中，该第一定位件和该第二定位件分别包含一连续或不连续的条板或一突柱阵列。
6.如权利要求1所述的具有背对背内嵌半导体元件的半导体组体板，其中，该第一定位件和该第二定位件由一金属或一光敏性塑料材料所制成。
7.如权利要求1所述的具有背对背内嵌半导体元件的半导体组体板，其中，该第一半导体元件及该第一定位件间、以及该第二半导体元件及该第二定位件间的间距是介于0.001至1mm的范围内。
8.如权利要求1所述的具有背对背内嵌半导体元件的半导体组体板，其中，该第一定位件和该第二定位件的一高度分别介于10至200微米的范围内。
9.如权利要求1所述的具有背对背内嵌半导体元件的半导体组体板，其中，该第一黏着剂接触该第一定位件，于该第二垂直方向与该第一定位件共平面，并于该第一垂直方向低于该第一定位件；且该第二黏着剂接触该第二定位件，于该第一垂直方向与该第二定位件共平面，并于该第二垂直方向低于该第二定位件。
CN201310532911.4A 2012-11-02 2013-11-01 具有背对背内嵌半导体元件及内建定位件的半导体组体板 Pending CN103811475A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261721653P 2012-11-02 2012-11-02
US61/721,653 2012-11-02
US14/062,939 2013-10-25
US14/062,939 US20140048955A1 (en) 2012-08-14 2013-10-25 Semiconductor assembly board with back-to-back embedded semiconductor devices and built-in stoppers

Publications (1)

Publication Number Publication Date
CN103811475A true CN103811475A (zh) 2014-05-21

Family

ID=50708024

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310532911.4A Pending CN103811475A (zh) 2012-11-02 2013-11-01 具有背对背内嵌半导体元件及内建定位件的半导体组体板

Country Status (1)

Country Link
CN (1) CN103811475A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561328A (en) * 1991-06-24 1996-10-01 Digital Equipment Corporation Photo-definable template for semiconductor chip alignment
CN101015057A (zh) * 2004-09-08 2007-08-08 松下电器产业株式会社 立体电路装置、使用它的电子机器及其制造方法
US7321164B2 (en) * 2005-08-15 2008-01-22 Phoenix Precision Technology Corporation Stack structure with semiconductor chip embedded in carrier
US8018047B2 (en) * 2007-08-06 2011-09-13 Infineon Technologies Ag Power semiconductor module including a multilayer substrate
US20120119391A1 (en) * 2010-11-15 2012-05-17 Shinko Electric Industries Co., Ltd. Semiconductor package and manufacturing method thereof
US8405187B2 (en) * 2008-02-11 2013-03-26 Globalfoundries Inc. Chip package with channel stiffener frame

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561328A (en) * 1991-06-24 1996-10-01 Digital Equipment Corporation Photo-definable template for semiconductor chip alignment
CN101015057A (zh) * 2004-09-08 2007-08-08 松下电器产业株式会社 立体电路装置、使用它的电子机器及其制造方法
US7321164B2 (en) * 2005-08-15 2008-01-22 Phoenix Precision Technology Corporation Stack structure with semiconductor chip embedded in carrier
US8018047B2 (en) * 2007-08-06 2011-09-13 Infineon Technologies Ag Power semiconductor module including a multilayer substrate
US8405187B2 (en) * 2008-02-11 2013-03-26 Globalfoundries Inc. Chip package with channel stiffener frame
US20120119391A1 (en) * 2010-11-15 2012-05-17 Shinko Electric Industries Co., Ltd. Semiconductor package and manufacturing method thereof

Similar Documents

Publication Publication Date Title
EP1356520B1 (en) Microelectronic substrate with integrated devices
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
TWI599284B (zh) 介電材凹穴內設有電性元件之可堆疊式線路板製作方法
CN104039070A (zh) 具有内建散热座及增层电路的散热增益型线路板
TWI493674B (zh) 具有內建定位件、中介層、以及增層電路之複合線路板
CN103596386B (zh) 制造具有内建定位件的复合线路板的方法
US10306777B2 (en) Wiring board with dual stiffeners and dual routing circuitries integrated together and method of making the same
CN104733332A (zh) 具有堆叠式封装能力的半导体封装件及其制作方法
CN103594444A (zh) 在中介层及无芯基板之间具有双重连接通道的半导体组件
US20160174365A1 (en) Wiring board with dual wiring structures integrated together and method of making the same
CN103633060B (zh) 具有内嵌元件及电磁屏障的线路板
CN110600438A (zh) 嵌入式多芯片及元件sip扇出型封装结构及其制作方法
CN102693955B (zh) 封装载板及其制造方法
CN105932008A (zh) 低弯翘无芯基板及其半导体组体
CN103716992A (zh) 具有内嵌元件、内建定位件、及电磁屏障的线路板
CN103596354B (zh) 具有内建定位件、中介层、以及增层电路的复合线路板
US20140183752A1 (en) Semiconductor assembly with built-in stopper, semiconductor device and build-up circuitry and method of making the same
US20140048955A1 (en) Semiconductor assembly board with back-to-back embedded semiconductor devices and built-in stoppers
TWI517312B (zh) 具有屏蔽蓋及屏蔽狹槽作爲內嵌元件之電磁屏障之線路板
CN103594379A (zh) 具有内嵌半导体以及内建定位件的连线基板及其制造方法
CN104349583A (zh) 具有复合芯层及双增层电路的线路板
CN103594381A (zh) 具有内建定位件的半导体组体，及其制造方法
CN103811475A (zh) 具有背对背内嵌半导体元件及内建定位件的半导体组体板
TW201419458A (zh) 具有背對背內嵌半導體元件及內建定位件之半導體組體板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140521

WD01 Invention patent application deemed withdrawn after publication