JP2000269411A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000269411A JP11071908A JP7190899A JP2000269411A JP 2000269411 A JP2000269411 A JP 2000269411A JP 11071908 A JP11071908 A JP 11071908A JP 7190899 A JP7190899 A JP 7190899A JP 2000269411 A JP2000269411 A JP 2000269411A
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semiconductor element
plate
wiring pattern
semiconductor device
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Michio Horiuchi
道夫 堀内
Shigeji Muramatsu
茂次 村松
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Original Assignee
Shinko Electric Industries Co Ltd
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Abstract

(57)【要約】 【課題】 半導体素子が確実に支持でき、電気的特性の
優れた半導体装置を提供する。 【解決手段】 パッド形成面を外向きにして背面を相互
に接着した２枚の半導体素子１０ａ、１０ｂが、該半導
体素子を搭載する搭載面に配線パターン２２が形成され
た基板１４に、各々の半導体素子１０ａ、１０ｂと配線
パターン２２とを電気的に接続して搭載された半導体装
置において、前記半導体素子１０ａ、１０ｂが該半導体
素子の背面間に、半導体素子と熱膨張係数が略一致する
板体２０を介して接着されている。基板１４に面する側
の一方の半導体素子１０ａと配線パターン２２とがフリ
ップチップ接続されて電気的に接続され、一方の半導体
素子１０ａの基板１４に離反する側に接着された他方の
半導体素子１０ｂと配線パターン２２とがワイヤボンデ
ィングされて電気的に接続されている。板体２０は接地
ライン２２ｂと電気的に接続されて接地電位となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は機能面を外向きにし
て一体に接着した半導体素子あるいは半導体素子本体の
両面が機能面に形成された半導体素子を搭載した半導体
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化を図るものとし
て、単一のパッケージに複数の半導体素子を搭載した半
導体装置が従来提供されている。図７は、２枚の半導体
素子１０ａ、１０ｂを接着剤１２を用いて一体に接着し
て、基板１４に搭載した半導体装置の例である。半導体
素子１０ａ、１０ｂは接続用のパッドを形成した面を互
いに外向きにして接着され、基板１４にパッド形成面が
面する一方の半導体素子１０ａはフリップチップ接続に
より基板１４に設けられた配線パターン１６に電気的に
接続され、基板１４と離反する側の半導体素子１０ｂは
ワイヤボンディングによって配線パターン１６と電気的
に接続されている。
【０００３】
【発明が解決しようとする課題】単一のパッケージに複
数の半導体素子を搭載した半導体装置の形態には図７に
示した例とは異なる構成のものもあるが、半導体素子の
機能面を外向きにして重ね合わせて接着した構成は共通
している。そして、このように複数の半導体素子を接着
して搭載した半導体装置においては、接着して搭載した
半導体素子の実装時における信頼性が問題になる。たと
えば、半導体素子からの発熱を効果的に放散させること
を可能にして、発熱量の大きな半導体素子を搭載可能に
すること、半導体素子の背面電位を接地電位として半導
体素子の電気的特性を向上させるようにするといったこ
と等である。
【０００４】本発明はこのように単一のパッケージに複
数の半導体素子を搭載した半導体装置において、半導体
装置の信頼性を向上させることができ、電気的特性に優
れた半導体装置およびその好適な製造方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は次の構成を備える。すなわち、パッド形成
面を外向きにして背面を相互に接着した２枚の半導体素
子が、該半導体素子を搭載する搭載面に配線パターンが
形成された基板に、各々の半導体素子と配線パターンと
を電気的に接続して搭載された半導体装置において、前
記半導体素子が該半導体素子の背面間に、半導体素子と
熱膨張係数が略一致する板体を介して接着されているこ
とを特徴とする。また、基板に面する側の一方の半導体
素子と配線パターンとがフリップチップ接続されて電気
的に接続され、前記一方の半導体素子の基板に離反する
側に接着された他方の半導体素子と配線パターンとがワ
イヤボンディングされて電気的に接続されていることを
特徴とする。また、前記板体が、セラミック板あるいは
金属板によって形成され、接着層が形成されていること
は、半導体素子が確実に支持され、放熱性にも優れる半
導体装置として提供できる点で有効である。また、板体
が、基板に設けられた配線パターンの接地ラインと電気
的に接続されていることにより、外的なノイズから半導
体装置を保護することができ、半導体装置の電気的特性
を向上させることができる点で有効である。
【０００６】また、半導体装置の製造方法として、パッ
ド形成面を外向きにして背面を相互に位置合わせした２
枚の半導体ウェーハの間に、該半導体ウェーハと略同一
形状に形成したセラミックあるいは金属からなる板体を
配置して一体に接着して２枚の半導体ウェーハと板体か
らなる積層体を形成した後、該積層体を所定位置で切断
して、板体を介して２枚の半導体素子が一体に接着され
た半導体素子モジュールを形成し、該半導体素子モジュ
ールを搭載する搭載面に配線パターンが形成された基板
に搭載して、各々の半導体素子と配線パターンとを電気
的に接続することを特徴とする。また、２枚の半導体ウ
ェーハと板体からなる積層体を形成した後、一方の半導
体ウェーハにバンプを接合し、該積層体を所定位置で切
断して形成した半導体素子モジュールのバンプを接合し
た一方の半導体素子と配線パターンとをフリップチップ
接続して電気的に接続し、半導体素子モジュールの他方
の半導体素子と配線パターンとをワイヤボンディングし
て電気的に接続することを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付図面に基づいて詳細に説明する。図１は本発明に係
る半導体装置の一実施形態の構成を示す。同図で１０
ａ、１０ｂは素子の機能面である片面に電気接続用のパ
ッド１８が設けられた半導体素子であり、パッド形成面
の背面間に板体２０を介して接着剤１２ａ、１２ｂによ
り板体２０とともに一体に接合されて基板１４に搭載さ
れている。
【０００８】半導体素子１０ａ、１０ｂのうち基板１４
に面する側の一方の半導体素子１０ａはフリップチップ
接続によって基板１４に設けられた配線パターン２２と
電気的に接続する。２４は半導体素子１０ａのパッド形
成面に設けられた接続用のバンプである。バンプ２４は
基板１４の表面に設けられた配線パターン２２と位置合
わせして接合されている。２６は半導体素子１０ａのパ
ッド形成面と基板１４の半導体素子１０ａの搭載面との
間を封止するアンダーフィル材である。こうして、半導
体素子１０ａはバンプ２４を介して基板１４の配線パタ
ーン２２と電気的に接続され、アンダーフィル材２６に
よりパッド形成面が封止されている。
【０００９】一方、基板１４に離反する側の他方の半導
体素子１０ｂは、外面がパッド形成面となっており、パ
ッド形成面に形成されたパッド１８と基板１４に形成し
た配線パターン２２とはワイヤボンディングにより電気
的に接続されている。２８はボンディングワイヤ、２２
ａは配線パターン２２のボンディング部である。ボンデ
ィング部２２ａは基板１４上で半導体素子１０ａ、１０
ｂを搭載する搭載部の周囲に配置されている。
【００１０】本実施形態の半導体装置は、２枚の半導体
素子１０ａ、１０ｂの背面間に板体２０を挟み、板体２
０と半導体素子１０ａ、１０ｂを重ねた積層体として搭
載したことを特徴とする。半導体素子１０ａ、１０ｂの
背面間に接着した板体２０の一つの作用は、板体２０に
よって半導体素子１０ａ、１０ｂを支持することによっ
て半導体素子１０ａ、１０ｂを補強する作用がある。す
なわち、金属板等の板体２０を介して半導体素子１０
ａ、１０ｂを接着することによって半導体素子１０ａ、
１０ｂを強固に支持することが可能になる。
【００１１】半導体素子１０ａ、１０ｂを補強する作用
のためには、セラミック板あるいは金属板等の高強度を
有してかつ耐久性に優れた材料が好適に使用できる。ま
た、板体２０は半導体素子１０ａ、１０ｂの間に挟んで
一体に接着して使用するから、半導体素子１０ａ、１０
ｂと熱膨張係数が略一致する材料が好適に用いられる。
半導体素子を構成するシリコンの熱膨張係数は３×10-6
／℃程度であるから、板体２０としては３×10-6／℃〜
１０×10-6／℃程度の熱膨張係数を有する材料が好適に
使用できる。
【００１２】このような熱膨張係数を有しかつ所要の耐
久性を有する金属材料としては、銅・インバー合金・
銅、銅−鉄ニッケル合金・銅、銅・鉄コバルト合金・銅
等のクラッド材が使用でき、これらの金属材料の表面に
金めっきを施した材料、これらの金属材料の銅材をタン
グステンあるいはモリブデンに含浸した材料が好適に使
用できる。また、セラミック材料としては、窒化アルミ
ニウム、炭化ケイ素、アルミナ、ムライト等が使用でき
る。
【００１３】また、半導体素子１０ａ、１０ｂと板体２
０とを接着する接着剤１２ａ、１２ｂには熱可塑性接着
剤及び熱硬化性接着剤のいずれも使用することが可能で
ある。熱可塑性接着剤としてはポリイミド系あるいはポ
リエーテルケトン系等の接着剤が使用でき、熱硬化性接
着剤としてはエポキシ系あるいはポリイミド系等の接着
剤が使用できる。ただし、熱硬化性接着剤を使用する場
合はキュア時にガスが発生することがあるから、発生ガ
スによって汚染されないようにする必要があるる。ま
た、接着剤１２ａ、１２ｂにフィラーを加えて、熱膨張
係数のマッチングをとることも有効である。接着剤１２
ａ、１２ｂに加えるフィラーとしてはシリカ、アルミ
ナ、窒化アルミニウム、炭化ケイ素等が使用できる。接
着剤に導電性を付与するために銀を加えることも可能で
ある。
【００１４】上述したように、板体２０として所要の強
度を有する材料を使用し、上記接着剤１２ａ、１２ｂを
使用して板体２０を介して半導体素子１０ａ、１０ｂを
接合して搭載した半導体装置は、半導体素子１０ａ、１
０ｂが板体２０によって効果的に補強して支持されるこ
とになる。板体２０と半導体素子１０ａ、１０ｂの熱膨
張係数をマッチングさせておけば、実装時に半導体素子
１０ａ、１０ｂが発熱しても板体２０と半導体素子１０
ａ、１０ｂとの間で問題となる熱応力が生じることがな
く、安定した信頼性の高い半導体装置として提供され
る。板体２０が金属材や窒化アルミニウム等の熱伝導性
の優れたセラミック材からなる場合には、半導体素子１
０ａ、１０ｂから発生した熱を効果的に放熱させること
ができるという利点もある。
【００１５】図２は半導体装置の他の実施形態として、
半導体素子１０ａ、１０ｂの背面電位を接地電位とした
例である。本実施形態の半導体装置において、半導体素
子１０ａ、１０ｂ、板体２０、基板１４等の基本的な構
成は前述した実施形態とまったく同一である。本実施形
態の半導体装置で特徴とする構成は、基板１４の表面に
形成する配線パターン２２に接地ライン２２ｂを形成し
たことと、板体２０と接地ライン２２ｂとを電気的に接
続したことにある。実施形態では基板１４上で半導体素
子１０ａ、１０ｂを搭載する搭載部の縁部近傍に接地ラ
イン２２ｂを配置し、板体２０の外側面と接地ライン２
２ｂとの間に導電性樹脂３０を塗布して接地ライン２２
ｂと板体２０とを電気的に接続した。図では導電性樹脂
３０をメニスカス状に塗布して接地ライン２２ｂと板体
２０とを接続している。
【００１６】もちろん、半導体素子１０ａ、１０ｂの背
面電位を共通の接地電位にするためには、板体２０は導
電性材料である必要がある。したがって、この場合は上
述した材料のうち導電性を有する金属材が板体２０とし
て好適に用いられる。このように、板体２０の作用とし
て半導体素子１０ａ、１０ｂの背面電位を接地電位とす
ることに重きをおけば、半導体素子１０ａ、１０ｂの熱
膨張係数と板体２０の熱膨張係数をマッチングさせる必
要は必ずしもない。ただし、半導体素子１０ａ、１０ｂ
が発熱すること及び半導体装置の信頼性を考慮すれば、
半導体素子１０ａ、１０ｂと板体２０との熱膨張係数を
マッチングさせることは有効である。
【００１７】なお、本実施形態では導電性樹脂３０を板
体２０の外側面と接地ライン２２ｂとの間に塗布して板
体２０を接地電位としたが、板体２０と接地ライン２２
ｂとを電気的に接続する方法は実施形態の方法に限るも
のではない。図３(a) 、(b) は板体２０と基板１４に形
成した接地ライン２２ｂとの間をワイヤボンディングす
ることによって電気的に接続した例である。２８ａがボ
ンディングワイヤである。図３(a) に示す実施形態は、
板体２０の周縁部を半導体素子１０ａ、１０ｂの周縁部
よりも外方に張り出すように形成し、板体２０の張り出
し部と接地ライン２２ｂとの間をワイヤボンディングし
たものである。図３(b) に示す実施形態は、板体２０の
周縁部を半導体素子１０ｂの周縁部よりも外方に張り出
すとともに、半導体素子１０ａの外形寸法を板体２０の
外形寸法と同一として、半導体素子１０ｂの全面に板体
２０が接着されるようにし、板体２０の張り出し部と接
地ライン２２ｂとの間をワイヤボンディングしたもので
ある。
【００１８】板体２０と接地ライン２２ｂとの間をワイ
ヤボンディングして電気的に接続する方法は、半導体素
子１０ｂと配線パターン２２ａとをワイヤボンディング
する一連の操作として行えるという利点がある。板体２
０は接地ライン２２ｂの配置に合わせてワイヤボンディ
ングするから、半導体素子１０ａ、１０ｂの全周にわた
って張り出すように形成せず、接地ライン２２ｂとワイ
ヤボンディングする部位で部分的に張り出すように形成
してもよい。または、半導体素子１０ｂの外縁部を部分
的に切欠形状とし、板体２０の上面を露出させてこの露
出部と接地ライン２２ｂとをワイヤボンディングして電
気的に接続することも可能である。
【００１９】本実施形態の半導体装置のように、板体２
０を接地電位とすることによって半導体素子１０ａ、１
０ｂの背面電位を接地電位とした場合は、半導体素子１
０ａ、１０ｂを電気的に遮断することができ、外的な電
気信号によって半導体素子１０ａ、１０ｂが影響を受け
ることを防止して、半導体装置全体としての電気的特性
を向上させることができるという利点がある。なお、上
記各実施形態では基板１４をパッケージ基板として半導
体素子１０ａ、１０ｂを搭載した半導体装置として説明
したが、基板１４が実装基板である場合もまったく同様
であり、上記各実施形態を半導体素子１０ａ、１０ｂの
実装構造としてとらえることも可能である。
【００２０】図４、５は上述した半導体装置の製造方法
の一実施形態を示す。この実施形態の製造方法は半導体
ウェーハを利用して半導体装置を製造するものである。
図４(a) は所定の機能面が形成された２枚の半導体ウェ
ーハ４０ａ、４０ｂを機能面を外向きにして位置合わせ
して配置するとともに、これらの半導体ウェーハ４０
ａ、４０ｂの間にこれらの半導体ウェーハ４０ａ、４０
ｂと同形に形成した板体４２を配置した状態を示す。図
４(b) は半導体ウェーハ４０ａ、４０ｂと板体４２を接
着して一体化し、３層の積層体を得た状態を示す。半導
体ウェーハ４０ａ、４０ｂと板体４２とを接着する際
は、板体４２の表裏面にあらかじめ接着材をコーティン
グして接着する方法、あるいは半導体ウェーハ４０ａ、
４０ｂと板体４２との間に別体の接着用フィルムを挟ん
で接着する方法等によればよい。
【００２１】得られた積層体は中間層に板体４２が挟ま
れ、両面に半導体ウェーハ４０ａ、４０ｂが接着された
ものとなる。この積層体を所定位置で切断することによ
り前述した半導体素子１０ａ、１０ｂの背面に板体２０
が接着された半導体素子モジュールが得られる。半導体
素子モジュールのうち基板１４に接合する一方の半導体
素子１０ａについてはフリップチップ接続用のバンプ２
４を形成する。本実施形態では作業性を考慮して図４
(b) に示す半導体ウェーハの積層体の状態で一方の半導
体ウェーハ４０ａにバンプ２４を接合する。もちろん、
半導体ウェーハの積層体を切断して個片の半導体素子モ
ジュールを得た後に、バンプ２４を接合してもよい。
【００２２】図５は半導体素子モジュールを基板１４に
搭載して半導体装置とする製造工程を示す。図５(a) は
上述した方法によって得られた半導体素子モジュール５
０である。半導体素子モジュール５０はフリップチップ
法により、配線パターン２２とバンプ２４とを位置合わ
せして基板１４に接合する。次に、半導体素子１０ａの
下面と基板１４との間にアンダーフィル材２６を充填し
て半導体素子１０ａの機能面を封止する（図５(b))。
【００２３】次に、板体２０の側面と基板１４の接地ラ
イン２２ｂとの間に導電性樹脂３０を塗布し板体２０と
接地ライン２２ｂとを電気的に接続し、他方の半導体素
子１０ｂのパッド１８と配線パターン２２のボンディン
グ部２２ａとをワイヤボンディングする。図５(c) は導
電性樹脂３０を塗布し、半導体素子１０ｂとボンディン
グ部２２ａとを接続した状態である。半導体素子モジュ
ールの全体を封止するため、ワイヤボンディングした
後、ボンディングワイヤ２８を含めて半導体素子モジュ
ールの全体を樹脂封止することも可能である。
【００２４】なお、本実施形態では半導体ウェーハ４０
ａ、４０ｂを利用して、板体２０と半導体素子１０ａ、
１０ｂを一体に接着した半導体素子モジュール５０を得
たが、個々の半導体ウェーハ４０ａ、４０ｂを個片に切
断して半導体素子１０ａ、１０ｂを得たのち、これらの
半導体素子１０ａ、１０ｂを組み合わせて、半導体素子
モジュール５０を製作することも可能である。
【００２５】図６は半導体装置の他の構成例を示す。こ
の半導体装置は、素子の両面が機能面に形成された半導
体素子１０ｃを搭載したことを特徴とするもので、半導
体素子１０ｃの一方の機能面についてはバンプ２４を介
してフリップチップ法により基板１４に搭載して、配線
パターン２２と電気的に接続し、半導体素子１０ｃの他
方の機能面については、パッド１８と配線パターン２２
のボンディング部２２ａとをワイヤボンディングして電
気的に接続する。この半導体装置は、素子の両面が機能
面に形成された半導体素子１０ｃを使用したことによっ
て単一の半導体素子１０ｃを用いて半導体装置の高集積
化を図ることが可能となり、フリップチップ法とワイヤ
ボンディング法を併用することにより、素子の両面が機
能面となる半導体素子１０ｃの搭載を可能にしたもので
ある。
【００２６】
【発明の効果】本発明に係る半導体装置は、上述したよ
うに、背面間に板体を介して一体に接着して半導体素子
を基板に搭載したから、半導体素子が板体によって確実
に支持されて搭載され、信頼性の高い半導体装置として
提供される。また、金属板によって形成した板体を使用
することによって、熱放散性を向上させることを可能に
するとともに、板体を接地電位とすることによって、電
気的特性に優れた半導体装置として提供することが可能
になる。また、半導体ウェーハから半導体素子モジュー
ルを得る方法によって半導体装置を製造する方法によれ
ば、半導体装置を効率的に確実に量産することが可能に
なる等の著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態の構成を
示す断面図である。
【図２】半導体装置の他の実施形態の構成を示す断面図
である。
【図３】半導体装置のさらに他の実施形態の構成を示す
断面図である。
【図４】半導体ウェーハを用いて半導体素子モジュール
を製造する方法を示す説明図である。
【図５】半導体素子モジュールを用いて半導体装置を製
造する方法を示す説明図である。
【図６】半導体装置の他の構成例を示す断面図である。
【図７】半導体素子を複数個搭載した半導体装置の従来
の構成を示す断面図である。
【符号の説明】
１０ａ、１０ｂ、１０ｃ 半導体素子 １２、１２ａ、１２ｂ 接着剤 １４ 基板 １８ パッド ２０ 板体 ２２ 配線パターン ２２ａ ボンディング部 ２２ｂ 接地ライン ２４ バンプ ２６ アンダーフィル材 ２８、２８ａ ボンディングワイヤ ３０ 導電性樹脂 ４０ａ、４０ｂ 半導体ウェーハ ４２ 板体 ５０ 半導体素子モジュール

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 パッド形成面を外向きにして背面を相互
    に接着した２枚の半導体素子が、該半導体素子を搭載す
    る搭載面に配線パターンが形成された基板に、各々の半
    導体素子と配線パターンとを電気的に接続して搭載され
    た半導体装置において、 前記半導体素子が該半導体素子の背面間に、半導体素子
    と熱膨張係数が略一致する板体を介して接着されている
    ことを特徴とする半導体装置。
  2. 【請求項２】 基板に面する側の一方の半導体素子と配
    線パターンとがフリップチップ接続されて電気的に接続
    され、前記一方の半導体素子の基板に離反する側に接着
    された他方の半導体素子と配線パターンとがワイヤボン
    ディングされて電気的に接続されていることを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】 板体が、セラミック板あるいは金属板に
    よって形成され、接着層が形成されていることを特徴と
    する請求項１または２記載の半導体装置。
  4. 【請求項４】 板体が、基板に設けられた配線パターン
    の接地ラインと電気的に接続されていることを特徴とす
    る請求項３記載の半導体装置。
  5. 【請求項５】 パッド形成面を外向きにして背面を相互
    に位置合わせした２枚の半導体ウェーハの間に、該半導
    体ウェーハと略同一形状に形成したセラミックあるいは
    金属からなる板体を配置して一体に接着して２枚の半導
    体ウェーハと板体からなる積層体を形成した後、 該積層体を所定位置で切断して、板体を介して２枚の半
    導体素子が一体に接着された半導体素子モジュールを形
    成し、 該半導体素子モジュールを搭載する搭載面に配線パター
    ンが形成された基板に搭載して、各々の半導体素子と配
    線パターンとを電気的に接続することを特徴とする半導
    体装置の製造方法。
  6. 【請求項６】 ２枚の半導体ウェーハと板体からなる積
    層体を形成した後、一方の半導体ウェーハにバンプを接
    合し、 該積層体を所定位置で切断して形成した半導体素子モジ
    ュールのバンプを接合した一方の半導体素子と配線パタ
    ーンとをフリップチップ接続して電気的に接続し、 半導体素子モジュールの他方の半導体素子と配線パター
    ンとをワイヤボンディングして電気的に接続することを
    特徴とする請求項５記載の半導体装置の製造方法。
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Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217357A (ja) * 2001-01-19 2002-08-02 Kyocera Corp 半導体装置
WO2006027981A1 (ja) * 2004-09-08 2006-03-16 Matsushita Electric Industrial Co., Ltd. 立体的電子回路装置とそれを用いた電子機器およびその製造方法
JP2006186053A (ja) * 2004-12-27 2006-07-13 Shinko Electric Ind Co Ltd 積層型半導体装置
JP2007214316A (ja) * 2006-02-09 2007-08-23 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007227414A (ja) * 2006-02-21 2007-09-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007234683A (ja) * 2006-02-28 2007-09-13 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007251226A (ja) * 2007-07-09 2007-09-27 Nec Electronics Corp 半導体装置
JP2007294609A (ja) * 2006-04-24 2007-11-08 Sony Corp 半導体装置及びその製造方法
US7514636B2 (en) 2004-12-06 2009-04-07 Alps Electric Co., Ltd. Circuit component module, electronic circuit device, and method for manufacturing the circuit component module
US7667312B2 (en) 2002-09-18 2010-02-23 Nec Electronics Corporation Semiconductor device including a heat-transmitting and electromagnetic-noise-blocking substance and method of manufacturing the same
JP2010199286A (ja) * 2009-02-25 2010-09-09 Elpida Memory Inc 半導体装置
JP2011514012A (ja) * 2008-03-12 2011-04-28 ヴァーティカル・サーキツツ・インコーポレーテッド ダイアセンブリを電気的に相互接続して取り付けられたサポート
JP2013211589A (ja) * 2002-09-17 2013-10-10 Stats Chippac Inc 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US8884403B2 (en) 2008-06-19 2014-11-11 Iinvensas Corporation Semiconductor die array structure
US8912661B2 (en) 2009-11-04 2014-12-16 Invensas Corporation Stacked die assembly having reduced stress electrical interconnects
JP2015095489A (ja) * 2013-11-08 2015-05-18 新光電気工業株式会社 半導体装置
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
KR20210032081A (ko) * 2019-09-16 2021-03-24 삼성전자주식회사 반도체 패키지
US11996387B2 (en) 2019-09-16 2024-05-28 Samsung Electronics Co., Ltd. Semiconductor package

Cited By (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217357A (ja) * 2001-01-19 2002-08-02 Kyocera Corp 半導体装置
JP2013211589A (ja) * 2002-09-17 2013-10-10 Stats Chippac Inc 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
US7667312B2 (en) 2002-09-18 2010-02-23 Nec Electronics Corporation Semiconductor device including a heat-transmitting and electromagnetic-noise-blocking substance and method of manufacturing the same
WO2006027981A1 (ja) * 2004-09-08 2006-03-16 Matsushita Electric Industrial Co., Ltd. 立体的電子回路装置とそれを用いた電子機器およびその製造方法
US7768795B2 (en) 2004-09-08 2010-08-03 Panasonic Corporation Electronic circuit device, electronic device using the same, and method for manufacturing the same
US7514636B2 (en) 2004-12-06 2009-04-07 Alps Electric Co., Ltd. Circuit component module, electronic circuit device, and method for manufacturing the circuit component module
JP2006186053A (ja) * 2004-12-27 2006-07-13 Shinko Electric Ind Co Ltd 積層型半導体装置
JP4577228B2 (ja) * 2006-02-09 2010-11-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP2007214316A (ja) * 2006-02-09 2007-08-23 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007227414A (ja) * 2006-02-21 2007-09-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US8749041B2 (en) 2006-02-21 2014-06-10 Seiko Epson Corporation Thee-dimensional integrated semiconductor device and method for manufacturing same
JP2007234683A (ja) * 2006-02-28 2007-09-13 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007294609A (ja) * 2006-04-24 2007-11-08 Sony Corp 半導体装置及びその製造方法
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
JP2007251226A (ja) * 2007-07-09 2007-09-27 Nec Electronics Corp 半導体装置
JP4657262B2 (ja) * 2007-07-09 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置
US9824999B2 (en) 2007-09-10 2017-11-21 Invensas Corporation Semiconductor die mount by conformal die coating
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US9252116B2 (en) 2007-09-10 2016-02-02 Invensas Corporation Semiconductor die mount by conformal die coating
JP2011514012A (ja) * 2008-03-12 2011-04-28 ヴァーティカル・サーキツツ・インコーポレーテッド ダイアセンブリを電気的に相互接続して取り付けられたサポート
US9305862B2 (en) 2008-03-12 2016-04-05 Invensas Corporation Support mounted electrically interconnected die assembly
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9508689B2 (en) 2008-05-20 2016-11-29 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US8884403B2 (en) 2008-06-19 2014-11-11 Iinvensas Corporation Semiconductor die array structure
JP2010199286A (ja) * 2009-02-25 2010-09-09 Elpida Memory Inc 半導体装置
US9087710B2 (en) 2009-02-25 2015-07-21 Ps4 Luxco S.A.R.L. Semiconductor device with stacked semiconductor chips
US9490230B2 (en) 2009-10-27 2016-11-08 Invensas Corporation Selective die electrical insulation by additive process
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
US8912661B2 (en) 2009-11-04 2014-12-16 Invensas Corporation Stacked die assembly having reduced stress electrical interconnects
JP2015095489A (ja) * 2013-11-08 2015-05-18 新光電気工業株式会社 半導体装置
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9666513B2 (en) 2015-07-17 2017-05-30 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9859257B2 (en) 2015-12-16 2018-01-02 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
KR20210032081A (ko) * 2019-09-16 2021-03-24 삼성전자주식회사 반도체 패키지
KR102359904B1 (ko) * 2019-09-16 2022-02-08 삼성전자주식회사 반도체 패키지
US11257784B2 (en) 2019-09-16 2022-02-22 Samsung Electronics Co., Ltd. Semiconductor package
US11996387B2 (en) 2019-09-16 2024-05-28 Samsung Electronics Co., Ltd. Semiconductor package

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