JP2005223311A - 電子部品、電子部品の製造方法及び電子機器 - Google Patents

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Abstract

【課題】 マウンタを用いることなく、簡単かつ安価な手段で実装できるようにする。
【解決手段】 開示される半導体装置１は、シリコン基板２の表面２ａに形成され所定の機能を果たす機能部３と、機能部３の入力端子４1〜４3及び出力端子５1〜５3と外部とを接続するための外部電極６1〜６20及び７1〜７20とを備え、外部電極６1〜６20及び７1〜７20は、表裏区別なく実装できるように、シリコン基板２の表面２ａ及び底面２ｂに配置され、対応する入力端子４又は出力端子５と接続されている。
【選択図】 図６

Description

本発明は、半導体装置等の能動素子単体又は能動素子や受動素子から構成されるモジュールからなる電子部品、このような電子部品の製造方法及びこのような電子部品が実装された電子機器に関する。
従来の半導体装置は、電極の位置に貫通穴が形成された半導体素子と、貫通穴の内面を含む領域に設けられた絶縁材料と、貫通穴の中心軸を通るように設けられた導電部材とを含んでいる（例えば、特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。
また、従来の半導体装置には、半導体チップの端子側に配設された絶縁層上に配線を形成し、配線と端子とは絶縁層の端子領域を貫通する第１のビア部を介して電気的に接続されており、かつ、配線は半導体チップを貫通する第２のビア部に接続し、半導体チップの端子側とは反対側の第２のビア部にバンプを外部端子として形成しているものもある（例えば、特許文献２参照。）。以下、この技術を第２の従来例と呼ぶ。
さらに、従来の電子部品には、第１表面層、第２表面層、及び第１表面層と第２表面層とを接合する接合層を有する多層回路基板に半導体装置がフリップチップ実装されたものであって、第１表面層にフリップチップ実装された第１の半導体装置、第１の半導体装置の第１の直下領域内で第１の表面層上に形成され、第１の半導体装置の電極と電気的に接続された第１の基板端子、第１表面層と接合層が接合する第１接合面に形成された第１内部配線、第１の直下領域内に形成され、第１の基板端子と第１内部配線とを電気的に接続する第１の導電孔、接合層を対称面として、第１の半導体装置が実装された位置に対して面対称となる第２の表面層の位置にフリップチップ実装された第２の半導体装置、第２の半導体装置の第２の直下領域内に形成され、第２の半導体装置の電極と電気的に接続された第２の基板端子、第２表面層と接合層が接合する第２接合面に形成された第２内部配線、及び第２の直下領域内に形成され、第２の基板端子と第２の内部配線とを電気的に接続する第３の導電孔を含んでいるものもある（例えば、特許文献３参照。）。以下、この技術を第３の従来例と呼ぶ。
特開２００２−５０７３８号公報（請求項１８，［００３５］，［００３６］，［００５０］〜［００７５］、図１，図２） 特開２００２−１７０９０４号公報（請求項６，［０００７］，［００１２］〜［００１４］、図３） 特開平１１−８７４０２号公報（請求項１３，［００３１］，［００６７］〜［００６９］、図６）
上記第１〜第３の従来例は、それぞれ、半導体装置を小型化すること、基板に実装された状態での温度変化によるチップクラック・反りを発生しにくくすること、表面層上に発生する応力、変形を緩和し、電子部品の信頼性を向上させることを目的としているため、各目的を実現するのにふさわしい半導体装置や電子部品の構造を開示している。したがって、これらの半導体装置や電子部品を基板に実装する際には、従来と同様、マウンタを用いる必要がある。マウンタは、電子部品の吸着部だけでも、電子部品を吸着するための吸着ノズル、電子部品を所定間隔で吸着ノズル近傍まで搬送するフィーダ、電子部品の吸着ノズルにおける吸着不良を検出するためのセンサ、電子部品の吸着位置を補正するためのＸＹステージ等、高精度・高感度な部品で構成されているため、高価である。このため、このような高価なマウンタを用いて電子部品を実装して電子機器を組み立てると、完成された電子機器自体の価格も高価になってしまう。
この結果、例えば、ＩＣカード等のように、実装すべき電子部品の個数は少ないがそれ自体は大量に生産される電子機器の価格が高価になってしまう。一方、例えば、有機ＬＥＤ（ＯＬＥＤ：Organic Light Emitting Diode）、プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel）、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）等のディスプレイを用いた表示装置では、同一形状及び同一機能を有するデータドライバが多数実装される。ここで、データドライバとは、外部から供給される１ライン分の表示データに基づいて、ディスプレイの対応するデータ電極にデータ信号を印加するものであり、複数個の画素（例えば、約３３０画素）ごとに１個設けられている。したがって、ディスプレイが大画面であればあるほど、実装すべきデータドライバの個数が増加することになる。この種の表示装置の場合、データドライバの実装精度自体はあまり要求されないにもかかわらず、上記した高価なマウンタを使用しなければならないとすると、表示装置の価格が高価になってしまう。
また、従来の半導体装置は、他の装置等との接続に供される外部接続端子と、該外部接続端子と半導体チップの端子とをつなぐ接続線が半導体装置の一面にしか形成されていないため、半導体装置の実装が特定の面を利用しての実装に限定されていた。さらに、従来の半導体装置は、熱応力の作用により信頼性や寿命が低下する問題もあった。
本発明は、上述のような課題を解決するためのものであり、第１の目的は、半導体装置等の能動素子単体又は能動素子や受動素子から構成されるモジュールからなる電子部品の表面又は底面のいずれを利用しても実装が容易に行える電子部品を得ることである。本発明の第２の目的は、熱応力が加わっても信頼性や寿命の低下を抑制できる上記電子部品を得ることである。本発明の第３の目的は、高価なマウンタを用いることなく、簡単かつ安価な手段で実装することができる上記電子部品を得ることである。また併せて、これらの電子部品の製造方法及び電子部品を備えた電子機器を提案するものである。
本発明に係る電子部品は、基板の表面又は底面の少なくとも一方に形成された所定の機能を果たす機能部と、前記基板の表面又は底面に形成され、前記機能部に接続する複数の端子と、前記基板の表面と底面に形成された複数の外部電極と、前記基板の表面又は底面における前記端子と前記外部電極とを接続する前記基板の表面と底面に形成された再配置配線と、を備えたものである。
本発明の電子部品は、機能部を有した基板の表面と底面の両方に、機能部の端子と再配置配線により接続された外部電極を備える構成としたので、電子部品の表面、底面又はその両面を利用して実装が可能となり、実装の自由度が著しく向上する。また、基板の表面及び底面の両方に外部電極が形成されているので、実装後の電気検査も可能となる。
なお、前記複数の外部電極は、その間隔が前記複数の端子の間隔より広くなっていることが好ましい。これにより、電気部品の実装作業性や電気部品の外部機器との接続作業性が向上する。
また、前記基板の表面及び底面には応力緩和層が形成され、該応力緩和層上に前記外部電極と前記再配置配線が形成されていることが好ましい。このように表面及び底面に応力緩和層を備えたことで、熱応力が加わっても信頼性や寿命の低下を抑制できる電子部品が得られる。
また、前記複数の外部電極が前記基板の表面と底面との間で面対称に配置され、同一の前記端子に接続される前記外部電極が前記表面と前記底面にそれぞれ複数設けられており、同一の前記端子に接続される前記外部電極が前記基板の表面と底面において、それぞれ線対称又は点対称に配置されているのが好ましい。
本発明のような構造を有する電子部品は、表裏の区別をする必要がないため、電子部品を実装する基板上で振動させながら所定の位置に導くいわゆる振動位置合わせ方式の実装方法や、電子部品がその外形に起因して所定の位置へ嵌り合う外形位置決め方式の実装方法等を採用することができる。したがって、高価なマウンタを用いる必要はなく、実装工程を大幅に簡略化することができる。この結果、例えば、ＩＣカード等のように、実装すべき電子部品の個数は少ないがそれ自体は大量に生産される電子機器自体の価格を低下させることができる。また、実装するデータドライバが多くなる、ＯＬＥＤ、ＰＤＰ、ＬＣＤ等の大型ディスプレイを用いた表示装置であっても、その価格を低下させることができる。
また、前記端子は前記基板を貫通しているスルーホール又はプラグを介して前記基板の表面又は底面に形成されていることが好ましい。これにより、配線を引き回すことなく、機能部の端子を基板の表面と底面とにそれぞれ引き出すことができる。
なお、前記スルーホール又は前記プラグは前記端子の直下に形成されていることが好ましい。端子の直下には通常、能動素子が存在していないことが多いため、このようにすることにより、スルーホール又はプラグを形成するためだけに機能部の面積を割り振る必要がなく、機能部の面積、ひいては基板の面積を最小限の大きさに抑えることができる。また、この構成を採用することにより、電子部品に不可欠な端子を活用することができるので、電子部品、特に、半導体装置をカスタム設計することなく、汎用タイプを流用することができる。
また、上記の電子部品において、同一の端子に接続された外部電極は、同一の表面処理が施されているのが好ましい。これにより、電子部品を実装する際にその表裏を意識する必要がないので、リフロー実装、フリップチップ実装、フェースダウン実装等の同一の実装方法を用いることができ、実装工程を大幅に簡略化することができる。
なお、上記の電子部品において、外部電極の表面は、金又はハンダで表面処理されているのが好ましい。これにより、より一般的な実装方法を用いることができ、実装工程を大幅に簡略化することができる。
また、上記の電子部品において、基板は正方形状とするのが好ましい。このようにすれば半導体装置の方向性を区別する手間が省けるため、実装工程を大幅に簡略化することができる。
また、上記の電子部品において、その全体形状は、その幅及び奥行きがその厚さより大きいのが好ましい。これにより、電子部品が収納されるべき凹部に安定的に収納される。
また、前記基板が半導体基板であり、前記機能部を前記半導体基板上に形成された能動素子を含む構成とすることができる。これにより、半導体装置である電子部品を簡単かつ安価な手段で実装することができる。
また、前記機能部を前記基板上に取り付けられた半導体装置を含む構成とすることができる。これにより、このような構造を有するモジュール等の電子部品を簡単かつ安価な手段で実装することができる。
さらに、上記いずれかに記載の電子部品が任意に組合わされて前記外部電極を介して複数段に積層されてなる電子部品としても良い。また、上記いずれかに記載の電子部品と他の部品とが前記外部電極を介して複数段に積層されてなる電子部品としても良い。このような構造形態を取ることにより、半導体装置の実装密度を更に向上させることができる。
本発明に係る電子部品の製造方法は、基板の表面又は底面の少なくとも一方に所定の機能を果たす機能部を形成する機能部形成工程と、前記機能部に接続する複数の端子を前記基板を貫通させて該基板の表面と底面とにそれぞれ引き出す端子引出工程と、複数の外部電極を前記基板の表面と底面に形成し、前記外部電極を対応する前記端子に接続する外部電極形成工程と、を備えるものである。
本発明の方法により製造された電子部品は、電子部品の表面、底面又はその両面を利用して実装が可能となり、実装の自由度が著しく向上する。また、基板の表面及び底面の両方に外部電極が形成されているので、実装後の電気検査も可能となる。
上記方法において、前記外部電極形成工程は、前記基板の表面及び底面に応力緩和層を形成した後、その応力緩和層上において行うことが好ましい。
この方法により製造された電子部品は、応力緩和層の作用により、実装後の実装基板の熱膨張係数と電子部品の熱膨張係数との差に起因する耐温度サイクルに対する信頼性が著しく向上する。
また、前記外部電極形成工程においては、前記複数の外部電極を前記基板の表面と底面との間で面対称に配置し、同一の前記端子に接続される前記外部電極を前記基板の表面と底面においてそれぞれ線対称又は点対称に配置するのが好ましい。
この方法により製造された電子部品は、表裏の区別をする必要がないため、電子部品を実装する基板上で振動させながら所定の位置に導くいわゆる振動位置合わせ方式の実装方法や、電子部品がその外形に起因して所定の位置へ嵌り合う外形位置決め方式の実装方法等を採用することができる。したがって、高価なマウンタを用いる必要はなく、実装工程を大幅に簡略化することができる。この結果、例えば、ＩＣカード等のように、実装すべき電子部品の個数は少ないがそれ自体は大量に生産される電子機器自体の価格を低下させることができる。また、実装するデータドライバが多くなる、ＯＬＥＤ、ＰＤＰ、ＬＣＤ等の大型ディスプレイを用いた表示装置であってもその価格を低下させることができる。
本発明に係る電子機器は、上記いずれかの電子部品が実装されているものである。これによれば、電子部品を電子機器に簡単にしかも多様な態様で実装することができるので、その電子機器を小型かつ低価格とすることが可能になる。また、応力緩和層上に外部電極と再配置配線が形成されている電子部品が実装された電子機器は、電子部品の信頼性が向上した分、電子機器の信頼性や寿命が向上する。
実施の形態１
図１は本発明の実施の形態１における電子部品である半導体装置１００の構成を示す断面図、図２は図１の電子部品の表面を示す平面図である。この半導体装置１００は、矩形のシリコン基板１０１を有し、シリコン基板１０１の表面１０１ａに機能部１０２が形成されている。機能部１０２の上面には、窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ２）等からなるパッシベーション層１０３を形成しておくのが好ましい。機能部１０２は、能動素子単体又は能動素子と受動素子で構成され、所定の機能を果たすために、入力端子から供給される入力信号に対して、例えば、演算処理、画像処理、音声合成処理、音声分析処理、ノイズ除去処理、周波数分析処理、暗号化処理、復号化処理、認証処理等の各種の信号処理を施して出力信号を生成して、出力端子から出力する。なお、機能部１０２の端子としてはこれら入出力端子の他、通常、電源電圧を供給するための電源端子及び接地電圧を供給するための接地端子等も含んでおり、ここではそれらをまとめて端子１０４として表示する。
シリコン基板１０１の表面（上面）１０１ａに形成された各端子１０４は、シリコン基板１０１を貫通するスルホール又はプラグ１０５を介して、シリコン基板１０１の底面（裏面）１０１ｂにもそれぞれ引き出されている。そしてシリコン基板１０１の各面１０１ａ，１０１ｂに引き出されている各端子１０４は、シリコン基板１０１上に形成された再配置配線１０６を介して外部電極（外部機器やケーブルとの接続端子）１０７と電気的に接続されている。シリコン基板１０１の各面においてそれぞれ複数設けられた外部電極１０７は、表面１０１ａと底面１０１ｂとで異なるパターンで配置してもあるいは同じパターンで配置してもよい。また、端子１０４や再配置配線１０６はソルダーレジスト膜１０８で保護しておくのが好ましい。
上記半導体装置１００は、その表面１０１ａと底面１０１ｂの両面において、機能部１０２の端子１０４に対応する外部電極１０７と再配置配線１０６とがそれぞれ形成されているため、半導体装置１００の表面１０１ａと底面１０１ｂの何れの面を利用しても、半導体装置１００を実装基板等に実装することができる。また、半導体装置１００の表面１０１ａと底面１０１ｂの各面において、同一の端子１０４に接続される外部電極１０７をシリコン基板１０１の表面１０１ａと底面１０１ｂとにそれぞれ複数設けておくことで、利用する外部電極の位置を可変とすることも可能となる。そしてこれらにより、実装の自由度が著しく向上する。
なお、複数の外部電極１０７を、シリコン基板１０１の表面１０１ａと底面１０１ｂとの間で面対称に配置し、かつ同一の端子１０４に接続される外部電極１０７を表面１０１ａと底面１０１ｂにそれぞれ複数設け、同一の端子１０４に接続される外部電極１０７を各面１０１ａ，１０１ｂにおいて、それぞれ線対称又は点対称に配置するのが好ましい。 このようにすることで、半導体装置１００の表裏を区別する必要がなくなり、半導体装置１００をその表面又は裏面の何れを利用しても容易に実装することができる。なお、シリコン基板１０１を正方形にすると、半導体装置１００の方向を区別する必要もなくなり、半導体装置１００の実装が更に容易となる。
図３は本発明の実施の形態１に係る半導体装置１００Ａの別の例を示す概略断面図である。図１に示した半導体装置１００との相違は、シリコン基板１０１の表面１０１ａの機能部１０２の外側面と、シリコン基板１０１の底面１０１ｂとに、応力緩和層１０９を同じ形状及び同じ配置にて形成している点である。この場合、再配置配線１０６や外部電極１０７は、これらの応力緩和層１０９の上に形成している。応力緩和層１０９は、感光性ポリイミド樹脂、シリコン変性ポリイミド樹脂、エポキシ樹脂、シリコン変性エポキシ樹脂等から構成される。
このように、応力緩和層１０９をシリコン基板１０１の表面１０１ａと底面１０１ｂに同じ態様で設けることで、半導体装置１００Ａをその表面１０１ａ、底面１０１ｂの何れか一方、又はその両方を利用して実装基板等に実装しても、半導体装置１００Ａと実装基板との熱膨張係数を吸収することが可能となる。従って、半導体装置１００Ａの実装信頼性が著しく向上する。
図４は本発明の実施の形態に係る積層型半導体装置の構成を示す概略断面図である。
これは、図３に示した半導体装置１００Ａを外部電極１０７を介して厚さ方向に積層したものであるが、図１に示した応力緩和層がない半導体装置１００にも適用できる。このような構造形態を取ることにより、半導体装置の実装密度を容易に向上させることができる。
図５は本発明の実施の形態に係る別の積層型半導体装置の構成を示す概略断面図である。これは、図１又は図３の態様で形成された本発明に係る複数の半導体装置１００Ｂ〜１００Ｅを外部電極１０７を介して厚さ方向に積層し、更に、最上段に本発明に係るものではない別の半導体装置２００，３００，４００を積層したものである。なお、半導体装置１００Ｂ〜１００Ｅは、そのサイズ及び／又は機能が相違しているものである。このような構造形態を取ることにより、半導体装置の実装密度をさらに向上することができる。また、機能の異なる半導体装置を積層し、一つのシステムブロックを形成することもできる。
なお、図４，図５の構造とするに際して、必要な場合には、予め、半導体装置同士の外部電極を電気的、配置的に接続可能なように設計して、このような構造をとることにより、半導体装置間に中継基板などを用いることなく、異なる半導体装置同士でも容易に接続することが可能となる。
実施の形態２
図６は本発明の実施の形態２に係る電子部品である半導体装置の表面を示す概略平面図、図７は図６の半導体装置の底面を示す概略底面図、図８は図６の半導体装置のＸ−Ｘ'断面図である。
この例の半導体装置１は、長方形状のシリコン基板２の表面２ａ及びその近傍の略中央部に、機能部３が形成されているとともに、シリコン基板２の表面２ａの周縁近傍に外部電極６1〜６20が形成され、シリコン基板２の底面２ｂの周縁近傍に外部電極７1〜７20が形成されて構成されている。なお、以下では、外部電極６1〜６20を総称するときは、単に外部電極６と示す。外部電極７1〜７20及び、符号に添え字が付与された他の構成要素についても同様である。後述する他の実施の形態においても同様である。
機能部３は、能動素子単体、又は能動素子と受動素子で構成され、所定の機能を果たすために、入力端子４（４1〜４3）から供給される入力信号に対して、例えば、演算処理、画像処理、音声合成処理、音声分析処理、ノイズ除去処理、周波数分析処理、暗号化処理、復号化処理、認証処理等の各種の信号処理を施して出力信号を生成して、出力端子５（５1〜５3）から出力する。入力端子４1〜４3及び出力端子５1〜５3は、シリコン基板２の表面２ａの機能部３の周縁近傍に形成されている。なお、ここでは、説明を簡単にするために、入力端子４1〜４3及び出力端子５1〜５3のみを示しているが、機能部の端子には、通常、電源電圧を供給するための電源端子や接地電圧を供給するための接地端子等も設けられる。そこで、以下では、入力端子、出力端子、電源端子、接地端子等を総称する場合には、単に端子と呼ぶことにする。
外部電極６1〜６20及び外部電極７1〜７20は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属膜又はこれらの合金膜からなる。外部電極６1、６7、６11及び６17は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の入力端子４1と図示せぬ再配置配線により接続されている。同様に、外部電極６2、６6、６12及び６16は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の入力端子４2と図示せぬ再配置配線により接続されている。外部電極６3、６5、６13及び６15は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の出力端子５1と図示せぬ再配置配線により接続されている。外部電極６4及び６14は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の出力端子５2と図示せぬ再配置配線により接続されている。外部電極６8、６10、６18及び６20は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の入力端子４3と図示せぬ再配置配線により接続されている。外部電極６9及び６19は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の出力端子５3と図示せぬ再配置配線により接続されている。
入力端子４1は、シリコン基板２の表面２ａから底面２ｂに向かって貫通して形成された図示せぬスルーホールを介してシリコン基板２の底面２ｂにも引き出され、図示せぬ再配置配線と接続されているとともに、当該配線を介して、外部電極７1、７7、７11及び７17の少なくとも１個と接続されている。外部電極７1、７7、７11及び７17は、互いに図示せぬ配線を介して接続されている。同様に、入力端子４2は、シリコン基板２の表面２ａから底面２ｂに向かって貫通して形成されたスルーホール８2を介してシリコン基板２の底面２ｂにも引き出され、図示せぬ再配置配線と接続されているとともに、当該配線を介して、外部電極７2、７6、７12及び７16の少なくとも１個と接続されている。外部電極７2、７6、７12及び７16は、互いに図示せぬ配線を介して接続されている。入力端子４3は、シリコン基板２の表面２ａから底面２ｂに向かって貫通して形成された図示せぬスルーホールを介してシリコン基板２の底面２ｂにも引き出され、図示せぬ再配置配線と接続されているとともに、当該配線を介して、外部電極７8、７10、７18及び７20の少なくとも１個と接続されている。外部電極７8、７10、７18及び７20は、互いに図示せぬ配線を介して接続されている。
出力端子５1は、シリコン基板２の表面２ａから底面２ｂに向かって貫通して形成された図示せぬスルーホールを介してシリコン基板２の底面２ｂにも引き出され、図示せぬ再配置配線と接続されているとともに、当該配線を介して、外部電極７3、７5、７13及び７15の少なくとも１個と接続されている。外部電極７3、７5、７13及び７15は、互いに図示せぬ配線を介して接続されている。出力端子５2は、シリコン基板２の表面２ａから底面２ｂに向かって貫通して形成された貫通スルーホール９2を介してシリコン基板２の底面２ｂにも引き出され、図示せぬ再配置配線と接続されているとともに、当該配線を介して、外部電極７4及び７14の少なくとも１個と接続されている。外部電極７4及び７14は、互いに図示せぬ配線を介して接続されている。出力端子５3は、シリコン基板２の表面２ａから底面２ｂに向かって貫通して形成された図示せぬスルーホールを介してシリコン基板２の底面２ｂにも引き出され、図示せぬ再配置配線と接続されているとともに、当該配線を介して、外部電極７9及び７19の少なくとも１個と接続されている。外部電極７9及び７19は、互いに図示せぬ配線を介して接続されている。
なお、図８の断面図に示すように、各スルーホールは、各端子４，５の直下に引き出された状態とするのが好ましい。端子４，５の直下には通常、能動素子が存在していないことが多いため、このようにすることにより、スルーホールを形成するためだけにシリコン基板の面積を割り振る必要がなく、シリコン基板の面積を最小限の大きさに抑えることができる。また、この構成を採用することにより、電子部品に不可欠な端子を活用することができるので、電子部品、特に、半導体装置をカスタム設計することなく、汎用タイプを流用することができる。
図６及び図７において、その形状を示す円内に同一の英字の大文字が付されている入力端子４、出力端子５及び外部電極６並びに７は、互いに接続されていることを意味している。図６及び図７から分かるように、外部電極６1〜６20及び外部電極７1〜７20のうち、同一の入力端子４又は出力端子５に接続されたものは、シリコン基板２の表面２ａ及び底面２ｂにおいて対称に配置されている。すなわち、例えば、シリコン基板２の表面２ａでは、機能部３の入力端子４1に接続されている外部電極６1、６7、６11及び６17では、図９に示すように、外部電極６1と外部電極６7とは直線Ｌ1に関して線対称であり、外部電極６11と外部電極６17とは直線Ｌ1に関して線対称である。外部電極６1と外部電極６17とは直線Ｌ2に関して線対称であり、外部電極６7と外部電極６11とは直線Ｌ2に関して線対称である。また、外部電極６1と外部電極６11とは中点Ｏに関して点対称であり、外部電極６7と外部電極６17とは中点Ｏに関して点対称である。
同様に、機能部３の入力端子４2に接続されている外部電極６2、６6、６12及び６16では、外部電極６2と外部電極６6とは図９に示す直線Ｌ1に関して線対称であり、外部電極６12と外部電極６16とは図９に示す直線Ｌ1に関して線対称である。外部電極６2と外部電極６16とは図９に示す直線Ｌ2に関して線対称であり、外部電極６6と外部電極６12とは直線Ｌ2に関して線対称である。また、外部電極６2と外部電極６12とは図９に示す中点Ｏに関して点対称であり、外部電極６6と外部電極６16とは図９に示す中点Ｏに関して点対称である。
機能部３の入力端子４3に接続されている外部電極６3、６5、６13及び６15では、外部電極６3と外部電極６5とは図９に示す直線Ｌ1に関して線対称であり、外部電極６13と外部電極６15とは図９に示す直線Ｌ1に関して線対称である。外部電極６3と外部電極６15とは図９に示す直線Ｌ2に関して線対称であり、外部電極６5と外部電極６13とは直線Ｌ2に関して線対称である。また、外部電極６3と外部電極６13とは中点Ｏに関して点対称であり、外部電極６5と外部電極６15とは図９に示す中点Ｏに関して点対称である。また、外部電極６4と６14とは図９に示す線Ｌ2に関して線対称であり、外部電極６9と６19とは図９に示す線Ｌ1に関して線対称である。
一方、シリコン基板２の底面２ｂにおいても、外部電極７1〜７20は、外部電極６1〜６20と同一の添え字が付与されたもの同士が同様の関係にある。すなわち、例えば、外部電極７1、７7、７11及び７17は、図９において、外部電極６1を外部電極７17と置き換え、外部電極６7を外部電極７11と置き換え、外部電極６11を外部電極７7と置き換え、外部電極６17を外部電極７1と置き換えることにより、外部電極７1と外部電極７7とは直線Ｌ1に関して線対称であり、外部電極７11と外部電極７17とは直線Ｌ1に関して線対称であることが分かる。同様に、外部電極７1と外部電極７17とは直線Ｌ2に関して線対称であり、外部電極７7と外部電極７11とは直線Ｌ2に関して線対称である。また、外部電極７1と外部電極７11とは中点Ｏに関して点対称であり、外部電極７7と外部電極７17とは中点Ｏに関して点対称である。外部電極７2、７6、７12及び７16の組、外部電極７3、７5、７13及び７15の組、外部電極７4と７14の組、外部電極７9と７19の組についても同様である。そして、外部電極６1〜６20と、外部電極７1〜７20とは、同一の添え字を付与されたもの同士が、シリコン基板２の表面２ａと底面２ｂとの中点を通る仮想的な平面に関して面対称である。
外部電極６1〜６20及び外部電極７1〜７20の隣接する外部電極同士の間隔は、例えば、０．５ｍｍである。一方、入力端子４1〜４3の隣接する入力端子同士の間隔及び出力端子５1〜５3の隣接する出力端子同士の間隔は、例えば、１００μｍである。
なお、実際には、シリコン基板２の表面２ａに層間絶縁膜やソルダーレジスト等が形成され、それぞれの表面に入力端子４1〜４3、出力端子５1〜５3、あるいは配線層が形成されるが、図６〜図９においては、それらを示していない。以下に示す製造方法の説明においても、層間絶縁膜やソルダーレジスト等の形成については特に説明しない。後述する他の実施の形態においても同様である。
次に、上記構成の半導体装置１の製造方法について、図１０に示す製造工程図を参照して説明する。まず、図１０（ａ）に示すように、所定の厚さを有したシリコンからなる半導体ウェハ１１の表面１１ａ及びその近傍の各部に、周知の半導体製造技術により能動素子や受動素子で構成された機能部３を形成する。次に、ダイシング装置等を用いて半導体ウェハ１１から長方形状のシリコン基板２を切り出す。その後、機能部３の周縁近傍に入力端子４1〜４3及び出力端子５1〜５3を形成するとともに、入力端子４1〜４3及び出力端子５1〜５3のシリコン基板２のそれぞれの直下に、表面２ａから底面２ｂに向かって貫通する各スルーホールを形成して、シリコン基板２の表面２ａと底面２ｂとに各端子４，５を引き出す。なお、図１０（ｂ）では、端子は４2，５2のみ、スルーホールは８2，９2のみを示している。
次に、シリコン基板２の表面２ａの周縁近傍に外部電極６1〜６20を形成するとともに、外部電極６1、６7、６11及び６17と入力端子４1とを接続するために、シリコン基板２の表面２ａ又はその近傍に図示せぬ再配置配線を形成する。同様に、外部電極６2、６6、６12及び６16と入力端子４2とを接続するために、シリコン基板２の表面２ａ又はその近傍に図示せぬ再配置配線を形成する。外部電極６3、６5、６13及び６15と出力端子５1とを接続するために、シリコン基板２の表面２ａ又はその近傍に図示せぬ再配置配線を形成する。外部電極６4及び６14と出力端子５2とを接続するために、シリコン基板２の表面２ａ又はその近傍に図示せぬ再配置配線を形成する。外部電極６8、６10、６18及び６20と入力端子４3とを接続するために、シリコン基板２の表面２ａ又はその近傍に再配置配線を形成する。外部電極６9及び６19と出力端子５3とを接続するために、シリコン基板２の表面２ａ又はその近傍に図示せぬ再配置配線を形成する。以上説明した外部電極６1〜６20の形成及び再配置配線の形成は、別工程で行うこともできるが、通常は同一の工程で行われる。なお、図１０（ｃ）では外部電極は６9及び６19のみを示している。
次に、シリコン基板２の底面２ｂの周縁近傍において、外部電極７1〜７20を、上記した外部電極６1〜６20のうち、同一の添え字を付与されたものと、シリコン基板２の表面２ａと底面２ｂとの中点を通る仮想的な平面に関して面対称となる位置に形成するとともに、外部電極６1〜６20の場合と同様に、同一の組を構成する外部電極７同士を、再配置配線を形成して対応する端子と接続する。この外部電極７1〜７20の形成及び再配置配線の形成も、通常は同一の工程で行われる。なお、図１０（ｄ）では外部電極は６9，６19，７9及び７19のみを示している。
以上のようにして製造された半導体装置１は、シリコン基板２の表面２ａに形成され所定の機能を果たす機能部３と、機能部３の入力端子４1〜４3及び出力端子５1〜５3と外部とを接続するための外部電極６1〜６20及び７1〜７20とを備え、外部電極６1〜６20及び７1〜７20は、表裏区別なく実装できるように、シリコン基板２の表面２ａ及び底面２ｂに配置され、対応する入力端子４又は出力端子５と接続されている。
このような構造を有する半導体装置１を実装する際には、高価なマウンタを用いる必要はなく、例えば、実装基板を振動させつつ搬送するとともに、実装基板表面一面に半導体装置１をまき散らす、いわゆる振動位置合わせ方式の実装方法や、実装基板表面に個々の半導体装置１を高精度で位置決めして配置することなく、半導体装置１の外形形状だけで位置決めされる、いわゆる外形位置決め方式の実装方法を採用することができる。したがって、実装工程を大幅に簡略化することができる。この結果、例えば、ＩＣカード等のように、実装すべき半導体装置１等の電子部品の個数は少ないがそれ自体は大量に生産される電子機器自体の価格を低下させることができる。また、実装するデータドライバが多くなる、ＯＬＥＤ、ＰＤＰ、ＬＣＤ等の大型ディスプレイを用いた表示装置であっても、その価格を低下させることができる。
また、この例の半導体装置１では、外部電極６1〜６20の隣接する外部電極６同士の間隔及び外部電極７1〜７20の隣接する外部電極７同士の間隔を、例えば、０．５ｍｍとする。一方、入力端子４1〜４3の隣接する入力端子４同士の間隔及び出力端子５1〜５3の隣接する出力端子５同士の間隔を、例えば、１００μｍとしている。すなわち、外部電極６及び７のピッチを、入力端子４のピッチ及び出力端子５のピッチから、リフロー装置等の汎用の一括実装可能な実装装置が使用可能なピッチに変換している。したがって、フリップチップ実装方法等の個別の実装方法を用いる必要がないので、この点でも実装工程の大幅な簡略化をすることができるとともに、実装工数の削減をすることができる。
また、この例の半導体装置１では、シリコン基板２の表面２ａ及び底面２ｂの両方に外部電極６1〜６20及び７1〜７20を形成したので、実装後の電気検査も可能となる。
さらにまた、図示しないが、外部電極上に、公知の方法で金、ハンダ等を用いてバンプを形成すれば、各種の二次実装方法が採用できるので、実装性はさらに向上する。
なお、上記の半導体装置１の製造方法は、前述した実施の形態１及び後述する実施の形態３，４に係る半導体装置の製造にも適用できる。
実施の形態３
図１１本発明の実施の形態３に係る電子部品である半導体装置２１の構成を示す概略断面図である。図１１において、図６〜図８の各部に対応する部分には同一の符号を付け、その説明を省略する。図１１に示す半導体装置２１においては、シリコン基板２の表面２ａの略中央部に、断面が略台形状の応力緩和層層２２1が新たに形成されているとともに、シリコン基板２の底面２ｂの略中央部にも、応力緩和層２２1と同一形状の応力緩和層２２2が新たに形成されている。応力緩和層２２1及び２２2は、シリコン基板２の表面２ａと底面２ｂとの中点を通る仮想的な平面に関して面対称である。応力緩和層２２1及び２２2は、例えば、感光性ポリイミド樹脂、シリコン変性ポリイミド樹脂、エポキシ樹脂、シリコン変性エポキシ樹脂等から構成される。なお、応力緩和層２２1及び２２2は、図１０の工程中、外部電極及び再配置配線を形成する工程の前あるいは後の何れかにおいて形成する。この実施の形態３の半導体装置２１によれば、上記した実施の形態２で得られる効果に加えて、さらに、応力緩和層２２1により、機能部３の熱ストレスが緩和され信頼性寿命が著しく向上するとともに、応力緩和層２２1及び２２2により、表裏対称構造となるので半導体装置２１の表裏の熱膨張係数差に起因する耐温度サイクルに対する信頼性が著しく向上する。
実施の形態４
図１２は、本発明の実施の形態４に係る電子部品である半導体装置３１の構成を示す概略断面図である。この半導体装置３１は、実施の形態１で説明した半導体装置１００Ａと基本的に同じ構造のものである。
この例の半導体装置３１は、長方形状のシリコン基板３２の表面３２ａ及びその近傍の略全域に、機能部３３が形成されているとともに、機能部３３の周縁近傍に入力端子３４1〜３４3及び出力端子３５1〜３５3が形成されている。また、機能部３３の表面の略全域に、断面が略台形状の応力緩和層４０1が形成されているとともに、シリコン基板３２の底面３２ｂの、表面３２ａと底面３２ｂとの中点を通る仮想的な平面に関して面対称な位置にも、応力緩和層４０1と同一形状の応力緩和層４０2が形成されている。さらに、応力緩和層４０1の周縁近傍に外部電極３６1〜３６20が形成され、応力緩和層４０2の周縁近傍に外部電極３７1〜３７20が形成されている。なお、図１２では、入力端子３４1〜３４3のうち３４2が、出力端子３５1〜３５3のうち３５2が、外部電極３６1〜３６20のうち３６9と３６19が、外部電極３７1〜３７20のうち３７9と３７19がそれぞれ示されている。
入力端子３４1〜３４3は、シリコン基板３２のそれぞれの直下に表面３２ａから底面３２ｂに向かって貫通して形成された各スルーホールを介してシリコン基板３２の底面３２ｂにも引き出されている。出力端子３５1〜３５3は、シリコン基板３２のそれぞれの直下に表面３２ａから底面３２ｂに向かって貫通して形成された各スルーホールを介してシリコン基板３２の底面３２ｂにも引き出されている。なお、図１２では、各スルーホールのうち、端子３４2と３５2とに対応するスルーホール３８2と３９2のみが表示されている。
図１２において、入力端子３４1〜３４3、出力端子３５1〜３５3、外部電極３６1〜３６20及び外部電極３７1〜３７20の位置関係と接続関係は、入力端子３４1〜３４3及び出力端子３５1〜３５3が外部電極３６1〜３６20及び外部電極３７1〜３７20よりシリコン基板３２の周縁側に配置されている以外は、上記した実施の形態２における入力端子４1〜４3、出力端子５1〜５3、外部電極６1〜６20及び外部電極７1〜７20の位置関係と接続関係と同様であるので、その説明を省略する。また、応力緩和層４０1及び４０2の材質は、実施の形態３における応力緩和部２２1及び２２2の材質と同様である。なお、応力緩和層４０1及び４０2は、図１０の工程中、各外部電極の形成前及び外部電極と対応する端子間とを接続する配線（再配置配線）の形成前に行う。この実施の形態４の半導体装置３１によれば、上記した実施の形態２で得られる効果に加えて、さらに、応力緩和層４０1及び４０2により実装後の実装基板の熱膨張係数と、半導体装置３１の熱膨張係数との差に起因する耐温度サイクルに対する信頼性が著しく向上する。
実施の形態５
上述した各実施の形態では、シリコン基板が長方形状である例を示したが、本発明はこれに限定するものではない。例えば、シリコン基板が正方形状であってもよい。この場合には、半導体装置の外形自体も回転対称となり、実装する際の方向性がなくなるので、実装工程を大幅に簡略化することができる。
実施の形態６
上述した各実施の形態では、半導体装置の全体形状については、特に言及していないが、その幅及び奥行きがその厚さよりも大きいことが好ましい。何故なら、半導体装置の全体形状において、その幅及び奥行きがその厚さ以下である場合には、半導体装置が実装基板の収納されるべき凹部に安定的に収納されないおそれがあるからである。
実施の形態７
上述した各実施の形態では、端子と外部電極は異なる平面位置に形成される例を示したが、本発明はこれに限定するものではない。例えば、端子上に外部電極を形成してもよい。この実施の形態７によれば、外部電極を形成するためだけに機能部の面積を割り振る必要がなく、機能部の面積、ひいてはシリコン基板の面積を最小限の大きさに抑えることができる。
実施の形態８
上述した各実施の形態では、シリコン基板２の各端子４，５を、基板２に形成したスルーホールを介してシリコン基板２の両面２ａ，２ｂに引き出す例を示したが、本発明はこれに限定するものではない。例えば、スルーホールに換えて、スルーホールの内部まで導電体を埋め込んだ、いわゆるコンタクトプラグを形成してもよい。
実施の形態９
上述した各実施の形態では、本発明を半導体装置に適用する例を示したが、本発明はこれに限定するものではない。例えば、本発明は、機能部が能動素子と受動素子から構成されるモジュール、機能部がプリント基板上に取り付けられた半導体装置と受動部品で構成される各種電子部品にも適用することができる。
実施の形態１０
上述の各実施の形態では、外部電極の表面処理については特に言及していないが、基板の表面に形成された外部電極と基板の底面に形成された外部電極は、例えば、バンプの形成方法やバンプの材質（例えば、金（Ａｕ）、ニッケル（Ｎｉ）−金（Ａｕ）、ハンダ（特に、鉛フリーハンダ）等）、ハンダペーストやフラックス等の形成方法やこれらの材質（例えば、スズ（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）、スズ（Ｓｎ）−銀（Ａｇ）、スズ（Ｓｎ）−銀（Ａｇ）−ビスマス（Ｂｉ）−銅（Ｃｕ））等、同一の表面処理が施されていることが好ましい。何故なら、基板の表面及び底面に形成された外部電極が同一の表面処理が施されている場合には、電子部品を実装する際にその表裏を意識する必要がないので、リフロー実装、フリップチップ実装、フェースダウン実装等の同一の実装方法を用いることができ、実装工程を大幅に簡略化することができるからである。
実施の形態１１
本発明に係る上記半導体装置を実装した電子機器は、例えば、図１３に示すような表示装置である。しかしながら、本発明に係る上記半導体装置を実装した電子機器はこの表示装置に限定されるものではなく、ＩＣカードや携帯電話等も含まれる。本発明に係る半導体装置を実装した電子機器は、前述したように半導体装置を電子機器に簡単にしかも多様な態様で実装することができるので、その電子機器の小型、低価格が図れる。また、応力緩和層上に外部電極と再配置配線が形成されている半導体装置を実装した電子機器は、その半導体装置の信頼性が向上した分、電子機器の信頼性や寿命も向上する。
以上、この実施の形態を図面を参照して詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上記実施の形態で説明した各半導体装置は、その構造から、それらの半導体装置を複数段積層する実装の態様が可能となる。
また、上記各半導体装置はその機能部を利用することなく、半導体装置の表面側と底面側に配置した機器を接続するためのコネクタとして利用することもできる。
また、上記各半導体装置では、機能部３，３３，１０２をシリコン基板２，３２，１０１の表面側に形成した例を説明したが、これらの機能部はシリコン基板の底面側に形成しても、あるいはそれらの両面に形成してもよい。さらに、上記各半導体装置では、機能部３，３３，１０２に接続する端子４，５，１０４をシリコン基板２，３２，１０１の表面側に形成してそれを底面側にも引き出す構成としたが、端子を底面側に形成してそれを表面側にも引き出す構成としても良い。
また、上記実施の形態では、半導体ウェハ１１の各箇所に機能部３を形成した後、半導体ウェハ１１からシリコン基板２を切り出す例を示したが、これに限定されず、図１０に示す全ての製造工程を経た後に、半導体ウェハ１１からシリコン基板２を切り出すようにしてもよい。
なお、上述の各実施の形態は、その目的及び構成等に特に矛盾や問題がない限り、互いの技術を流用することができる。
本発明の実施の形態１に係る半導体装置の構成を示す概略断面図。 本発明の実施の形態１に係る半導体装置の構成を示す概略平面図。 本発明の実施の形態１に係る半導体装置の別の構成を示す概略断面図。 本発明の実施の形態に係る積層型半導体装置の構成を示す概略断面図。 本発明の実施の形態に係る別の積層型半導体装置の構成を示す概略断面図。 本発明の実施の形態２に係る半導体装置表面の端子と外部電極の配置図。 図６の半導体装置底面の端子と外部電極の配置図。 図６の半導体装置のＸ−Ｘ'断面図。 外部電極61、67、611及び617の位置関係を説明する概略平面図。 半導体装置の製造工程図。 本発明の実施の形態３に係る半導体装置の構成を示す概略断面図。 本発明の実施の形態４に係る半導体装置の構成を示す概略断面図。 本発明の電子部品を搭載した電子機器である表示装置の例示図。
符号の説明
１，２１，３１ 半導体装置、２，３２ シリコン基板、２ａ，１１ａ，３２ａ シリコン基板の表面、２ｂ，３２ｂ シリコン基板の底面、３，３３ 機能部、４1〜４3，３４1〜３４3 入力端子、５1〜５3，３５1〜３５3 出力端子、６1〜６20，７1〜７20，３６1〜３６20，３７1〜３７20 外部電極、８2，９2，３８2，３９2 スルーホール、１１ 半導体ウェハ、２２1，２２2，４０1，４０2 応力緩和層、１００，１００Ａ 半導体装置、１０１ シリコン基板、１０１ａ シリコン基板の表面、１０１ｂ シリコン基板の底面、１０２ 機能部、１０３ パッシベーション層、１０４ 端子、１０５ スルーホール又はプラグ、１０６ 再配置配線、１０７ 外部電極、１０８ ソルダーレジスト、１０９ 応力緩和層。

Claims (20)

  1. 基板の表面又は底面の少なくとも一方に形成された所定の機能を果たす機能部と、前記基板の表面又は底面に形成され、前記機能部に接続する複数の端子と、前記基板の表面と底面とに形成された複数の外部電極と、前記基板の表面又は底面における前記端子と前記外部電極とを接続する前記基板の表面と底面に形成された再配置配線と、
    を備えていることを特徴とする電子部品。
  2. 前記複数の外部電極は、その間隔が前記複数の端子の間隔より広くなっていることを特徴とする請求項１記載の電子部品。
  3. 前記基板の表面及び底面には応力緩和層が形成され、該応力緩和層上に前記外部電極と前記再配置配線が形成されていることを特徴とする請求項１又は２記載の電子部品。
  4. 前記複数の外部電極が前記基板の表面と底面との間で面対称に配置され、同一の前記端子に接続される前記外部電極が前記表面と前記底面にそれぞれ複数設けられており、同一の前記端子に接続される前記外部電極が前記基板の表面と底面において、それぞれ線対称に配置されていることを特徴とする請求項１ないし３のいずれかに記載の電子部品。
  5. 前記複数の外部電極が前記基板の表面と底面との間で面対称に配置され、同一の前記端子に接続される前記外部電極が前記表面と前記底面にそれぞれ複数設けられており、同一の前記端子に接続される前記外部電極が前記基板の表面と底面において、それぞれ点対称に配置されていることを特徴とする請求項１ないし３のいずれかに記載の電子部品。
  6. 前記端子が前記基板を貫通しているスルーホール又はプラグを介して前記基板の表面又は底面に形成されていることを特徴とする請求項１ないし５のいずれかに記載の電子部品。
  7. 前記スルーホール又は前記プラグが前記端子の直下に形成されていることを特徴とする請求項６記載の電子部品。
  8. 同一の前記端子に接続された外部電極は、同一の表面処理が施されていることを特徴とする請求項１ないし７のいずれかに記載の電子部品。
  9. 前記外部電極の表面は、金又はハンダで表面処理されていることを特徴とする請求項８記載の電子部品。
  10. 前記基板は正方形状であることを特徴とする請求項１ないし９のいずれかに記載の電子部品。
  11. 前記電子部品はその幅及び奥行きがその厚さより大きいことを特徴とする請求項１ないし１０のいずれかに記載の電子部品。
  12. 前記基板が半導体基板であり、前記機能部が前記半導体基板上に形成された能動素子を含むことを特徴とする請求項１ないし１１のいずれかに記載の電子部品。
  13. 前記機能部が前記基板上に取り付けられた半導体装置を含むことを特徴とする請求項１ないし１１のいずれかに記載の電子部品。
  14. 請求項１ないし１３のいずれかに記載の電子部品が任意に組合わされて前記外部電極を介して複数段に積層されてなることを特徴とする電子部品。
  15. 請求項１ないし１４のいずれかに記載の電子部品と他の部品とが前記外部電極を介して複数段に積層されてなることを特徴とする電子部品。
  16. 基板の表面又は底面の少なくとも一方に所定の機能を果たす機能部を形成する機能部形成工程と、
    前記機能部に接続する複数の端子を前記基板に貫通させて該基板の表面と底面とにそれぞれ引き出す端子引出工程と、
    複数の外部電極を前記基板の表面と底面に形成し、前記外部電極を対応する前記端子に接続する外部電極形成工程と、
    を有することを特徴とする電子部品の製造方法。
  17. 前記外部電極形成工程は、前記基板の表面及び底面に応力緩和層を形成した後、該応力緩和層上において行われることを特徴とする請求項１６記載の電子部品の製造方法。
  18. 前記外部電極形成工程においては、前記複数の外部電極を前記基板の表面と底面との間で面対称に配置し、同一の前記端子に接続される前記外部電極を前記基板の表面と底面においてそれぞれ線対称に配置することを特徴とする請求項１６又は１７に記載の電子部品の製造方法。
  19. 前記外部電極形成工程においては、前記複数の外部電極を前記基板の表面と底面との間で面対称に配置し、同一の前記端子に接続される前記外部電極を前記基板の表面と底面においてそれぞれ点対称に配置することを特徴とする請求項１６又は１７に記載の電子部品の製造方法。
  20. 請求項１ないし１５のいずれかに記載の電子部品が実装されていることを特徴とする電子機器。
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