KR100610938B1 - 전자 부품, 전자 부품의 제조 방법 및 전자기기 - Google Patents

전자 부품, 전자 부품의 제조 방법 및 전자기기 Download PDF

Info

Publication number
KR100610938B1
KR100610938B1 KR1020050001547A KR20050001547A KR100610938B1 KR 100610938 B1 KR100610938 B1 KR 100610938B1 KR 1020050001547 A KR1020050001547 A KR 1020050001547A KR 20050001547 A KR20050001547 A KR 20050001547A KR 100610938 B1 KR100610938 B1 KR 100610938B1
Authority
KR
South Korea
Prior art keywords
substrate
electronic component
external electrodes
external electrode
terminal
Prior art date
Application number
KR1020050001547A
Other languages
English (en)
Other versions
KR20050073417A (ko
Inventor
하시모토노부아키
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20050073417A publication Critical patent/KR20050073417A/ko
Application granted granted Critical
Publication of KR100610938B1 publication Critical patent/KR100610938B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02G—INSTALLATION OF ELECTRIC CABLES OR LINES, OR OF COMBINED OPTICAL AND ELECTRIC CABLES OR LINES
    • H02G3/00—Installations of electric cables or lines or protective tubing therefor in or on buildings, equivalent structures or vehicles
    • H02G3/02—Details
    • H02G3/06—Joints for connecting lengths of protective tubing or channels, to each other or to casings, e.g. to distribution boxes; Ensuring electrical continuity in the joint
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S174/00—Electricity: conductors and insulators
    • Y10S174/08—Shrinkable tubes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 기판과, 기판의 표면 또는 저면의 적어도 한쪽에 형성된 소정 기능을 수행하는 기능부와, 기판의 표면 또는 저면에 형성되어 기능부에 접속되어 있는 복수의 단자와, 기판의 표면과 저면과 형성된 외부 전극과, 기판의 표면 또는 저면에 있어서의 단자와 외부 전극을 접속하는 기판의 표면과 저면에 형성된 재배치 배선을 구비하여 이루어지는 전자 부품을 제공하는 것이다.

Description

전자 부품, 전자 부품의 제조 방법 및 전자기기{ELECTRONIC COMPONENT, METHOD FOR MANUFACTURING THE ELECTRONIC COMPONENT, AND ELECTRONIC APPARATUS}
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 구성을 나타내는 개략 단면도,
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 구성을 나타내는 개략 평면도,
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 별도의 구성을 나타내는 개략 단면도,
도 4는 본 발명의 실시예에 따른 적층형 반도체 장치의 구성을 나타내는 개략 단면도,
도 5는 본 발명의 실시예에 따른 별도의 적층형 반도체 장치의 구성을 나타내는 개략 단면도,
도 6은 본 발명의 실시예 2에 따른 반도체 장치 표면의 단자와 외부 전극의 배치도,
도 7은 도 6의 반도체 장치 저면의 단자와 외부 전극의 배치도,
도 8은 도 6의 반도체 장치의 X-X'선 단면도,
도 9는 외부 전극(61, 67, 611, 617)의 위치 관계를 설명하는 개략 평면도,
도 10은 반도체 장치의 제조 공정도,
도 11은 본 발명의 실시예 3에 따른 반도체 장치의 구성을 나타내는 개략 단면도,
도 12는 본 발명의 실시예 4에 따른 반도체 장치의 구성을 나타내는 개략 단면도,
도 13은 본 발명의 전자 부품을 탑재한 전자기기인 표시 장치의 예시도.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 장치 101 : 실리콘 기판
102 : 기능부 103 : 패시베이션층
104 : 단자 105 : 플래그
106 : 재배치 배선 107 : 외부 전극
41~43 : 입력 단자 51~53 : 출력 단자
61~620, 71~720 : 외부 전극
본 발명은 반도체 장치 등의 능동 소자 단체 또는 능동 소자나 수동 소자로 구성되는 모듈로 이루어지는 전자 부품, 이러한 전자 부품의 제조 방법 및 이러한 전자 부품이 실장된 전자기기에 관한 것이다.
종래의 반도체 장치는 전극의 위치에 관통 구멍이 형성된 반도체 소자와, 관통 구멍의 내면을 포함하는 영역에 마련된 절연 재료와, 관통 구멍의 중심축을 지나도록 마련된 도전 부재를 포함하고 있다(예컨대, 특허 문헌 1 참조). 이하, 이 기술을 종래예 1이라 한다.
또한, 종래의 반도체 장치에는, 반도체 칩의 단자 측에 배치된 절연층 상에 배선을 형성하고, 배선과 단자는 절연층의 단자 영역을 관통하는 제 1 비어부(first via section)를 통해 전기적으로 접속되어 있고, 또한, 배선은 반도체 칩을 관통하는 제 2 비어부에 접속되고, 반도체 칩의 단자 측과는 반대측의 제 2 비어부에 범프를 외부 단자로 하여 형성하고 있는 것도 있다(예컨대, 특허 문헌 2 참조). 이하, 이 기술을 종래예 2라 한다.
또한, 종래의 전자 부품에는, 제 1 표면층, 제 2 표면층 및 제 1 표면층과 제 2 표면층을 접합하는 접합층을 갖는 다층 회로 기판에 반도체 장치가 플립 칩 실장된 것으로서, 제 1 표면층에 플립 칩 실장된 제 1 반도체 장치, 제 1 반도체 장치 바로 아래의 제 1 영역 내에서 제 1 표면층 상에 형성되고, 제 1 반도체 장치의 전극과 전기적으로 접속된 제 1 기판 단자, 제 1 표면층과 접합층이 접합되는 제 1 접합면에 형성된 제 1 내부 배선, 제 1 반도체 장치 바로 아래의 제 1 영역 내에 형성되고, 제 1 기판 단자와 제 1 내부 배선을 전기적으로 접속하는 제 1 도전 구멍, 접합층을 대칭면으로 하여, 제 1 반도체 장치가 실장된 위치에 대하여 면대칭으로 되는 제 2 표면층의 위치에 플립 칩 실장된 제 2 반도체 장치, 제 2 반도체 장치 바로 아래의 제 2 영역 내에 형성되어, 제 2 반도체 장치의 전극과 전기적으로 접속된 제 2 기판 단자, 제 2 표면층과 접합층이 접합하는 제 2 접합면에 형성된 제 2 내부 배선 및 제 2 반도체 장치 바로 아래의 제 2 영역 내에 형성되어, 제 2 기판 단자와 제 2 내부 배선을 전기적으로 접속하는 제 3 도전 구멍을 포함하고 있는 것도 있다(예컨대, 특허 문헌 3 참조). 이하, 이 기술을 종래예 3이라 한다.
(특허 문헌 1) 일본 특허 공개 제2002-50738호 공보(청구항 18, [0035], [0036], [0050]∼[0075], 도 1, 도 2)
(특허 문헌 2) 일본 특허 공개 제2002-170904호 공보(청구항 6, [0007], [0012]∼[0014], 도 3)
(특허 문헌 3) 일본 특허 공개 평성 제11-87402호 공보(청구항 13, [0031], [0067]∼[0069], 도 6)
상기 종래예 1~3은, 각각, 반도체 장치를 소형화하는 것, 기판에 실장된 상태에서의 온도 변화에 의한 칩 크랙·휨을 발생하기 어렵게 하는 것, 표면층 상에 발생하는 응력, 변형을 완화하여, 전자 부품의 신뢰성을 향상시키는 것을 목적으로 하고 있기 때문에, 각 목적을 실현하는데 어울리는 반도체 장치나 전자 부품의 구조를 개시하고 있다. 따라서, 이들 반도체 장치나 전자 부품을 기판에 실장할 때에는, 종래와 마찬가지로, 마운터(mounter)를 이용할 필요가 있다. 마운터는 전자 부품의 흡착부만이라도, 전자 부품을 흡착하기 위한 흡착 노즐, 전자 부품을 소정 간격으로 흡착 노즐 근방까지 반송하는 피더, 전자 부품의 흡착 노즐에 있어서의 흡착 불량을 검출하기 위한 센서, 전자 부품의 흡착 위치를 보정하기 위한 XY 스테이지 등, 고정밀도·고감도인 부품으로 구성되어 있기 때문에 고가이다. 이 때문에, 이러한 고가의 마운터를 이용go 전자 부품을 실장하여 전자기기를 조립하면, 완성된 전자기기 자체의 가격도 고가로 된다.
그 결과, 예컨대, IC 카드 등과 같이, 실장해야 할 전자 부품의 개수는 적지만 그 자체는 대량으로 생산되는 전자기기의 가격이 고가로 된다. 한편, 예컨대, 유기 LED(OLED : Organic Light Emitting Diode), 플라즈마 디스플레이 패널(PDP : Plasma Display Panel), 액정 디스플레이(LCD : Liquid Crystal Display) 등의 디스플레이를 이용한 표시 장치에서는, 동일 형상 및 동일 기능을 갖는 데이터 드라이버가 다수 실장된다. 여기서, 데이터 드라이버란, 외부로부터 공급되는 1라인 분량의 표시 데이터에 근거하여, 디스플레이의 대응하는 데이터 전극에 데이터 신호를 인가하는 것이고, 복수개의 화소(예컨대, 약330화소)마다 한개 마련된다. 따라서, 디스플레이가 대화면일수록, 실장해야 할 데이터 드라이버의 개수가 증가하는 것으로 된다. 이러한 종류의 표시 장치의 경우, 데이터 드라이버의 실장 정밀도 자체는 그다지 요구되지 않음에도 불구하고, 상기한 고가의 마운터를 사용해야 만 한다고 하면, 표시 장치의 가격은 고가로 될 수밖에 없다.
또한, 종래의 반도체 장치는 다른 장치 등과의 접속으로 제공되는 외부 접속 단자와, 해당 외부 접속 단자와 반도체 칩의 단자를 연결하는 접속선이 반도체 장치의 일면에만 형성되어 있기 때문에, 반도체 장치의 실장이 특정한 면을 이용한 실장에 한정되고 있었다. 또한, 종래의 반도체 장치는 열 응력의 작용에 의해 신뢰성이나 수명이 저하하는 문제도 있었다.
본 발명은 상술한 바와 같은 과제를 해결하기 위한 것으로, 제 1 목적은 반도체 장치 등의 능동 소자 단체 또는 능동 소자나 수동 소자로 구성되는 모듈로 이루어지는 전자 부품의 표면 또는 저면의 어느 하나를 이용하여도 실장을 용이하게 실행할 수 있는 전자 부품을 얻는 것이다. 본 발명의 제 2 목적은 열 응력이 가해지더라도 신뢰성이나 수명의 저하를 억제할 수 있는 상기 전자 부품을 얻는 것이다. 본 발명의 제 3 목적은 고가의 마운터를 이용하는 일없이, 간단하고 또한 저렴한 수단으로 실장할 수 있는 상기 전자 부품을 얻는 것이다. 또한 더불어, 이들 전자 부품의 제조 방법 및 전자 부품을 구비한 전자기기를 제안하는 것이다.
본 발명에 따른 전자 부품은, 기판의 표면 또는 저면 중 적어도 한쪽에 형성된 소정 기능을 수행하는 기능부와, 상기 기판의 표면 또는 저면에 형성되어, 상기 기능부에 접속되는 복수의 단자와, 상기 기판의 표면과 저면에 형성된 복수의 외부 전극과, 상기 기판의 표면 또는 저면에 있어서의 상기 단자와 상기 외부 전극을 접 속하는 상기 기판의 표면과 저면에 형성된 재배치 배선을 구비한다.
본 발명의 전자 부품은 기능부를 갖은 기판의 표면과 저면의 양쪽에, 기능부의 단자와 재배치 배선에 의해 접속된 외부 전극을 구비하는 구성으로 했으므로, 전자 부품의 표면, 저면 또는 그 양면을 이용하여 실장이 가능해지고, 실장의 자유도가 현저하게 향상된다. 또한, 기판의 표면 및 저면의 양쪽에 외부 전극이 형성되어 있으므로, 실장 후의 전기 검사도 가능해진다.
또, 상기 복수의 외부 전극은 그 간격이 상기 복수 단자의 간격보다 넓게 되어 있는 것이 바람직하다. 이에 의해, 전기 부품의 실장 작업성이나 전기 부품의 외부기기와의 접속 작업성이 향상된다.
또한, 상기 기판의 표면 및 저면에는 응력 완화층이 형성되고, 해당 응력 완화층 상에 상기 외부 전극과 상기 재배치 배선이 형성되어 있는 것이 바람직하다. 이와 같이 표면 및 저면에 응력 완화층을 구비하는 것에 의해, 열 응력이 가해지더라도 신뢰성이나 수명의 저하를 억제할 수 있는 전자 부품이 얻어진다.
또한, 상기 복수의 외부 전극이 상기 기판의 표면과 저면 사이에서 면대칭으로 배치되고, 동일한 상기 단자에 접속되는 상기 외부 전극이 상기 표면과 상기 저면에 각각 복수 마련되어 있고, 동일한 상기 단자에 접속되는 상기 외부 전극이 상기 기판의 표면과 저면에서, 각각 선대칭 또는 점대칭으로 배치되어 있는 것이 바람직하다.
본 발명과 같은 구조를 갖는 전자 부품은 표리의 구별을 행할 필요가 없기 때문에, 전자 부품을 실장하는 기판 상에서 진동시키면서 소정의 위치로 안내하는 ,이른바, 진동 위치 정렬 방식의 실장 방법이나, 전자 부품이 그 외형에 기인하여 소정 위치에 끼워 맞춰지는 외형 위치 결정 방식의 실장 방법 등을 채용할 수 있다. 따라서, 고가의 마운터를 이용할 필요가 없어, 실장 공정을 대폭 간략화할 수 있다. 그 결과, 예컨대, IC 카드 등과 같이, 실장해야 할 전자 부품의 개수는 적지만 그 자체는 대량에 생산되는 전자기기 자체의 가격을 저하시킬 수 있다. 또한, 실장할 데이터 드라이버가 많아지는, OLED, PDP, LCD 등의 대형 디스플레이를 이용한 표시 장치이더라도, 그 가격을 저하시킬 수 있다.
또한, 상기 단자는 상기 기판을 관통하고 있는 스루 홀 또는 플러그를 거쳐 상기 기판의 표면 또는 저면에 형성되어 있는 것이 바람직하다. 이에 의해, 배선을 레이아웃하는 일없이, 기능부의 단자를 기판의 표면과 저면으로 각각 인출할 수 있다.
또, 상기 스루 홀 또는 상기 플러그는 상기 단자의 바로 아래에 형성되어 있는 것이 바람직하다. 단자의 바로 아래에는 통상, 능동 소자가 존재하지 않는 경우가 많기 때문에, 이와 같이 함으로써, 스루 홀 또는 플러그를 형성하는 만큼의 기능부 면적을 할당할 필요가 없고, 기능부의 면적, 나아가서는 기판의 면적을 최소한의 크기로 억제할 수 있다. 또한, 이 구성을 채용함으로써, 전자 부품에 불가결한 단자를 활용할 수 있으므로, 전자 부품, 특히, 반도체 장치를 맞춤 설계하는 일 없이, 범용 타입을 유용할 수 있다.
또한, 상기한 전자 부품에서, 동일한 단자에 접속된 외부 전극은 동일한 표면 처리가 실시되고 있는 것이 바람직하다. 이에 의해, 전자 부품을 실장할 때에 그 표리를 의식할 필요가 없으므로, 리플로우 실장, 플립 칩 실장, 페이스다운 실장 등의 동일한 실장 방법을 이용할 수 있어, 실장 공정을 대폭 간략화할 수 있다.
또, 상기한 전자 부품에서, 외부 전극의 표면은, 금 또는 땜납으로 표면 처리되어 있는 것이 바람직하다. 이에 의해, 보다 일반적인 실장 방법을 이용할 수 있어, 실장 공정을 대폭 간략화할 수 있다.
또한, 상기한 전자 부품에서, 기판은 정방형 형상으로 하는 것이 바람직하다. 이와 같이 하면 반도체 장치의 방향성을 구별하는 수고를 생략할 수 있기 때문에, 실장 공정을 대폭 간략화할 수 있다.
또한, 상기한 전자 부품에서, 그 전체 형상은 그 폭 및 깊이가 그 두께보다 큰 것이 바람직하다. 이에 의해, 전자 부품은 수납되어야 할 오목부에 안정적으로 수납된다.
또한, 상기 기판이 반도체 기판이며, 상기 기능부를 상기 반도체 기판 상에 형성된 능동 소자를 포함하는 구성으로 할 수 있다. 이에 의해, 반도체 장치인 전자 부품을 간단하고 또한 저렴한 수단으로 실장할 수 있다.
또한, 상기 기능부를 상기 기판 상에 부착된 반도체 장치를 포함하는 구성으로 할 수 있다. 이에 의해, 이러한 구조를 갖는 모듈 등의 전자 부품을 간단하고 또한 저렴한 수단으로 실장할 수 있다.
또한, 상기 어느 하나에 기재된 전자 부품이 임의로 조합되어 상기 외부 전극을 거쳐 복수단으로 적층되어 이루어지는 전자 부품으로 하여도 좋다. 또한, 상기 어느 하나에 기재된 전자 부품과 다른 부품이 상기 외부 전극을 거쳐 복수단으 로 적층되어 이루어지는 전자 부품으로 하여도 좋다. 이러한 구조 형태를 취하는 것에 의해, 반도체 장치의 실장 밀도를 더욱 향상시킬 수 있다.
본 발명에 따른 전자 부품의 제조 방법은 기판의 표면 또는 저면의 적어도 한쪽에 소정 기능을 수행하는 기능부를 형성하는 기능부 형성 공정과, 상기 기능부에 접속하는 복수 단자를 상기 기판을 관통시켜 해당 기판의 표면과 저면으로 각각 인출하는 단자 인출 공정과, 복수의 외부 전극을 상기 기판의 표면과 저면에 형성하고, 상기 외부 전극을 대응하는 상기 단자에 접속하는 외부 전극 형성 공정을 구비하는 것이다.
본 발명의 방법에 의해 제조된 전자 부품은 전자 부품의 표면, 저면 또는 그 양면을 이용하여 실장이 가능해지고, 실장의 자유도가 현저하게 향상된다. 또한, 기판의 표면 및 저면의 양쪽에 외부 전극이 형성되어 있으므로, 실장 후의 전기 검사도 가능해진다.
상기 방법에서, 상기 외부 전극 형성 공정은 상기 기판의 표면 및 저면에 응력 완화층을 형성한 후, 그 응력 완화층 상에서 실행하는 것이 바람직하다.
이 방법에 의해 제조된 전자 부품은 응력 완화층의 작용에 의해, 실장 후의 실장 기판의 열팽창 계수와 전자 부품의 열팽창 계수의 차에 기인하는 내온도(耐溫度) 사이클에 대한 신뢰성이 현저하게 향상된다.
또한, 상기 외부 전극 형성 공정에서는, 상기 복수의 외부 전극을 상기 기판의 표면과 저면 사이에서 면대칭으로 배치하고, 동일한 상기 단자에 접속되는 상기 외부 전극을 상기 기판의 표면과 저면에서 각각 선대칭 또는 점대칭으로 배치하는 것이 바람직하다.
이 방법에 의해 제조된 전자 부품은 표리의 구별을 행할 필요가 없기 때문에, 전자 부품을 실장하는 기판 상에서 진동시키면서 소정 위치로 안내하는 이른바 진동 위치 정렬 방식의 실장 방법이나, 전자 부품이 그 외형에 기인하여 소정 위치에 끼워 맞춰지는 외형 위치 결정 방식의 실장 방법 등을 채용할 수 있다. 따라서, 고가의 마운터를 이용할 필요가 없고, 실장 공정을 대폭 간략화할 수 있다. 그 결과, 예컨대, IC 카드 등과 같이, 실장해야 할 전자 부품의 개수는 적지만 그 자체는 대량으로 생산되는 전자기기 자체의 가격을 저하시킬 수 있다. 또한, 실장할 데이터 드라이버가 많아지는 OLED, PDP, LCD 등의 대형 디스플레이를 이용한 표시 장치이더라도 그 가격을 저하시킬 수 있다.
본 발명에 따른 전자기기는 상기 어느 하나의 전자 부품이 실장되어 있는 것이다. 이에 의하면, 전자 부품을 전자기기에 간단하고 또한 다양한 형태로 실장할 수 있으므로, 그 전자기기를 소형이고, 또한 저렴하게 할 수 있다. 또한, 응력 완화층 상에 외부 전극과 재배치 배선이 형성되어 있는 전자 부품이 실장된 전자기기는 전자 부품의 신뢰성이 향상된 만큼, 전자기기의 신뢰성이나 수명이 향상된다.
(실시예 1)
도 1은 본 발명의 실시예 1에 있어서의 전자 부품인 반도체 장치(100)의 구성을 나타내는 단면도, 도 2는 도 1의 전자 부품의 표면을 나타내는 평면도이다. 이 반도체 장치(100)는 직사각형의 실리콘 기판(101)을 갖고, 실리콘 기판(101)의 표면(101a)에 기능부(102)가 형성되어 있다. 기능부(102)의 상면에는, 질화 실리콘(SiN)이나 산화 실리콘(SiO2) 등으로 이루어지는 패시베이션층(103)을 형성해 두는 것이 바람직하다. 기능부(102)는 능동 소자 단체 또는 능동 소자와 수동 소자로 구성되고, 소정의 기능을 행하기 위해, 입력 단자로부터 공급되는 입력 신호에 대하여, 예컨대, 연산 처리, 화상 처리, 음성 합성 처리, 음성 분석 처리, 노이즈 제거 처리, 주파수 분석 처리, 암호화 처리, 복호화 처리, 인증 처리 등의 각종 신호 처리를 실시하여 출력 신호를 생성하여, 출력 단자로부터 출력한다. 또, 기능부(102)의 단자로는 이들 입출력 단자 외에, 통상, 전원 전압을 공급하기 위한 전원 단자 및 접지 전압을 공급하기 위한 접지 단자 등도 포함하고 있고, 여기서는 이들을 정리하여 단자(104)로서 표시한다.
실리콘 기판(101)의 표면(상면)(101a)에 형성된 각 단자(104)는 실리콘 기판(101)을 관통하는 관통 구멍 또는 플러그(105)를 거쳐, 실리콘 기판(101)의 저면(이면)(101b)에도 각각 인출되고 있다. 그리고, 실리콘 기판(101)의 각 면(101a, 101b)에 인출되어 있는 각 단자(104)는 실리콘 기판(101) 상에 형성된 재배치 배선(106)을 거쳐 외부 전극(외부기기나 케이블의 접속 단자)(107)과 전기적으로 접속되어 있다. 실리콘 기판(101)의 각 면에서 각각 복수 마련된 외부 전극(107)은 표면(101a)과 저면(101b)에서 다른 패턴으로 배치하여도, 또는 같은 패턴으로 배치하여도 좋다. 또한, 단자(104)나 재배치 배선(106)은 솔더 레지스트막(108)으로 보호해 두는 것이 바람직하다.
상기 반도체 장치(100)는 그 표면(101a)와 저면(101b)의 양면에서, 기능부(102)의 단자(104)에 대응하는 외부 전극(107)과 재배치 배선(106)이 각각 형성되어 있기 때문에, 반도체 장치(100)의 표면(101a)과 저면(101b)의 어느 면을 이용하여도, 반도체 장치(100)를 실장 기판 등에 실장할 수 있다. 또한, 반도체 장치(100)의 표면(101a)과 저면(101b)의 각 면에서, 동일한 단자(104)에 접속되는 외부 전극(107)을 실리콘 기판(101)의 표면(101a)과 저면(101b)에 각각 복수 마련하여 둠으로써 이용하는 외부 전극의 위치를 가변으로 하는 것도 가능해진다. 그리고 이들에 의해, 실장의 자유도가 현저하게 향상된다.
또, 복수의 외부 전극(107)을 실리콘 기판(101)의 표면(101a)과 저면(101b) 사이에서 면대칭으로 배치하고, 또한 동일한 단자(104)에 접속되는 외부 전극(107)을 표면(101a)과 저면(101b)에 각각 복수 마련하고, 동일한 단자(104)에 접속되는 외부 전극(107)을 각 면(101a, 101b)에서, 각각 선대칭 또는 점대칭으로 배치하는 것이 바람직하다.
이와 같이 하는 것에 의해, 반도체 장치(100)의 표리를 구별할 필요가 없어져, 반도체 장치(100)를 그 표면 또는 이면의 어느 것을 이용하여도 용이하게 실장할 수 있다. 또, 실리콘 기판(101)을 정방형으로 하면, 반도체 장치(100)의 방향을 구별할 필요도 없어져, 반도체 장치(100)의 실장이 더욱 용이해진다.
도 3은 본 발명의 실시예 1에 관한 반도체 장치(100A)의 별도의 예를 나타내는 개략 단면도이다. 도 1에 나타낸 반도체 장치(100)와의 차이는 실리콘 기판(101)의 표면(101a)의 기능부(102)의 외측면과, 실리콘 기판(101)의 저면(101b)과, 응력 완화층(109)을 동일 형상 및 동일 배치로 형성하고 있는 점이다. 이 경우, 재배치 배선(106)이나 외부 전극(107)은 이들 응력 완화층(109) 상에 형성하고 있다. 응력 완화층(109)은 감광성 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지 등으로 구성된다.
이와 같이, 응력 완화층(109)을 실리콘 기판(101)의 표면(101a)과 저면(101b)에 동일 형태로 마련함으로써, 반도체 장치(100A)를 그 표면(101a), 저면(101b)의 어느 한쪽, 또는 그 양쪽을 이용하여 실장 기판 등에 실장하여도, 반도체 장치(100A)와 실장 기판의 열팽창 계수를 흡수하는 것이 가능해진다. 따라서, 반도체 장치(100A)의 실장 신뢰성이 현저하게 향상된다.
도 4는 본 발명의 실시예에 따른 적층형 반도체 장치의 구성을 나타내는 개략 단면도이다. 이것은 도 3에 나타내는 반도체 장치(100A)를 외부 전극(107)을 거쳐 두께 방향으로 적층한 것이지만, 도 1에 나타낸 응력 완화층이 없는 반도체 장치(100)에도 적용할 수 있다. 이러한 구조 형태를 취함으로써, 반도체 장치의 실장 정밀도를 용이하게 향상시킬 수 있다.
도 5는 본 발명의 실시예에 따른 별도의 적층형 반도체 장치의 구성을 나타내는 개략 단면도이다. 이것은 도 1 또는 도 3의 형태로 형성된 본 발명에 관한 복수의 반도체 장치(100B∼100E)를 외부 전극(107)을 거쳐 두께 방향으로 적층하고, 또한, 최상단에 본 발명에 관한 것이 아닌 별도의 반도체 장치(200, 300, 400)를 적층한 것이다. 또, 반도체 장치(100B∼100E)는 그 크기 및/또는 기능이 상이한 것이다. 이러한 구조 형태를 취함으로써, 반도체 장치의 실장 밀도를 더 향상 시킬 수 있다. 또한, 기능이 다른 반도체 장치를 적층하여, 하나의 시스템 블럭을 형성할 수도 있다.
또, 도 4, 도 5의 구조로 하는 데에 있어서, 필요한 경우에는, 미리, 반도체 장치끼리의 외부 전극을 전기적, 배치적으로 접속 가능하도록 설계하고, 이러한 구조를 취함으로써, 반도체 장치 사이에 중계 기판 등을 이용하는 일없이, 다른 반도체 장치끼리라도 용이하게 접속하는 것이 가능해진다.
(실시예 2)
도 6은 본 발명의 실시예 2에 관한 전자 부품인 반도체 장치의 표면을 나타내는 개략 평면도, 도 7은 도 6의 반도체 장치의 저면을 나타내는 개략 저면도, 도 8은 도 6의 반도체 장치의 X-X'선 단면도이다.
본 예의 반도체 장치(1)는 직사각형 형상의 실리콘 기판(2)의 표면(2a) 및 그 근방의 대략 중앙부에, 기능부(3)가 형성되어 있고, 또한 실리콘 기판(2)의 표면(2a)의 가장자리 근방에 외부 전극(61∼620)이 형성되고, 실리콘 기판(2)의 저면(2b)의 가장자리 근방에 외부 전극(71∼720)이 형성되어 구성되어 있다. 또, 이하에서는, 외부 전극(61∼620)을 총칭할 때에는, 단지 외부 전극(6)으로 나타낸다. 외부 전극(71∼720) 및 참조 부호에 첨자가 부여된 다른 구성 요소에 대해서도 마찬가지이다. 후술하는 다른 실시예에 있어서도 마찬가지이다.
기능부(3)는 능동 소자 단체, 또는 능동 소자와 수동 소자로 구성되고, 소정 의 기능을 행하기 위해, 입력 단자(4(41∼43))로부터 공급되는 입력 신호에 대하여, 예컨대, 연산 처리, 화상 처리, 음성 합성 처리, 음성 분석 처리, 노이즈 제거 처리, 주파수 분석 처리, 암호화 처리, 복호화 처리, 인증 처리 등의 각종 신호 처리를 실시해서 출력 신호를 생성하여, 출력 단자(5(51∼53))부터 출력한다. 입력 단자(41∼43) 및 출력 단자(51∼53)는 실리콘 기판(2)의 표면(2a)의 기능부(3)의 가장자리 근방에 형성되어 있다. 또, 여기서는, 설명을 간단히 하기 위해, 입력 단자(41∼43) 및 출력 단자(51∼53)만을 나타내고 있지만, 기능부의 단자에는, 통상, 전원 전압을 공급하기 위한 전원 단자나 접지 전압을 공급하기 위한 접지 단자 등도 마련된다. 그래서, 이하에서는, 입력 단자, 출력 단자, 전원 단자, 접지 단자 등을 총칭하는 경우에는, 단지 단자라고 부르기로 한다.
외부 전극(61∼620) 및 외부 전극(71∼720)은, 예컨대, 알루미늄(Al), 구리(Cu) 등의 금속막 또는 이들의 합금막으로 이루어진다. 외부 전극(61, 67, 611 , 617)은 실리콘 기판(2)의 표면(2a) 또는 그 근방에 형성된 도시하지 않은 배선을 통해, 서로 접속되어 있고, 또한 적어도 한 개가 기능부(3)의 입력 단자(41)와 도시하지 않은 재배치 배선에 의해 접속되어 있다. 마찬가지로, 외부 전극(62, 66, 612 , 616)은 실리콘 기판(2)의 표면(2a) 또는 그 근방에 형성된 도시하지 않은 배선을 통해, 서로 접속되어 있고, 또한 적어도 한 개가 기능부(3)의 입력 단자(42)와 도시하지 않은 재배치 배선에 의해 접속되어 있다. 외부 전극(63, 65, 613, 615 )은 실리콘 기판(2)의 표면(2a) 또는 그 근방에 형성된 도시하지 않은 배선을 통해, 서로 접속되어 있고, 또한 적어도 한 개가 기능부(3)의 출력 단자(51)와 도시하지 않은 재배치 배선에 의해 접속되어 있다. 외부 전극(64, 614)은 실리콘 기판(2)의 표면(2a) 또는 그 근방에 형성된 도시하지 않은 배선을 통해, 서로 접속되어 있고, 또한 적어도 한 개가 기능부(3)의 출력 단자(52)와 도시하지 않은 재배치 배선에 의해 접속되어 있다. 외부 전극(68, 610, 618, 620)은 실리콘 기판(2)의 표면(2a) 또는 그 근방에 형성된 도시하지 않은 배선을 통해, 서로 접속되어 있고, 또한 적어도 한 개가 기능부(3)의 입력 단자(43)와 도시하지 않은 재배치 배선에 의해 접속되어 있다. 외부 전극(69, 619)은 실리콘 기판(2)의 표면(2a) 또는 그 근방에 형성된 도시하지 않은 배선을 통해, 서로 접속되어 있고, 또한 적어도 한 개가 기능부(3)의 출력 단자(53)와 도시하지 않은 재배치 배선에 의해 접속되어 있다.
입력 단자(41)는 실리콘 기판(2)의 표면(2a)으로부터 저면(2b)을 향해 관통하여 형성된 도시하지 않은 스루 홀을 통해 실리콘 기판(2)의 저면(2b)에도 인출되고, 도시하지 않은 재배치 배선과 접속되어 있고, 또한 당해 배선을 통해, 외부 전극(71, 77, 711, 717) 중 적어도 한 개와 접속되어 있다. 외부 전극(71, 77, 711, 717)은 서로 도시하지 않은 배선을 통해 접속되어 있다. 마찬가지로, 입력 단자(42)는 실리콘 기판(2)의 표면(2a)으로부터 저면(2b)을 향해 관통하여 형성된 스루 홀(82)을 통해 실리콘 기판(2)의 저면(2b)에도 인출되고, 도시하지 않은 재배치 배선과 접속되어 있고, 또한 당해 배선을 통해, 외부 전극(72, 76, 712, 716 )의 적어도 한 개와 접속되어 있다. 외부 전극(72, 76, 712, 716)은 서로 도시하지 않은 배선을 통해 접속되어 있다. 입력 단자(43)는 실리콘 기판(2)의 표면(2a)으로부터 저면(2b)을 향해 관통하여 형성된 도시하지 않은 스루 홀을 통해 실리콘 기판(2)의 저면(2b)에도 인출되고, 도시하지 않은 재배치 배선과 접속되어 있고, 또한 당해 배선을 통해, 외부 전극(78, 710, 718, 720)의 적어도 한 개와 접속되어 있다. 외부 전극(78, 710, 718, 720)은 서로 도시하지 않은 배선을 통해 접속되어 있다.
출력 단자(51)는 실리콘 기판(2)의 표면(2a)으로부터 저면(2b)을 향해 관통하여 형성된 도시하지 않은 스루 홀을 통해 실리콘 기판(2)의 저면(2b)에도 인출되고, 도시하지 않은 재배치 배선과 접속되어 있고, 또한 당해 배선을 통해, 외부 전극(73, 75, 713, 715)의 적어도 한 개와 접속되어 있다. 외부 전극(73, 75, 713, 715)은 서로 도시하지 않은 배선을 통해 접속되어 있다. 출력 단자(52)는 실리콘 기판(2)의 표면(2a)으로부터 저면(2b)을 향해 관통하여 형성된 관통 스루 홀(92)을 통해 실리콘 기판(2)의 저면(2b)에도 인출되고, 도시하지 않은 재배치 배선과 접속되어 있고, 또한 당해 배선을 통해, 외부 전극(74, 714)의 적어도 한 개와 접속되어 있 다. 외부 전극(74, 714)은 서로 도시하지 않은 배선을 통해 접속되어 있다. 출력 단자(53)는 실리콘 기판(2)의 표면(2a)으로부터 저면(2b)을 향해 관통하여 형성된 도시하지 않은 스루 홀을 통해 실리콘 기판(2)의 저면(2b)에도 인출되고, 도시하지 않은 재배치 배선과 접속되어 있고, 또한 당해 배선을 통해, 외부 전극(79, 719)의 적어도 한 개와 접속되어 있다. 외부 전극(79, 719)은 서로 도시하지 않은 배선을 통해 접속되어 있다.
또, 도 8의 단면도에 나타내는 바와 같이, 각 스루 홀은 각 단자(4, 5)의 바로 아래에 인출된 상태로 하는 것이 바람직하다. 단자(4, 5)의 바로 아래에는 통상, 능동 소자가 존재하지 않는 경우가 많기 때문에, 이와 같이 함으로써, 스루 홀을 형성하기 위해 필요한 만큼의 실리콘 기판의 면적을 할당할 필요가 없어, 실리콘 기판의 면적을 최소한의 크기로 억제할 수 있다. 또한, 이 구성을 채용함으로써, 전자 부품에 불가결한 단자를 활용할 수 있으므로, 전자 부품, 특히, 반도체 장치를 맞춤 설계하는 일 없이, 범용 타입을 유용할 수 있다.
도 6 및 도 7에서, 그 형상을 나타내는 원 내에 동일한 영자의 대문자가 부여되어 있는 입력 단자(4), 출력 단자(5) 및 외부 전극(6, 7)은 서로 접속되어 있는 것을 의미하고 있다. 도 6 및 도 7로부터 알 수 있는 바와 같이, 외부 전극(61∼620) 및 외부 전극(71∼720) 중 동일한 입력 단자(4) 또는 출력 단자(5)에 접속된 것은 실리콘 기판(2)의 표면(2a) 및 저면(2b)에서 대칭으로 배치되어 있다. 즉, 예컨대, 실리콘 기판(2)의 표면(2a)에서는, 기능부(3)의 입력 단자(41)에 접속되어 있는 외부 전극(61, 67, 611, 617)에서는, 도 9에 나타내는 바와 같이 외부 전극(61)과 외부 전극(67)은 직선 L1에 관해서 선대칭이며, 외부 전극(611)과 외부 전극(617)은 직선 L1에 관해서 선대칭이다. 외부 전극(61)과 외부 전극(617)은 직선 L2에 관해서 선대칭이며, 외부 전극(67)과 외부 전극(611)은 직선 L2에 관해서 선대칭이다. 또한, 외부 전극(61)과 외부 전극(611)은 중점 O에 관해서 점대칭이며, 외부 전극(67)과 외부 전극(617)은 중점 O에 관해서 점대칭이다.
마찬가지로, 기능부(3)의 입력 단자(42)에 접속되어 있는 외부 전극(62, 66, 612, 616)에서는, 외부 전극(62)과 외부 전극(66)은 도 9에 나타내는 직선 L1에 관해서 선대칭이며, 외부 전극(612)과 외부 전극(616)은 도 9에 나타내는 직선 L1 에 관해서 선대칭이다. 외부 전극(62)과 외부 전극(616)은 도 9에 나타내는 직선 L2 에 관해서 선대칭이며, 외부 전극(66)과 외부 전극(612)은 직선 L2에 관해서 선대칭이다. 또한, 외부 전극(62)과 외부 전극(612)은 도 9에 나타내는 중점 O에 관해서 점대칭이며, 외부 전극(66)과 외부 전극(616)은 도 9에 나타내는 중점 O에 관해서 점대칭이다.
기능부(3)의 입력 단자(43)에 접속되어 있는 외부 전극(68, 610, 618 , 620)에서 는 외부 전극(68)과 외부 전극(620)은 도 9에 나타내는 직선 L1에 관해서 선대칭이고, 외부 전극(610)과 외부 전극(618)은 도 9에 나타내는 직선 L1에 관해서 선대칭이다. 외부 전극(68)과 외부 전극(610)은 도 9에 나타내는 직선 L2에 관해서 선대칭이고, 외부 전극(620)과 외부 전극(618)은 직선 L2에 관해서 선대칭이다. 또한, 외부 전극(68)과 외부 전극(618)은 중점 O에 관해서 점대칭이고, 외부 전극(620)과 외부 전극(610)은 도 9에 나타내는 중점 O에 관해서 점대칭이다. 또한, 외부 전극(64)과 외부 전극(614)은 도 9에 나타내는 직선 L2에 관해서 선대칭이고, 외부 전극(69 )과 외부 전극(619)은 도 9에 나타내는 직선 L1에 관해서 선대칭이다.
한편, 실리콘 기판(2)의 저면(2b)에서도, 외부 전극(71∼720)은 외부 전극(61∼620)과 동일한 첨자가 부여된 것끼리가 마찬가지의 관계에 있다. 즉, 예컨대, 외부 전극(71, 77, 711, 717)은, 도 9에서, 외부 전극(61 )을 외부 전극(717)과 치환하고, 외부 전극(67)을 외부 전극(711)과 치환하고, 외부 전극(611)을 외부 전극(7 7)과 치환하며, 외부 전극(617)을 외부 전극(71)과 치환함으로써, 외부 전극(71)과 외부 전극(77)은 직선 L1에 관해서 선대칭이며, 외부 전극(711)과 외부 전극(717 )은 직선 L1에 관해서 선대칭인 것을 알 수 있다. 마찬가지로, 외부 전극(71)과 외부 전극(717)은 직선 L2에 관해서 선대칭이며, 외부 전극(77)과 외부 전극(711)은 직선 L2에 관해서 선대칭이다. 또한, 외부 전극(71)과 외부 전극(711)은 중점 O에 관해서 점대칭이며, 외부 전극(77)과 외부 전극(717)은 중점 O에 관해서 점대칭이다. 외부 전극(7 2, 76, 712, 716)의 조, 외부 전극(73, 75, 713 , 715)의 조, 외부 전극(74, 714)의 조, 외부 전극(78, 710, 718, 720)의 조, 외부 전극(79, 7 19)의 조에 대해서도 마찬가지이다. 그리고, 외부 전극(61∼620)과, 외부 전극(71∼720)은 동일한 첨자가 부여된 것끼리가, 실리콘 기판(2)의 표면(2a)과 저면(2b)의 중점을 지나는 가상적인 평면에 관해서 면대칭이다.
외부 전극(61∼620) 및 외부 전극(71∼720)의 인접하는 외부 전극끼리의 간격은, 예컨대, 0.5㎜이다. 한편, 입력 단자(41∼43)의 인접하는 입력 단자끼리의 간격 및 출력 단자(51∼53)의 인접하는 출력 단자끼리의 간격은, 예컨대, 100㎛이다.
또, 실제로는, 실리콘 기판(2)의 표면(2a)에 층간 절연막이나 솔더 레지스트 등이 형성되고, 각각의 표면에 입력 단자(41∼43), 출력 단자(51∼53 ) 또는 배선층이 형성되지만, 도 6 내지 도 9에 있어서는, 그들을 나타내지 않는다. 이하에 나타내는 제조 방법의 설명에 있어서도, 층간 절연막이나 솔더 레지스트 등의 형성에 대해서는 특별히 설명하지 않는다. 후술하는 다른 실시예에 있어서도 마찬가지이다.
다음에, 상기 구성의 반도체 장치(1)의 제조 방법에 대하여, 도 10에 나타내 는 제조 공정도를 참조하여 설명한다. 우선, 도 10(a)에 나타내는 바와 같이, 소정 두께를 갖는 실리콘으로 이루어지는 반도체 웨이퍼(11)의 표면(11a) 및 그 근방의 각 부분에, 주지의 반도체 제조 기술에 의해 능동 소자나 수동 소자로 구성된 기능부(3)를 형성한다. 다음에, 다이싱 장치 등을 이용하여 반도체 웨이퍼(11)로부터 직사각형 형상의 실리콘 기판(2)을 잘라낸다. 그 후, 기능부(3)의 가장자리 근방에 입력 단자(41∼43) 및 출력 단자(51∼53)를 형성하고, 또한 입력 단자(41∼43) 및 출력 단자(51∼53)의 실리콘 기판(2) 각각의 바로 아래에, 표면(2a)으로부터 저면(2b)을 향해 관통하는 각 스루 홀을 형성하여, 실리콘 기판(2)의 표면(2a)과 저면(2b)에 각 단자(4, 5)를 인출한다. 또, 도 10(b)에서는, 단자는 참조 부호 42, 52만, 스루 홀은 참조 부호 82, 92만을 나타내고 있다.
다음에, 실리콘 기판(2)의 표면(2a)의 가장자리 근방에 외부 전극(61∼620)을 형성하고, 또한 외부 전극(61, 67, 611, 617)과 입력 단자(4 1)를 접속하기 위해, 실리콘 기판(2)의 표면(2a) 또는 그 근방에 도시하지 않은 재배치 배선을 형성한다. 마찬가지로, 외부 전극(62, 66, 612, 616)과 입력 단자(42 )를 접속하기 위해, 실리콘 기판(2)의 표면(2a) 또는 그 근방에 도시하지 않은 재배치 배선을 형성한다. 외부 전극(63, 65, 613, 615)과 출력 단자(51)를 접속하기 위해, 실리콘 기판(2)의 표면(2a) 또는 그 근방에 도시하지 않은 재배치 배선을 형성한다. 외부 전극(64, 614) 과 출력 단자(52)를 접속하기 위해, 실리콘 기판(2)의 표면(2a) 또는 그 근방에 도시하지 않은 재배치 배선을 형성한다. 외부 전극(68, 610, 618, 620 )과 입력 단자(43)를 접속하기 위해, 실리콘 기판(2)의 표면(2a) 또는 그 근방에 재배치 배선을 형성한다. 외부 전극(69, 619)과 출력 단자(53)를 접속하기 위해, 실리콘 기판(2)의 표면(2a) 또는 그 근방에 도시하지 않은 재배치 배선을 형성한다. 이상 설명한 외부 전극(61∼620)의 형성 및 재배치 배선의 형성은 다른 공정에서 행하는 것도 가능하지만, 통상은 동일한 공정에서 행해진다. 또, 도 10(c)에서는 외부 전극은 참조 부호 69, 619만을 나타내고 있다.
다음에, 실리콘 기판(2)의 저면(2b)의 가장자리 근방에서, 외부 전극(71∼720)을, 상기한 외부 전극(61∼620) 중 동일한 첨자가 부여된 것과, 실리콘 기판(2)의 표면(2a)과 저면(2b)의 중점을 지나는 가상적인 평면에 관해서 면대칭으로 되는 위치에 형성하고, 또한 외부 전극(61∼620)의 경우와 마찬가지로, 동일한 조를 구성하는 외부 전극(7)끼리를, 재배치 배선을 형성하여 대응하는 단자와 접속한다. 이 외부 전극(71∼720)의 형성 및 재배치 배선의 형성도, 통상은 동일한 공정에서 행해진다. 또, 도 10(d)에서는 외부 전극은 참조 부호 69, 619, 79 및 719 만을 나타내고 있다.
이상과 같이 하여 제조된 반도체 장치(1)는 실리콘 기판(2)의 표면(2a)에 형 성되어 소정 기능을 수행하는 기능부(3)와, 기능부(3)의 입력 단자(41∼43) 및 출력 단자(51∼53)와 외부를 접속하기 위한 외부 전극(61∼620) 및 외부 전극(71∼720)을 구비하고, 외부 전극(61∼620) 및 외부 전극(71∼720)은 표리 구별없이 실장할 수 있도록, 실리콘 기판(2)의 표면(2a) 및 저면(2b)에 배치되어, 대응하는 입력 단자(4)또는 출력 단자(5)와 접속되어 있다.
이러한 구조를 갖는 반도체 장치(1)를 실장할 때에는, 고가의 마운터를 이용할 필요는 없고, 예컨대, 실장 기판을 진동시키면서 반송하고, 또한 실장 기판 표면 일면에 반도체 장치(1)를 퍼트리는, 이른바 진동 위치 정렬 방식의 실장 방법이나, 실장 기판 표면에 각각의 반도체 장치(1)를 고정밀도로 위치 결정하여 배치하는 일 없이, 반도체 장치(1)의 외형 형상만으로 위치 결정되는, 이른바 외형 위치 결정 방식의 실장 방법을 채용할 수 있다. 따라서, 실장 공정을 대폭 간략화할 수 있다. 그 결과, 예컨대, IC 카드 등과 같이, 실장해야 할 반도체 장치(1) 등의 전자 부품의 개수는 적지만 그 자체는 대량으로 생산되는 전자기기 자체의 가격을 저하시킬 수 있다. 또한, 실장할 데이터 드라이버가 많아지는 OLED, PDP, LCD 등의 대형 디스플레이를 이용한 표시 장치더라도, 그 가격을 저하시킬 수 있다.
또한, 본 예의 반도체 장치(1)에서는, 외부 전극(61∼620)의 인접하는 외부 전극(6)끼리의 간격 및 외부 전극(71∼720)의 인접하는 외부 전극(7)끼리의 간격을, 예컨대, 0.5㎜로 한다. 한편, 입력 단자(41∼43)의 인접하는 입력 단자(4)끼리의 간격 및 출력 단자(51∼53)의 인접하는 출력 단자(5)끼리의 간격을, 예컨대, 100㎛로 하고 있다. 즉, 외부 전극(6, 7)의 피치를, 입력 단자(4)의 피치 및 출력 단자(5)의 피치로부터, 리플로우 장치 등의 범용의 일괄 실장이 가능한 실장 장치를 사용할 수 있는 피치로 변환하고 있다. 따라서, 플립 칩 실장 방법 등의 개별 실장 방법을 이용할 필요가 없으므로, 이 점에서도 실장 공정의 대폭적인 간략화를 행할 수 있고, 또한 실장 공정수의 삭감을 행할 수 있다.
또한, 본 예의 반도체 장치(1)에서는, 실리콘 기판(2)의 표면(2a) 및 저면(2b)의 양쪽에 외부 전극(61∼620) 및 외부 전극(71∼720)을 형성했으므로, 실장 후의 전기 검사도 가능해진다.
또한, 도시하지 않지만, 외부 전극 상에, 공지의 방법으로 금, 땜납 등을 이용하여 범프를 형성하면, 각종 2차 실장 방법을 채용할 수 있으므로, 실장성은 더욱 향상된다.
또, 상기한 반도체 장치(1)의 제조 방법은 상술한 실시예 1 및 후술하는 실시예 3, 4에 관한 반도체 장치의 제조에도 적용할 수 있다.
(실시예 3)
도 11은 본 발명의 실시예 3에 관한 전자 부품인 반도체 장치(21)의 구성을 나타내는 개략 단면도이다. 도 11에서, 도 6 내지 도 8의 각 부분에 대응하는 부분에는 동일한 참조 부호를 부여하고, 그 설명을 생략한다. 도 11에 나타내는 반 도체 장치(21)에 있어서는, 실리콘 기판(2)의 표면(2a)의 대략 중앙부에, 단면이 대략 사다리꼴 형상인 응력 완화층(221)이 새롭게 형성되어 있고, 또한 실리콘 기판(2)의 저면(2b)의 대략 중앙부에도, 응력 완화층(221)과 동일 형상의 응력 완화층(222)이 새롭게 형성되어 있다. 응력 완화층(221, 222)은 실리콘 기판(2)의 표면(2a)과 저면(2b)의 중점을 지나는 가상적인 평면에 관해서 면대칭이다. 응력 완화층(221, 222)은, 예컨대, 감광성 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지 등으로 구성된다. 또, 응력 완화층(221, 222)은 도 10의 공정 중, 외부 전극 및 재배치 배선을 형성하는 공정의 전 또는 후의 어느 하나에서 형성한다. 본 실시예 3의 반도체 장치(21)에 의하면, 상기한 실시예 2에서 얻어지는 효과에 부가하여, 응력 완화층(221)에 의해, 기능부(3)의 열스트레스가 더욱 완화되어 신뢰성 높고 수명이 현저히 향상되며, 또한, 응력 완화층(221, 222)에 의해, 표리 대칭 구조로 되므로 반도체 장치(21)의 표리의 열팽창과 관련하여, 수차에 기인하는 내온도 사이클에 대한 신뢰성이 현저히 향상된다.
(실시예 4)
도 12는 본 발명의 실시예 4에 관한 전자 부품인 반도체 장치(31)의 구성을 나타내는 개략 단면도이다. 이 반도체 장치(31)는 실시예 1에서 설명한 반도체 장치(100A)와 기본적으로 같은 구조의 것이다.
본 예의 반도체 장치(31)는 직사각형 형상의 실리콘 기판(32)의 표면(32a) 및 그 근방의 대략 전역에, 기능부(33)가 형성되어 있고, 또한 기능부(33)의 가장자리 근방에 입력 단자(341∼343) 및 출력 단자(351∼353)가 형성되어 있다. 또한, 기능부(33) 표면의 대략 전역에, 단면이 대략 사다리꼴 형상인 응력 완화층(401)이 형성되어 있고, 또한 실리콘 기판(32)의 저면(32b)의, 표면(32a)과 저면(32b)의 중점을 지나는 가상적인 평면에 관해서 면대칭인 위치에도, 응력 완화층(401)과 동일 형상의 응력 완화층(402)이 형성되어 있다. 또한, 응력 완화층(401)의 가장자리 근방에 외부 전극(361∼3620)이 형성되고, 응력 완화층(402)의 가장자리 근방에 외부 전극(371∼3720)이 형성되어 있다. 또, 도 12에서는, 입력 단자(341∼34 3) 중 입력 단자(342)가, 출력 단자(351∼353) 중 출력 단자(352)가, 외부 전극(361∼3620) 중 외부 전극(369, 3619)이, 외부 전극(371∼3720) 중 외부 전극(37 9, 3719)이 각각 표시되어 있다.
입력 단자(341∼343)는 실리콘 기판(32) 각각의 바로 아래에 표면(32a)으로부터 저면(32b)을 향해 관통하여 형성된 각 스루 홀을 통해 실리콘 기판(32)의 저면(32b)에도 인출되고 있다. 출력 단자(351∼353)는 실리콘 기판(32) 각각의 바로 아래에 표면(32a)으로부터 저면(32b)을 향해 관통하여 형성된 각 스루 홀을 통해 실리콘 기판(32)의 저면(32b)에도 인출되고 있다. 또, 도 12에서는, 각 스루 홀 중, 단자(342)와 단자(352)에 대응하는 스루 홀(382)과 스루 홀(392 )만이 표시되어 있다.
도 12에서, 입력 단자(341∼343), 출력 단자(351∼353), 외부 전극(361∼3620) 및 외부 전극(371∼3720)의 위치 관계와 접속 관계는 입력 단자(341∼34 3) 및 출력 단자(351∼353)가 외부 전극(361∼3620) 및 외부 전극(371 ∼3720)보다 실리콘 기판(32)의 가장자리 측에 배치되어 있는 이외에는, 상기한 실시예 2에 있어서의 입력 단자(41∼43), 출력 단자(51∼53), 외부 전극(61∼6 20) 및 외부 전극(71∼720)의 위치 관계 및 접속 관계와 마찬가지이므로, 그 설명을 생략한다. 또한, 응력 완화층(401, 402)의 재질은 실시예 3에 있어서의 응력 완화층(221, 222)의 재질과 마찬가지이다. 또, 응력 완화층(401, 402)은 도 10의 공정 중, 각 외부 전극의 형성 전 및 외부 전극과 대응하는 단자간을 접속하는 배선(재배치 배선)의 형성 전에 실행한다. 본 실시예 4의 반도체 장치(31)에 의하면, 상기한 실시예 2에서 얻어지는 효과에 부가하여, 응력 완화층(401, 402)에 의해 실장 후의 실장 기판의 열팽창 계수와, 반도체 장치(31)의 열팽창 계수와의 차에 기인하는 내온도 사이클에 대한 신뢰성이 더욱 현저히 향상된다.
(실시예 5)
상술한 각 실시예에서는, 실리콘 기판이 직사각형 형상인 예를 나타내었지 만, 본 발명은 이것에 한정되는 것은 아니다. 예컨대, 실리콘 기판이 정방형 형상이어도 좋다. 이 경우에는, 반도체 장치의 외형 자체도 회전 대칭으로 되어, 실장할 때의 방향성이 없어지으므로, 실장 공정을 대폭 간략화할 수 있다.
(실시예 6)
상술한 각 실시예에서는, 반도체 장치의 전체 형상에 대해서는, 특별히 기재하지 않지만, 그 폭 및 깊이가 그 두께보다도 큰 것이 바람직하다. 왜냐하면, 반도체 장치의 전체 형상에서, 그 폭 및 깊이가 그 두께 이하인 경우에는, 반도체 장치가 실장 기판의 수납되어야 할 오목부에 안정적으로 수납되지 않을 우려가 있기 때문이다.
(실시예 7)
상술한 각 실시예에서는, 단자와 외부 전극은 다른 평면 위치에 형성되는 예를 나타내었지만, 본 발명은 이것에만 한정되는 것은 아니다. 예컨대, 단자 상에 외부 전극을 형성하여도 좋다. 본 실시예 7에 의하면, 외부 전극을 형성하는 것만으로 기능부의 면적을 할당할 필요가 없어, 기능부의 면적, 나아가서는 실리콘 기판의 면적을 최소한의 크기로 억제할 수 있다.
(실시예 8)
상술한 각 실시예에서는, 실리콘 기판(2)의 각 단자(4, 5)를, 기판(2)에 형 성한 스루 홀을 통해 실리콘 기판(2)의 양면(2a, 2b)으로 인출하는 예를 나타내었지만, 본 발명은 이것에만 한정되는 것은 아니다. 예컨대, 스루 홀 대신, 스루 홀의 내부까지 도전체를 매설한, 이른바, 콘택트 플러그를 형성하여도 좋다.
(실시예 9)
상술한 각 실시예에서는, 본 발명을 반도체 장치에 적용하는 예를 나타내었지만, 본 발명은 이것에만 한정되는 것은 아니다. 예컨대, 본 발명은 기능부가 능동 소자와 수동 소자로 구성되는 모듈, 기능부가 프린트 기판 상에 접합된 반도체 장치와 수동 부품으로 구성되는 각종 전자 부품에도 적용할 수 있다.
(실시예 10)
상술한 각 실시예에서는, 외부 전극의 표면 처리에 대해서는 특별히 기재하지 않지만, 기판의 표면에 형성된 외부 전극과 기판의 저면에 형성된 외부 전극은, 예컨대, 범프의 형성 방법이나 범프의 재질(예컨대, 금(Au), 니켈(Ni)-금(Au), 땜납(특히, 납프리 땜납) 등), 땜납 페이스트나 융제 등의 형성 방법이나 이들의 재질(예컨대, 주석(Sn)-은(Ag)-구리(Cu), 주석(Sn)-은(Ag), 주석(Sn)-은(Ag)-비스머스(Bi)-구리(Cu)) 등, 동일한 표면 처리가 실시되고 있는 것이 바람직하다. 왜냐하면, 기판의 표면 및 저면에 형성된 외부 전극이 동일한 표면 처리가 실시되고 있는 경우에는, 전자 부품을 실장할 때에 그 표리를 의식할 필요가 없으므로, 리플로우 실장, 플립 칩 실장, 페이스다운 실장 등의 동일한 실장 방법을 이용할 수 있 어, 실장 공정을 대폭 간략화할 수 있기 때문이다.
(실시예 11)
본 발명에 관한 상기 반도체 장치를 실장한 전자기기는, 예컨대, 도 13에 나타내는 바와 같은 표시 장치이다. 그러나, 본 발명에 관한 상기 반도체 장치를 실장한 전자기기는 이 표시 장치에 한정되는 것이 아니라, IC 카드나 휴대 전화 등도 포함된다. 본 발명에 관한 반도체 장치를 실장한 전자기기는, 상술한 바와 같이, 반도체 장치를 전자기기에 간단하고 또한 다양한 형태로 실장할 수 있으므로, 그 전자기기의 소형, 저렴화를 도모할 수 있다. 또한, 응력 완화층 상에 외부 전극과 재배치 배선이 형성되어 있는 반도체 장치를 실장한 전자기기는 그 반도체 장치의 신뢰성이 향상될수록, 전자기기의 신뢰성이나 수명도 향상된다.
이상, 본 실시예를 도면을 참조하여 상술했지만, 구체적인 구성은 본 실시예에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등이 있더라도 본 발명에 포함된다.
예컨대, 상기 실시예에서 설명한 각 반도체 장치는 그 구조로부터, 그들의 반도체 장치를 복수단 적층하는 실장의 형태가 가능해진다.
또한, 상기 각 반도체 장치는 그 기능부를 이용하는 일 없이, 반도체 장치의 표면측과 저면측에 배치한 기기를 접속하기 위한 커넥터로서 이용할 수도 있다.
또한, 상기 각 반도체 장치에서는, 기능부(3, 33, 102)를 실리콘 기판(2, 32, 101)의 표면 측에 형성한 예를 설명했지만, 이들 기능부는 실리콘 기판의 저면 측에 형성하여도, 또는 그들의 양면에 형성하여도 좋다. 또한, 상기 각 반도체 장치에서는, 기능부(3, 33, 102)에 접속하는 단자(4, 5, 104)를 실리콘 기판(2, 32, 101)의 표면 측에 형성하고 그것을 저면 측에도 인출하는 구성으로 했지만, 단자를 저면 측에 형성하고 그것을 표면 측에도 인출하는 구성으로 하여도 좋다.
또한, 상기 실시예에서는, 반도체 웨이퍼(11)의 각 위치에 기능부(3)를 형성한 후, 반도체 웨이퍼(11)로부터 실리콘 기판(2)을 잘라내는 예를 나타내었지만, 이것에 한정되지 않고, 도 10에 나타내는 모든 제조 공정을 거친 후에, 반도체 웨이퍼(11)로부터 실리콘 기판(2)을 잘라내도록 하여도 좋다.
또, 상술한 각 실시예는 그 목적 및 구성 등에 특히 모순이나 문제가 없는 한, 상호간의 기술을 유용할 수 있다.
본 발명에 의하면, 반도체 장치 등의 능동 소자 단체 또는 능동 소자나 수동 소자로 구성되는 모듈로 이루어지는 전자 부품의 표면 또는 저면의 어느 하나를 이용하여도 실장을 용이하게 실행할 수 있는 전자 부품을 얻을 수 있고, 열 응력이 가해지더라도 신뢰성이나 수명의 저하를 억제할 수 있는 상기 전자 부품을 얻을 수 있으며, 또한 고가의 마운터를 이용하는 일없이, 간단하고 저렴한 수단으로 실장할 수 있는 상기 전자 부품을 얻을 수 있다.

Claims (20)

  1. 기판의 표면 또는 저면의 적어도 한쪽에 형성된 소정 기능을 수행하는 기능부와,
    상기 기판의 표면 또는 저면에 형성되고, 상기 기능부에 접속하는 복수의 단자와,
    상기 기판의 표면과 저면에 형성된 복수의 외부 전극과,
    상기 기판의 표면 또는 저면에 있어서의 상기 단자와 상기 외부 전극을 접속하는 상기 기판의 표면과 저면에 형성된 재배치 배선
    을 구비하는 것을 특징으로 하는 전자 부품.
  2. 제 1 항에 있어서,
    상기 복수의 외부 전극은 그 간격이 상기 복수 단자의 간격보다 넓게 되어 있는 것을 특징으로 하는 전자 부품.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판의 표면 및 저면에는 응력 완화층이 형성되고, 해당 응력 완화층 상에 상기 외부 전극과 상기 재배치 배선이 형성되어 있는 것을 특징으로 하는 전 자 부품.
  4. 제 1 항에 있어서,
    상기 복수의 외부 전극은 상기 기판의 표면과 저면 사이에서 면대칭으로 배치되고,
    동일한 상기 단자에 접속되는 상기 외부 전극은 상기 표면과 상기 저면에 각각 복수 마련되어 있고,
    동일한 상기 단자에 접속되는 상기 외부 전극은 상기 기판의 표면과 저면에서, 각각 선대칭으로 배치되어 있는
    것을 특징으로 하는 전자 부품.
  5. 제 1 항에 있어서,
    상기 복수의 외부 전극은 상기 기판의 표면과 저면 사이에서 면대칭으로 배치되고,
    동일한 상기 단자에 접속되는 상기 외부 전극은 상기 표면과 상기 저면에 각각 복수 마련되어 있고,
    동일한 상기 단자에 접속되는 상기 외부 전극은 상기 기판의 표면과 저면에서, 각각 점대칭으로 배치되어 있는
    것을 특징으로 하는 전자 부품.
  6. 제 1 항에 있어서,
    상기 단자는 상기 기판을 관통하고 있는 스루 홀 또는 플러그를 통해 상기 기판의 표면 또는 저면에 형성되어 있는 것을 특징으로 하는 전자 부품.
  7. 제 6 항에 있어서,
    상기 스루 홀 또는 상기 플러그는 상기 단자의 바로 아래에 형성되어 있는 것을 특징으로 하는 전자 부품.
  8. 제 1 항에 있어서,
    동일한 상기 단자에 접속된 외부 전극은 동일한 표면 처리가 실시되어 있는 것을 특징으로 하는 전자 부품.
  9. 제 8 항에 있어서,
    상기 외부 전극의 표면은 금 또는 땜납으로 표면 처리되어 있는 것을 특징으 로 하는 전자 부품.
  10. 제 1 항에 있어서,
    상기 기판은 정방형 형상인 것을 특징으로 하는 전자 부품.
  11. 제 1 항에 있어서,
    상기 전자 부품은 그 폭(width) 및 깊이(depth)가 그 두께(thickness)보다 큰 것을 특징으로 하는 전자 부품.
  12. 제 1 항에 있어서,
    상기 기판은 반도체 기판이며,
    상기 기능부는 상기 반도체 기판 상에 형성된 능동 소자를 포함하는
    것을 특징으로 하는 전자 부품.
  13. 제 1 항에 있어서,
    상기 기능부는 상기 기판 상에 장착된 반도체 장치를 포함하는 것을 특징으 로 하는 전자 부품.
  14. 청구항 1에 기재된 전자 부품은 임의로 조합되어 상기 외부 전극을 통해 복수단으로 적층되어 이루어지는 것을 특징으로 하는 전자 부품.
  15. 청구항 1에 기재된 전자 부품과 다른 부품이 상기 외부 전극을 통해 복수단으로 적층되어 이루어지는 것을 특징으로 하는 전자 부품.
  16. 기판의 표면 또는 저면의 적어도 한쪽에 소정 기능을 수행하는 기능부를 형성하는 기능부 형성 공정과,
    상기 기능부에 접속되는 복수 단자를 상기 기판에 관통시켜 해당 기판의 표면과 저면으로 각각 인출하는 단자 인출 공정과,
    복수의 외부 전극을 상기 기판의 표면과 저면에 형성하고, 상기 외부 전극을 대응하는 상기 단자에 접속하는 외부 전극 형성 공정
    을 갖는 것을 특징으로 하는 전자 부품의 제조 방법.
  17. 제 16 항에 있어서,
    상기 외부 전극 형성 공정은, 상기 기판의 표면 및 저면에 응력 완화층을 형성한 후, 해당 응력 완화층 상에서 행해지는 것을 특징으로 하는 전자 부품의 제조 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 외부 전극 형성 공정에서는, 상기 복수의 외부 전극을 상기 기판의 표면과 저면 사이에서 면대칭으로 배치하고, 동일한 상기 단자에 접속되는 상기 외부 전극을 상기 기판의 표면과 저면에서 각각 선대칭으로 배치하는 것을 특징으로 하는 전자 부품의 제조 방법.
  19. 제 16 항 또는 제 17 항에 있어서,
    상기 외부 전극 형성 공정에서는, 상기 복수의 외부 전극을 상기 기판의 표면과 저면 사이에서 면대칭으로 배치하고, 동일한 상기 단자에 접속되는 상기 외부 전극을 상기 기판의 표면과 저면에서 각각 점대칭으로 배치하는 것을 특징으로 하는 전자 부품의 제조 방법.
  20. 청구항 1에 기재된 전자 부품이 실장되어 있는 것을 특징으로 하는 전자기기.
KR1020050001547A 2004-01-09 2005-01-07 전자 부품, 전자 부품의 제조 방법 및 전자기기 KR100610938B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00004692 2004-01-09
JP2004004692 2004-01-09
JPJP-P-2004-00330289 2004-11-15
JP2004330289A JP4379307B2 (ja) 2004-01-09 2004-11-15 電子部品及び電子機器

Publications (2)

Publication Number Publication Date
KR20050073417A KR20050073417A (ko) 2005-07-13
KR100610938B1 true KR100610938B1 (ko) 2006-08-09

Family

ID=34863421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050001547A KR100610938B1 (ko) 2004-01-09 2005-01-07 전자 부품, 전자 부품의 제조 방법 및 전자기기

Country Status (5)

Country Link
US (1) US7022913B2 (ko)
JP (1) JP4379307B2 (ko)
KR (1) KR100610938B1 (ko)
CN (1) CN1328773C (ko)
TW (1) TWI284948B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
KR20090042574A (ko) * 2007-10-26 2009-04-30 삼성전자주식회사 반도체 모듈 및 이를 구비하는 전자 장치
KR20130044050A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 반도체 패키지 및 적층 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010045916A (ko) * 1999-11-09 2001-06-05 박종섭 웨이퍼 레벨 패키지 및 그 제조방법
KR20010063892A (ko) * 1999-12-24 2001-07-09 박종섭 웨이퍼 레벨의 멀티칩 패키지 및 그 제조방법
JP2002141437A (ja) 2000-11-06 2002-05-17 Dainippon Printing Co Ltd Ｃｓｐタイプの半導体装置及びその作製方法
JP2003197854A (ja) 2001-12-26 2003-07-11 Nec Electronics Corp 両面接続型半導体装置、多段積層型半導体装置、その製造方法および該半導体装置を搭載した電子部品

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541450A (en) * 1994-11-02 1996-07-30 Motorola, Inc. Low-profile ball-grid array semiconductor package
JP3176325B2 (ja) 1997-09-05 2001-06-18 松下電器産業株式会社 実装構造体とその製造方法
US6081429A (en) * 1999-01-20 2000-06-27 Micron Technology, Inc. Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods
TW409377B (en) * 1999-05-21 2000-10-21 Siliconware Precision Industries Co Ltd Small scale ball grid array package
JP4071914B2 (ja) * 2000-02-25 2008-04-02 沖電気工業株式会社 半導体素子及びこれを用いた半導体装置
JP3951091B2 (ja) 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
JP4522574B2 (ja) 2000-12-04 2010-08-11 大日本印刷株式会社 半導体装置の作製方法
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
JP3625815B2 (ja) * 2002-11-12 2005-03-02 沖電気工業株式会社 半導体装置とその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010045916A (ko) * 1999-11-09 2001-06-05 박종섭 웨이퍼 레벨 패키지 및 그 제조방법
KR20010063892A (ko) * 1999-12-24 2001-07-09 박종섭 웨이퍼 레벨의 멀티칩 패키지 및 그 제조방법
JP2002141437A (ja) 2000-11-06 2002-05-17 Dainippon Printing Co Ltd Ｃｓｐタイプの半導体装置及びその作製方法
JP2003197854A (ja) 2001-12-26 2003-07-11 Nec Electronics Corp 両面接続型半導体装置、多段積層型半導体装置、その製造方法および該半導体装置を搭載した電子部品

Also Published As

Publication number Publication date
CN1638078A (zh) 2005-07-13
TWI284948B (en) 2007-08-01
US7022913B2 (en) 2006-04-04
CN1328773C (zh) 2007-07-25
JP2005223311A (ja) 2005-08-18
JP4379307B2 (ja) 2009-12-09
KR20050073417A (ko) 2005-07-13
US20050190528A1 (en) 2005-09-01
TW200524069A (en) 2005-07-16

Similar Documents

Publication Publication Date Title
JP4473807B2 (ja) 積層半導体装置及び積層半導体装置の下層モジュール
US7372131B2 (en) Routing element for use in semiconductor device assemblies
US7989706B2 (en) Circuit board with embedded component and method of manufacturing same
US20190259733A1 (en) Semiconductor package
KR100541649B1 (ko) 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
KR20070101157A (ko) 솔더 접속부의 형성 방법, 배선 기판의 형성 방법 및반도체 장치의 제조 방법
US20070169342A1 (en) Connection pad layouts
KR101477818B1 (ko) 배선 회로 기판 및 그 제조 방법
US20190254164A1 (en) Circuit board, method of manufacturing circuit board, and electronic device
KR20100082551A (ko) 인터포저 및 집적회로 칩 내장 인쇄회로기판
KR100610938B1 (ko) 전자 부품, 전자 부품의 제조 방법 및 전자기기
EP1041618A1 (en) Semiconductor device and manufacturing method thereof, circuit board and electronic equipment
WO2014011612A2 (en) Non-circular under bump metallization (ubm) structure, orientation of non-circular ubm structure and trace orientation to inhibit peeling and/or cracking
KR20030019439A (ko) 반도체장치
US20150137355A1 (en) Semiconductor device and manufacturing method thereof
JP2004128230A (ja) 電子部品実装装置とその製造方法
JP5285385B2 (ja) 積層配線基板の製造方法
US10510652B2 (en) Method of manufacturing semiconductor device
WO2011077968A1 (ja) 回路モジュールの製造方法、回路モジュール及び回路モジュールを備える電子機器
KR20180115696A (ko) 3d 전자 모듈의 칩 상호접속상의 소형화된 칩의 방법
JP2005079499A (ja) 半導体装置、半導体モジュール、電子機器および半導体装置の製造方法
KR100759309B1 (ko) 반도체 장치
KR20070105613A (ko) 반도체 소자의 플립 칩 본딩 구조
JP2009043961A (ja) 半導体装置
JP2005203462A (ja) 電子部品の実装方法及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120724

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130722

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140722

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170720

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180719

Year of fee payment: 13