JP2011138913A

JP2011138913A - 半導体発光素子とその製造方法

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Publication number: JP2011138913A
Application number: JP2009297736A
Authority: JP
Inventors: Takahiko Sato; 隆彦佐藤; Toru Sekiguchi; 亨関口; Kazuaki Tanmachi; 和昭反町; Yoshimasa Kinoshita; 嘉将木下
Original assignee: Citizen Holdings Co Ltd; Citizen Electronics Co Ltd
Current assignee: Citizen Holdings Co Ltd; Citizen Electronics Co Ltd
Priority date: 2009-12-28
Filing date: 2009-12-28
Publication date: 2011-07-14

Abstract

【課題】半導体発光素子の半導体層上に電解メッキ法でＡｕバンプを形成し、さらにその上にＳｎ層を形成した。この半導体発光素子を金メッキ処理した回路基板にフリップチップ実装したところ金錫共晶による接合が不安定になった。
【解決手段】半導体発光素子１０のバンプ１４において半導体層側からＡｕバンプ４６、Ｓｎ層４７、Ａｕ層４８を積層させた。この結果、Ｓｎ層の酸化が防止され、さらにＡｕが均一に拡散したので共晶結合が安定した。
【選択図】図４

Description

半導体発光素子とその製造方法に関し、特に半導体発光素子に備えられたフリップチップ実装用バンプの構造と製造方法に関する。

サファイア基板上に半導体層を形成した半導体発光素子が知られている。この半導体発光素子はｐ型半導体層とｎ型半導体層とが積層したダイオード（以下ＬＥＤ素子と呼ぶ）であり、その境界部が発光層となる。ふつうＬＥＤ素子は、いったん小型の回路基板に実装し部品化（以下、部品化した状態をＬＥＤ装置と呼ぶ）してから、様々な電子部品が実装されるマザー基板にとり付けられる。このＬＥＤ装置は、放熱性の向上や製造工程のコストダウンのため、しばしば回路基板の電極とＬＥＤ素子の電極とを向かいあわせにして接続させるフリプチップ実装が採用される。

フリップチップ実装では、ＬＥＤ素子（半導体層）のｐ電極及びｎ電極と回路基板の電極とはバンプを介して接続する。バンプは、半田ないし金が使われ、予め半導体層に付けておいても、回路基板に付けておいても良い。しかしながらメッキ法でバンプを形成する場合は界面の品質や加工精度が管理しやすいＬＥＤ素子側にバンプを設けることが多い。このＬＥＤ装置をマザー基板に実装するときには半田リフローが使われる。ＬＥＤ装置が半田リフローに耐えられるようにするため、ＬＥＤ素子側に設けたバンプの材料を金とし、バンプと回路基板との接続部を金錫共晶とすることにより、接続部の融点をリフロー温度より高く設定することがある。

例えば、共晶接続における構造、製法及び接合メカニズムについて、文献１の２頁右７行〜１７行には、「回路基板１の銅箔４によって形成される全パターン表面には、０．４〜０．５μｍの金−錫合金層５がメッキ形成されている。一方ＩＣ３の各接続端子電極部には、高さ２０μｍのＡｕバンプ７が形成されており、該Ａｕバンプ７と、フィンガー４ａ（全パターンのうち金バンプ７と接続する回路基板１の電極部）とを、温度４８０℃から５５０℃、圧力６０ｇ／本の条件にて０．３〜０．５秒間、熱加圧すると、フィンガー４ａの金−錫合金層５が、ＩＣ３側のＡｕバンプ７に拡散することにより、Ａｕ−Ｓｎ合金が形成され、フィンガー４ａとＩＣ３とが強力にボンディングされる。」と記載されている。なお（）は説明を補うため挿入した。

特許文献１は回路基板上の電極に金錫合金層を設け、ＩＣの金バンプと共晶接続させていた。これに対し、錫層（ないし金錫合金層）を金バンプの接続表面に形成しても良い。例えば特許文献２の段落（０００６）〜（０００８）には、回路基板側に設けられた錫層（ないし金錫層）だけでは厚みが不足するため、転写プレート上に形成した錫層を半導体チップの金バンプに転写することが記載されている。

特公昭６３―４２８５２号公報（２頁右欄７行〜１７行）特開２００６−３１０３４４号公報（段落（０００６）〜（０００８））

本願発明者は、電解メッキ法により金バンプを形成し、その接合面に錫層を積層した
ＬＥＤ素子を、電極が金メッキ処理された回路基板にフリップチップ実装した。ところが試作のたびにＬＥＤ素子と回路基板の接合強度が変動し安定することなかった。そこで本発明は、この課題に鑑みてなされたものであり、回路基板との共晶接続が安定する半導体発光素子とその製造方法を提供することを目的とする。

上記目的を達成するため本発明は、基板と、該基板上に形成され発光層を含む半導体層と、該半導体層に接続するバンプとを備える半導体発光素子において、前記バンプは前記半導体層側から金バンプ部、錫層、金層が積層したものであることを特徴とする。

前記金バンプ部と、前記錫層と、前記金層とを電解メッキ法で形成することが好ましい。

特許文献２などのように錫層が露出している場合、金バンプ上の錫層の表面が酸化してもフラックスを使えば還元作用により問題なく共晶接続できる。ところが動作時に高温になる半導体発光素子の場合、フラックスを使うとその残りかすが変質し半導体層や保護用の樹脂に悪影響を及ぼす。これに対し本発明の半導体発光素子は、バンプが錫層を覆う金層を備え、この金層が錫層の酸化を防止しているので、フラックスを使わなくても安定した共晶接続を確保できる。

また、金バンプ上に錫層しか積層していない場合、金バンプと錫層の界面付近には金が十分あるのに対し、回路基板の電極と錫層との間は金が不足する（例えば回路基板の金メッキは５０ｎｍ程度であることが多い）。つまり共晶を形成したときに共晶部において金の濃度が不均一になる。本発明のように金バンプ上に錫層を備え、さらに金層を積層したバンプ構造では、錫層の両面とも金が充分に存在するため共晶部分で金の濃度が均一化し接合が安定化する。

本発明の半導体光学素子をバンプ面から見た平面図。図１の半導体発光素子と回路基板の断面図。図１の半導体発光素子を回路基板へ実装した状態の断面図。図２の要部断面図。図３の要部断面図。図１の半導体発光素子のバンプ形成に係わる製造工程の説明図。

以下、添付図面１〜６を参照しながら、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は省略する。また説明のため部材の縮尺は適宜変更している。

図１により本実施形態における半導体発光素子の部材配置を説明する。図１は半導体発光素子１０をバンプ１４，１５側から眺めた平面図である。サファイア基板１１（基板）の内側に半導体層１６が占める領域がある。ここで半導体層１６の占める領域には、ｐ型半導体領域１２があり、ｐ型半導体領域１２の欠けた部分からｎ型半導体領域１３が露出していある。ｐ型半導体層領域１２の内側にはＬＥＤ素子のｐ電極となるバンプ１４があり、ｎ型半導体層領域１３の内側にはｎ電極となるバンプ１５がある。なお半導体層１６を搭載する基板の材料はサファイアに限られない。例えばＳｉＣやＧａＮなど半導体層をエピタキシャル成長させるときに加わる高温に耐えられる材料であれば良く、半導体層と基板の格子定数が近い値にあればより好ましい。

図２で半導体発光素子１０の断面と、これにあわせて回路基板の断面を説明する。図２は、バンプ１４，１５を下向きにした半導体発光素子１０のＡ−Ａ線（図１）に沿った断面図と、回路基板２０のＡ−Ａ線に対応する断面図である。サファイア基板１１の下面には半導体層１６が形成されている。半導体層１６はｎ型半導体層（図示せず）とｐ型半導体層（図示せず）を積層したもので、図１のｐ型半導領域１２は半導体領域１６の凸部に相当し、ｎ型半導体領域１３は半導体層１６の段差部に相当する。なおｎ型半導体領域１３はｐ型半導体層の一部を削ってｎ型半導体層を露出させた領域である。発光層（図示せず）はｎ型半導体層とｐ型半導体層の境界部であり、概ねｐ型半導体領域１２に等しい。回路基板２０は、基板材料２１と、バンプ１４が接続する＋電極２２とバンプ１５が接続する−電極２３を備えている。＋電極２２と−電極２３のうち回路基板２０の下側にある部分はマザー基板と接続するための電極領域である。

図３は半導体発光素子１０と回路基板２０が接合した状況を示している。図２では段差に対応してバンプ１４とバンプ１５の高さが１μｍ程度違っていた。しかしながら接合時に加圧しながら加熱するため、図３のように接合後は高さが揃う。

図４によりバンプの詳細な構造を説明する。図４は図２のＢで囲んだ領域の拡大図である。半導体層１６にはＧａＮ層４１の下に反射膜として機能する銀層（以下Ａｇ層と呼ぶ）４２が形成され、Ａｇ層４２の下には金層（以下Ａｕ層と呼ぶ）４３が形成されている。Ａｕ層４３の下には一部が開口した保護膜４４が形成されており、保護膜４４に開口部が半導体層１６の電極部（ｐ電極）となる。この電極部上にはＵＢＭ（アンダーバンプメタル）層４５を挟んでバンプ１４が形成されている。バンプ１４は図の下に向かって金バンプ部（以下Ａｕバンプと呼ぶ）４６、錫層（以下Ｓｎ層と呼ぶ）４７、Ａｕ層４８が積層している。ここでＵＢＭ層４５はＴｉＷとＡｕの２層構造になっている。なお、回路基板２０側において基板材料２１上の＋電極２２は、Ｎｉで被覆されたＣｕ層５２上にＡｕ層５１が積層した構造になっている。

図５で共晶接合を説明する。図５は図３のＣで囲んだ領域の拡大図である。バンプ１４と電極２２とを接触させ、加熱すると先ずＳｎ層４７が約２３０℃で融解し始める。ここにＡｕバンプ４６及びＡｕ層４８，５１から金が溶け出す。加熱を止めるとＳｎ層４７及びＡｕバンプ４６の一部とＡｕ層４８，５１がＡｕ−Ｓｎ共晶部５３となる。Ａｕ−Ｓｎ共晶となった共晶部５３は融点が３００℃〜４２０℃になるため、接合後の共晶部５３は２５０℃前後のリフロー温度でも融解しなくなる。

図６により本実施形態のバンプ形成に係わる製造工程を説明する。図６は半導体発光素子１０のバンプ形成に係わる製造工程の説明図であり、（ａ）〜（ｈ）は特徴的な段階におけるバンプ形成領域周りの断面を示している。なお図４、図５に比べ簡略化して描いている。

（ａ）まずウェハーを準備する。ウェハーはサファイア基板１１上に半導体層１６が形成され、さらにその上に電極部６１が開口した保護膜４４を備えている。またこのウェハーは、洗浄液、純水、ブラシなどで洗われる。（ｂ）次にメッキ用電極６２を形成する。メッキ電極６２はスパッタリング法でウェハー全面に形成さる。またメッキ電極６２は、下層が厚さ２００ｎｍのＴｉＷ、上層が厚さ１００ｎｍのＡｕからなる２層膜である。（ｃ）次に電極部６１が（多少大きめに）開口したレジスト膜６３を形成する。このレジスト膜６３は、まず回転塗布法によりウェハー表面全体にレジスト材料を塗布し、熱処理を行い、電極部が透明なマスクを使ってレジスト材料を露光・現像することにより電極部６１が開口する。

（ｄ）次に電解メッキ法により厚さが１〜１０μｍ程度のＡｕバンプ４６を形成する。Ａｕバンプ４６形成には、ウェハーを金メッキ液に浸潤させ、メッキ電極６５をマイナス側にしてメッキ液に電流を流す。ここでＡｕバンプ４６はレジスト膜６３よりも薄くしておく。（ｅ）次に電解メッキ法で厚さが１〜２μｍのＳｎ層４７を形成する。（ｆ）さらに電解メッキ法で厚さが０．５〜１μｍのＡｕ層４８を形成する。

（ｇ）次にレジスト層６３を除去する。レジスト層６３を除去したらアルコールや純水で洗浄しスピン乾燥する。（ｈ）最後にメッキ電極６２をエッチングで除去する。まずバンプ１４をマスクとしてヨウ素系のエッチング液でメッキ電極６２のＡｕ層を除去し、引き続き過酸化水素水でＴｉＷ層を除去する。この結果バンプ１４の下にＵＢＭ層４５が残る。

Ａｕバンプ４６やＳｎ層４７、Ａｕ層４８は、蒸着法やスパッタリング法など電解メッキ法以外のメッキ法でも形成可能である。しかしながら例えば無電界メッキ法はＡｕ層４８を厚くするのには適していない。また蒸着法やスパッタリング法は真空や特定の雰囲気に保つ必要があるため装置が高額になったり加工面積にも制限が加わったりする。一方電解メッキ法は特殊な装置を必要としないので量産性やコストにおいて優れている。

従来から知られている金バンプ上に金錫合金層を設ける構造は、蒸着法やスパッタリング法の場合、前述の短所に加え、空中に飛び出す特性が金と錫の原子で異なるため合金の成分比を精度よく管理しづらいという短所がある。金錫合金層をメッキ法で形成する場合はメッキ液を毒性の強いシアン系にせざるを得ないという短所がある。これらに対し本実施形態のように電解メッキ法で錫層と金層を別々形成する製造方法は、それぞれの層の厚さを制御し易く、非シアン系メッキ液が使用できるという長所が加わる。

１０…半導体発光素子、１１…サファイア基板（基板）、１２…ｐ型半導体領域、１３…ｎ型半導体領域、１４，１５…バンプ、１６…半導体層、２０…回路基板、２１…基板材料、２２…＋電極、２３…−電極、４１…ＧａＮ層、４２…Ａｇ層、４３…Ａｕ層、４４…保護膜、４５…ＵＢＭ層、４６…Ａｕバンプ、４７…Ｓｎ層、４８…Ａｕ層、５１…Ａｕ層、５２…Ｃｕ層、６１…電極部、６２…メッキ電極、６３…レジスト膜。

Claims

基板と、該基板上に形成され発光層を含む半導体層と、該半導体層に接続するバンプとを備える半導体発光素子において、前記バンプは前記半導体層側から金バンプ部、錫層、金層が積層したものであることを特徴とする半導体発光素子。
基板と、該基板上に形成され発光層を含む半導体層と、該半導体層に接続するバンプとを備え、
前記バンプが前記半導体層側から金バンプ部、錫層、金層が積層したものである半導体発光素子の、
前記金バンプ部、前記錫層、及び前記金層をそれぞれ順番に電解メッキ法で形成したことを特徴とする半導体発光素子の製造方法。