JP2023068518A5

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Publication number: JP2023068518A5
Application number: JP2021179698A
Authority: JP
Filing date: 2021-11-02
Publication date: 2023-05-31
Anticipated expiration: 2041-11-02

Description

半導体チップ４４，４５，４６は、ソース電極４４Ｓ，４５Ｓ，４６Ｓがダイパッド５０に対向する向きで、共通のダイパッド５０上に搭載されている。ソース電極４４Ｓ，４５Ｓ，４６Ｓは、導電性の接合材６１Ｓを介して、共通のダイパッド５０に電気的に接続されている。

Claims

第１チップ搭載部と、
第２チップ搭載部と、
主面および前記主面とは反対側の裏面を有し、前記第１チップ搭載部上に搭載された第１半導体チップと、
主面および前記主面とは反対側の裏面を有し、前記第２チップ搭載部上に搭載された第２半導体チップと、
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとを封止する絶縁体部と、
を備える半導体装置であって、
前記第１半導体チップは、前記第１半導体チップの前記主面側に形成されたソース電極および前記第１半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ドレイン電極が前記第１チップ搭載部に対向する向きで前記第１チップ搭載部上に搭載され、
前記第２半導体チップは、前記第２半導体チップの前記主面側に形成されたソース電極および前記第２半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ソース電極が前記第２チップ搭載部に対向する向きで前記第２チップ搭載部上に搭載され、
前記絶縁体部内に、前記第１半導体チップの前記ソース電極と前記第２半導体チップの前記ドレイン電極とを電気的に接続する第１配線が形成されている、半導体装置。
請求項１記載の半導体装置において、
前記絶縁体部によって封止され、かつ複数の電極を有する第３半導体チップを更に備え、
前記第１半導体チップは、前記第１半導体チップの前記主面側に形成されたゲート電極を更に有し、
前記第２半導体チップは、前記第２半導体チップの前記主面側に形成されたゲート電極を更に有し、
前記絶縁体部内に、前記第３半導体チップの前記複数の電極のうちの第１電極と前記第１半導体チップの前記ゲート電極とを電気的に接続する第２配線が形成されている、半導体装置。
請求項１記載の半導体装置において、
前記第１チップ搭載部および前記第２チップ搭載部は、単層または複数層の金属層からなり、
前記１半導体チップは、前記第１チップ搭載部上に導電性の第１接合材を介して載置され、前記２半導体チップは、前記第２チップ搭載部上に導電性の第２接合材を介して載置されている、半導体装置。
請求項３記載の半導体装置において、
前記第１チップ搭載部の第１半導体チップを載置する面とは反対側の裏面と、前記第２チップ搭載部の第２半導体チップを載置する面とは反対側の裏面と、前記絶縁体部の裏面とが、同一平面上にある、半導体装置。
請求項３記載の半導体装置において、
前記絶縁体部は、前記第１半導体チップおよび前記第２半導体チップを封止する第１絶縁体部と、前記第１チップ搭載部および前記第２チップ搭載部を封止する第２絶縁体部とを有し、
前記第１チップ搭載部の第１半導体チップを載置する面とは反対側の裏面と、前記第２チップ搭載部の第２半導体チップを載置する面とは反対側の裏面と、前記第２絶縁体部の裏面とが、同一平面上にある、半導体装置。
請求項２記載の半導体装置において、
前記絶縁体部の裏面において、前記第１チップ搭載部と前記第２チップ搭載部とが露出している、半導体装置。
請求項２記載の半導体装置において、
前記第３半導体チップには、前記第１半導体チップおよび前記第２半導体チップを制御する制御回路が形成されている、半導体装置。
請求項７記載の半導体装置において、
前記第１半導体チップには、ハイサイドスイッチ用の電界効果トランジスタが形成され、
前記第２半導体チップには、ロウサイドスイッチ用の電界効果トランジスタが形成されている、半導体装置。
請求項１記載の半導体装置において、
前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第１チップ搭載部上に搭載された第４半導体チップと、
前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第２チップ搭載部上に搭載された第５半導体チップと、
を更に備え、
前記第４半導体チップは、前記第４半導体チップの前記主面側に形成されたソース電極および前記第４半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ドレイン電極が前記第１チップ搭載部に対向する向きで前記第１チップ搭載部上に搭載され、
前記第５半導体チップは、前記第５半導体チップの前記主面側に形成されたソース電極および前記第５半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ソース電極が前記第２チップ搭載部に対向する向きで前記第２チップ搭載部上に搭載され、
前記絶縁体部内に、前記第４半導体チップの前記ソース電極と前記第５半導体チップの前記ドレイン電極とを電気的に接続する第５配線が形成されている、半導体装置。
請求項９記載の半導体装置において、
前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第１チップ搭載部上に搭載された第６半導体チップと、
前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第２チップ搭載部上に搭載された第７半導体チップと、
を更に備え、
前記第６半導体チップは、前記第６半導体チップの前記主面側に形成されたソース電極および前記第６半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ドレイン電極が前記第１チップ搭載部に対向する向きで前記第１チップ搭載部上に搭載され、
前記第７半導体チップは、前記第７半導体チップの前記主面側に形成されたソース電極および前記第７半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ソース電極が前記第２チップ搭載部に対向する向きで前記第２チップ搭載部上に搭載され、
前記絶縁体部内に、前記第６半導体チップの前記ソース電極と前記第７半導体チップの前記ドレイン電極とを電気的に接続する第６配線が形成されている、半導体装置。
請求項１０記載の半導体装置において、
前記絶縁体部によって封止され、かつ複数の電極を有する第８半導体チップと、
前記絶縁体部によって封止され、かつ複数の電極を有する第９半導体チップと、
を更に備え、
前記第８半導体チップは、前記第１半導体チップ、前記第４半導体チップおよび前記第６半導体チップを制御する第１制御回路を含み、
前記第９半導体チップは、前記第２半導体チップ、前記第５半導体チップおよび前記第７半導体チップを制御する第２制御回路を含む、半導体装置。