JP2023082291A - 半導体素子、半導体装置、および、半導体素子の製造方法 - Google Patents

Abstract

【課題】クラックが素子主面まで進行することを抑制できる半導体素子を提供する。【解決手段】半導体素子３０において、半導体基板３１と、半導体基板３１に積層され、かつ、内部に回路３２１，３２２が形成された半導体層３２と、半導体層３２に対して半導体基板３１とは反対側に配置され、かつ、回路３２２に導通する第１金属層３４１と、第１金属層３４１に接して配置された第２金属層３４２と、第１金属層３４１および第２金属層３４２を覆う表面保護膜３５とを備えた。Ｚ方向に視て、第２金属層３４２の全体が第１金属層３４１に内包されている。【選択図】図５

Description

本開示は、半導体素子、半導体装置、および、半導体素子の製造方法に関する。

複数のリードと半導体素子とが、いわゆるフリップチップの形態で接合された半導体装置が提案されている。このような半導体装置は、たとえば特許文献１に開示されている。当該半導体装置は、複数のリード、半導体素子、接合層、および封止樹脂を備えている。半導体素子は、複数の第１電極をリードに対向させて、リードに搭載されている。第１電極は、半導体層に導通する基部、および、基部からリードに向けて突出する円柱状の柱状部を備えている。柱状部は、接合層を介して、リードに接合されている。基部は、銅、ニッケル、パラジウムの順に積層された複数の金属層から構成されている。

半導体素子は、基部がパッシベーション膜上に形成され、基部およびパッシベーション膜が表面保護膜で覆われる場合がある。また、ニッケル層またはパラジウム層（第２金属層）は、平面視において銅層（第１金属層）からはみ出た部分を有する場合がある。この場合、当該はみ出た部分の側面で表面保護膜の剥離が発生した場合、熱応力がかかることで、クラックがパッシベーション膜まで進行する場合がある。

特開２０２０－７７６９４号公報

本開示は、上記した事情のもとで考え出されたものであって、第２金属層での表面保護膜の剥離が発生した場合でも、半導体層に向かうクラックの進行を抑制できる半導体素子を提供することをその課題とする。

本開示によって提供される半導体素子は、半導体基板と、前記半導体基板に積層され、かつ、内部に回路が形成された半導体層と、前記半導体層に対して前記半導体基板とは反対側に配置され、かつ、前記回路に導通する第１金属層と、前記第１金属層に接して配置された第２金属層と、前記第１金属層および前記第２金属層を覆う表面保護膜とを備え、前記半導体基板の厚さ方向に視て、前記第２金属層の全体が前記第１金属層に内包されている。

本開示によって提供される半導体素子の製造方法は、半導体基板に半導体層を積層する第１積層工程と、前記半導体層に、パッシベーション膜を積層する第２積層工程と、前記パッシベーション膜上にシード層を形成するシード層形成工程と、前記シード層上に、第１開口を備えた第１レジストを形成する第１レジスト形成工程と、前記シード層に接する第１めっき層を形成する第１めっき工程と、前記シード層および前記第１めっき層上に、前記厚さ方向に視て前記第１めっき層に全体が内包される第２開口を備えた第２レジストを形成する第２レジスト形成工程と、前記第１めっき層に接する第２めっき層を形成する第２めっき工程とを備えている。

本開示に係る半導体素子は、第２金属層での表面保護膜の剥離が発生した場合でも、半導体層に向かうクラックの進行を抑制できる。

本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

図１は、本開示の第１実施形態に係る半導体装置を示す斜視図である。 図２は、図１の半導体装置を示す平面図であり、封止樹脂を透過した図である。 図３は、図１の半導体装置を示す平面図であり、さらに半導体素子を透過した図である。 図４は、図１の半導体装置を示す底面図である。 図５は、本開示の第１実施形態に係る半導体素子を示す平面図である。 図６は、図１の半導体装置を示す正面図である。 図７は、図１の半導体装置を示す背面図である。 図８は、図１の半導体装置を示す右側面図である。 図９は、図１の半導体装置を示す左側面図である。 図１０は、図３のＸ－Ｘ線に沿う断面図である。 図１１は、図３のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図３のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図３のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、図１０の部分拡大図である。 図１５は、図１４の部分拡大図である。 図１６は、図５の半導体体素子の製造方法の一例の一工程を示す部分拡大断面図である。 図１７は、図５の半導体体素子の製造方法の一例の一工程を示す部分拡大断面図である。 図１８は、図５の半導体体素子の製造方法の一例の一工程を示す部分拡大断面図である。 図１９は、図５の半導体体素子の製造方法の一例の一工程を示す部分拡大断面図である。 図２０は、図５の半導体体素子の製造方法の一例の一工程を示す部分拡大断面図である。 図２１は、図５の半導体体素子の製造方法の一例の一工程を示す部分拡大断面図である。 図２２は、図５の半導体体素子の製造方法の一例の一工程を示す部分拡大断面図である。 図２３は、図５の半導体体素子の製造方法の一例の一工程を示す部分拡大断面図である。 図２４は、第１実施形態の第１変形例に係る半導体装置を示す部分拡大断面図である。 図２５は、本開示の第２実施形態に係る半導体素子を示す平面図である。 図２６は、本開示の第３実施形態に係る半導体装置を示す平面図であり、封止樹脂および半導体素子を透過した図である。 図２７は、本開示の第３実施形態に係る半導体素子を示す平面図である。 図２８は、図２６のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。 図２９は、図２８の部分拡大図である。 図３０は、図２９の部分拡大図である。

以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。

＜第１実施形態＞
図１～図１５は、本開示に係る半導体装置の一例を示している。本実施形態の半導体装置Ａ１０は、第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、一対の第３リード２２、複数の接合材５、複数の金属層６、半導体素子３０、および封止樹脂４０を備えている。半導体装置Ａ１０のパッケージ形式は、特に限定されず、本実施形態においては、図１に示すように、ＱＦＮ（Quad Flat Non-leaded package）タイプである。また、半導体装置Ａ１０の用途や機能は、何ら限定されない。半導体装置Ａ１０の用途としては、電子機器用途、一般産業機器用途、車載用途、等が挙げられる。また、半導体装置Ａ１０の機能としては、たとえば、ＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータ等が適宜挙げられる。本実施形態においては、車載用途のＤＣ／ＤＣコンバータとして構成された半導体装置Ａ１０を例に説明する。

図１は、半導体装置Ａ１０を示す斜視図である。図２は、半導体装置Ａ１０を示す平面図である。図２においては、理解の便宜上、封止樹脂４０を透過して、封止樹脂４０の外形を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１０を示す平面図である。図３においては、理解の便宜上、封止樹脂４０および半導体素子３０を透過して、封止樹脂４０および半導体素子３０の外形を想像線（二点鎖線）で示している。図４は、半導体装置Ａ１０を示す底面図である。図５は、半導体素子３０を示す平面図である。図５においては、理解の便宜上、後述する表面保護膜３５および複数の電極端子３６を透過して、複数の電極端子３６の外形を想像線（二点鎖線）で示している。図６は、半導体装置Ａ１０を示す正面図である。図７は、半導体装置Ａ１０を示す背面図である。図８は、半導体装置Ａ１０を示す右側面図である。図９は、半導体装置Ａ１０を示す左側面図である。図１０は、図３のＸ－Ｘ線に沿う断面図である。図１１は、図３のＸＩ－ＸＩ線に沿う断面図である。図１２は、図３のＸＩＩ－ＸＩＩ線に沿う断面図である。図１３は、図３のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。図１４は、図１０の部分拡大図（後述する電極端子３６Ａ付近）である。図１５は、図１４の部分拡大図である。

半導体装置Ａ１０は、板状であり、厚さ方向視(平面視)の形状が矩形状である。説明の便宜上、半導体装置Ａ１０の厚さ方向（平面視方向）をｚ方向とし、ｚ方向に直交する半導体装置Ａ１０の一方の辺に沿う方向（図２～図４における上下方向）をｘ方向、ｚ方向およびｘ方向に直交する方向（図２～図４における左右方向）をｙ方向とする。また、ｚ方向の一方側（図６～図９における下側）をｚ１側とし、他方側（図６～図９における上側）をｚ２側とする。ｘ方向の一方側（図２および図３における下側）をｘ１側とし、他方側（図２および図３における上側）をｘ２側とする。ｙ方向の一方側（図２～図４における左側）をｙ１側とし、他方側（図２～図４における右側）をｙ２側とする。ｚ方向が本開示の「厚さ方向」および「積層方向」に相当する。なお、半導体装置Ａ１０の形状および各寸法は限定されない。

第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、および一対の第３リード２２は、図２に示すように、半導体素子３０を支持するとともに、半導体装置Ａ１０を配線基板に実装するための端子をなしている。図１０～図１３に示すように、第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、および一対の第３リード２２の各々は、その一部が封止樹脂４０に覆われている。図１、図４、および図６～図９においては、第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、および一対の第３リード２２のうち封止樹脂４０から露出する部分に、複数の離散点からなるハッチングを付している。以下では、第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、および一対の第３リード２２をまとめて示す場合、「導電部材１」と記載する場合がある。

導電部材１は、たとえば、金属板にエッチング加工を施すことで形成されている。なお、導電部材１は、金属板に打ち抜き加工や折り曲げ加工等を施すことにより形成されてもよい。第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、および一対の第３リード２２は、互いに離間して配置されている。導電部材１の構成材料は、たとえば、ＣｕまたはＣｕ合金であるが、これに限定されない。

第１リード１０Ａ，１０Ｂ，１０Ｃの各々は、図３および図４に示すように、ｚ方向に視て、ｘ方向に延びる帯状である。第１リード１０Ａ，１０Ｂ，１０Ｃの各々は、ｚ方向において互いに反対側を向く第１主面１０１および第１裏面１０２を有する。第１主面１０１は、ｚ方向ｚ２側を向き、かつ半導体素子３０に対向している。第１主面１０１は、封止樹脂４０に覆われている。第１裏面１０２は、ｚ方向ｚ１側を向く。第１裏面１０２は、封止樹脂４０から露出している。第１リード１０Ａ，１０Ｂ，１０Ｃにおいて、半導体素子３０は、第１主面１０１に支持されている。また、図３および図４に示すように、図示された例においては、第１リード１０Ａ、第１リード１０Ｂ、および第１リード１０Ｃの各々において、第１主面１０１の面積は、第１裏面１０２の面積よりも大である。各第１リード１０Ａ，１０Ｂ，１０Ｃのうちｚ方向に視て第１主面１０１が第１裏面１０２に重ならない部分は、たとえば第１裏面１０２側からのハーフエッチング処理によって形成される。当該部分は、各第１リード１０Ａ，１０Ｂ，１０Ｃが封止樹脂４０の底面４２から抜け落ちることを投錨効果（anchoring effect）によって防止する。

第１リード１０Ａおよび第１リード１０Ｂは、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される。本実施形態においては、第１リード１０Ａは、正極（Ｐ端子）である。第１リード１０Ｂは、負極（Ｎ端子）である。第１リード１０Ｃは、後述の半導体素子３０のスイッチング回路３２１により電力変換された交流電力（電圧）が出力される。図３に示すように、第１リード１０Ａ，１０Ｂ，１０Ｃは、ｙ方向ｙ１側からｙ２側に向けて、第１リード１０Ａ、第１リード１０Ｃ、第１リード１０Ｂの順にｙ方向に沿って配列されている。第１リード１０Ａは、ｙ方向において複数の第２リード２１と第１リード１０Ｃとの間に位置する。第１リード１０Ｃは、ｙ方向において第１リード１０Ａと第１リード１０Ｂとの間に位置する。

図３および図４に示すように、第１リード１０Ａおよび第１リード１０Ｃの各々は、主部１１および一対の側部１２を含む。主部１１は、ｘ方向に延びている。一対の側部１２は、主部１１のｘ方向の両端につながっており、主部１１よりもｙ方向寸法が小さい。一対の側部１２の各々は、第１端面１２１を有する。図１１に示すように、第１端面１２１は、第１主面１０１および第１裏面１０２の双方につながり、かつｘ方向を向く。第１端面１２１は、封止樹脂４０から露出している。

図３および図４に示すように、第１リード１０Ｂは、主部１１、４個の側部１２、および複数の突出部１３を含む。主部１１は、ｘ方向に延びている。２個の側部１２は、主部１１のｘ方向ｘ１側端につながっている。他の２個の側部１２は、主部１１のｘ方向ｘ２側端につながっている。４個の側部１２の各々は、第１端面１２１を有する。図１２に示すように、第１端面１２１は、第１主面１０１および第１裏面１０２の双方につながり、かつｘ方向を向く。第１端面１２１は、封止樹脂４０から露出している。複数の突出部１３は、主部１１のｙ方向ｙ２側から突出している。隣り合う２個の突出部１３の間には、封止樹脂４０が充填されている。複数の突出部１３の各々は、副端面１３１を有する。図１０に示すように、副端面１３１は、第１主面１０１および第１裏面１０２の双方につながり、かつｙ方向ｙ２側を向く。副端面１３１は、封止樹脂４０から露出している。図８に示すように、複数の副端面１３１は、ｘ方向に沿って所定の間隔で配列されている。なお、第１リード１０Ａ，１０Ｂ，１０Ｃは、主部１１および側部１２を有する形状に何ら限定されない。

第１リード１０Ａ、第１リード１０Ｂ、および第１リード１０Ｃの各々において、封止樹脂４０から露出する第１裏面１０２、一対の第１端面１２１、および複数の副端面１３１には、たとえばＳｎめっきを施してもよい。なお、Ｓｎめっきに替えて、たとえばＮｉ、Ｐｄ、Ａｕの順に積層された複数の金属めっきを採用してもよい。

複数の第２リード２１は、図３に示すように、第１リード１０Ａよりもｙ方向ｙ１側に位置する。複数の第２リード２１のいずれか一つは、後述の半導体素子３０の制御回路３２２の接地端子である。その他の複数の第２リード２１の各々には、制御回路３２２を駆動させるための電力（電圧）、または制御回路３２２に伝達するための電気信号が入力される。図３および図４に示すように、複数の第２リード２１の各々は、第２主面２１１、第２裏面２１２、および第２端面２１３を有する。なお、第２リード２１の形状は、何ら限定されない。

第２主面２１１は、ｚ方向において第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１と同じ側を向き、かつ半導体素子３０に対向している。第２主面２１１は、封止樹脂４０に覆われている。半導体素子３０は、第２主面２１１に支持されている。第２裏面２１２は、第２主面２１１とは反対側を向く。第２裏面２１２は、封止樹脂４０から露出している。第２端面２１３は、第２主面２１１および第２裏面２１２の双方につながり、かつｙ方向ｙ１側を向く。第２端面２１３は、封止樹脂４０から露出している。図９に示すように、複数の第２端面２１３は、ｘ方向に沿って所定の間隔で配列されている。また、ｘ方向両端に配置された２個の第２リード２１は、第４端面２１４をさらに有する。第４端面２１４は、ｘ方向を向く面であり、封止樹脂４０から露出している。また、図示された例においては、図３および図４に示すように、複数の第２リード２１の各々において、第２主面２１１の面積は、第２裏面２１２の面積よりも大である。各第２リード２１のうちｚ方向に視て第２主面２１１が第２裏面２１２に重ならない部分は、たとえば第２裏面２１２側からのハーフエッチング処理によって形成される。当該部分は、各第２リード２１が封止樹脂４０の底面４２から抜け落ちることを投錨効果によって防止する。

封止樹脂４０から露出する複数の第２リード２１の第２裏面２１２、第２端面２１３および第４端面２１４には、たとえばＳｎめっきを施してもよい。なお、Ｓｎめっきに替えて、たとえばＮｉ、Ｐｄ、Ａｕの順に積層された複数の金属めっきを採用してもよい。

一対の第３リード２２は、図３に示すように、ｙ方向において第１リード１０Ａと、複数の第２リード２１との間に位置する。一対の第３リード２２は、ｘ方向において互いに離間している。一対の第３リード２２の各々には、半導体素子３０に構成された制御回路３２２に伝達するための電気信号などが入力される。図３および図４に示すように、一対の第３リード２２の各々は、第３主面２２１、第３裏面２２２、および第３端面２２３を有する。なお、第３リード２２の形状は、何ら限定されない。

第３主面２２１は、ｚ方向において第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１と同じ側を向き、かつ半導体素子３０に対向している。第３主面２２１は、封止樹脂４０に覆われている。半導体素子３０は、第３主面２２１に支持されている。第３裏面２２２は、第３主面２２１とは反対側を向く。第３裏面２２２は、封止樹脂４０から露出している。第３端面２２３は、第３主面２２１および第３裏面２２２の双方につながり、かつｘ方向を向く。第３端面２２３は、封止樹脂４０から露出している。第３端面２２３は、第１リード１０Ａ，１０Ｂ，１０Ｃの各第１端面１２１とともに、ｙ方向に沿って配列されている。図示された例においては、一対の第３リード２２の各々において、第３主面２２１の面積は、第３裏面２２２の面積よりも大である。各第３リード２２のうちｚ方向に視て第３主面２２１が第３裏面２２２に重ならない部分は、たとえば第３裏面２２２側からのハーフエッチング処理によって形成される。当該部分は、各第３リード２２が封止樹脂４０の底面４２から抜け落ちることを投錨効果によって防止する。

封止樹脂４０から露出する一対の第３リード２２の第３裏面２２２および第３端面２２３には、たとえばＳｎめっきを施してもよい。なお、Ｓｎめっきに替えて、たとえばＮｉ、Ｐｄ、Ａｕの順に積層された複数の金属めっきを採用してもよい。

なお、第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、および一対の第３リード２２は、各主面１０１,２１１，２２１からｚ方向に凹む凹部が複数配置されてもよい。当該凹部は、たとえば各主面１０１,２１１，２２１側からのハーフエッチング処理によって形成できる。当該凹部は、内側面が封止樹脂４０に密着することで、各リードと封止樹脂４０との密着性を向上させる。また、当該凹部は、半導体素子３０のｚ方向視における位置決め（ｘｙ平面における位置決め）にも利用できる。また、第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１、および第３リード２２の数、形状、および配置は限定されない。

半導体素子３０は、図２に示すように、ｚ方向に視て、半導体装置Ａ１０の中央に配置されている。半導体素子３０は、図１０～図１４に示すように、第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、および一対の第３リード２２に支持されている。半導体素子３０は、封止樹脂４０に覆われている。半導体素子３０は、半導体基板３１、半導体層３２、パッシベーション膜３３、電極３４、表面保護膜３５、および複数の電極端子３６を有する。半導体素子３０は、その内部に回路が構成されたフリップチップ型のＬＳＩである。

半導体素子３０は、図２に示すようにｚ方向視矩形状であり、図１０～図１３に示すように板状である。半導体素子３０は、素子主面３０ａおよび素子裏面３０ｂを有する。素子主面３０ａは、ｚ方向において第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１、複数の第２リード２１の第２主面２１１、および一対の第３リード２２の第３主面２２１と対向している。素子裏面３０ｂは、ｚ方向において素子主面３０ａとは反対側を向いている。図２および図５において破線で示すように、素子主面３０ａは、第１領域３０１および第２領域３０２を含んでいる。第１領域３０１は、素子主面３０ａのうち、第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１に対向する部分を含む領域であり、ｙ方向ｙ２側に配置されている。第２領域３０２は、素子主面３０ａのうち、複数の第２リード２１の第２主面２１１および一対の第３リード２２の第３主面２２１に対向する部分を含む領域であり、ｙ方向ｙ１側に配置されている。

図１４に示すように、半導体基板３１は、そのｚ方向ｚ１側に半導体層３２、パッシベーション膜３３、電極３４、表面保護膜３５、および複数の電極端子３６が設けられている。半導体基板３１の構成材料は、たとえば、Ｓｉ（シリコン）または炭化ケイ素（ＳｉＣ）である。本実施形態においては、半導体基板３１のｚ方向ｚ２側の面が、素子裏面３０ｂを構成している。

図１０～図１３に示すように、半導体層３２は、半導体基板３１のｚ方向ｚ１側に積層されている。半導体層３２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。半導体層３２には、スイッチング回路３２１と、スイッチング回路３２１に導通する制御回路３２２とが構成されている。スイッチング回路３２１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。半導体装置Ａ１０が示す例においては、スイッチング回路３２１は、高電圧領域（上アーム回路）と低電圧領域（下アーム回路）との２個の領域に区分されている。各々の領域は、１個のｎチャンネル型のＭＯＳＦＥＴにより構成されている。制御回路３２２は、スイッチング回路３２１を駆動させるためのゲートドライバや、スイッチング回路３２１の高電圧領域に対応するブートストラップ回路などが構成されるとともに、スイッチング回路３２１を正常に駆動させるための制御を行う。なお、半導体層３２には、配線層（図示略）がさらに構成されている。当該配線層により、スイッチング回路３２１と制御回路３２２とは、相互に導通している。

図１４に示すように、パッシベーション膜３３は、半導体層３２のｚ方向ｚ１側の面を覆っている。パッシベーション膜３３は、電気絶縁性を有する。パッシベーション膜３３は、たとえば、半導体層３２に接して積層された酸化ケイ素膜（ＳｉＯ₂）と、当該酸化ケイ素膜に積層された窒化ケイ素膜（Ｓｉ₃Ｎ₄）とにより構成される。本実施形態においては、パッシベーション膜３３のｚ方向ｚ１側の面が、素子主面３０ａを構成している。

図５に示すように、素子主面３０ａには、複数の電極３４が形成されている。第１領域３０１に形成された複数の電極３４のｚ方向視形状は、たとえば三角形状またはひし形形状などであり、ｙ方向に長い形状である。本実施形態では、頂角をｙ方向ｙ１側に向けた二等辺三角形状の複数の電極３４が、第１領域３０１のｙ方向ｙ２側の端部寄りに、ｘ方向に等間隔で並んで配置されている。また、他の二等辺三角形状の複数の電極３４が、頂角をｙ方向ｙ２側に向けて、第１領域３０１のｙ方向ｙ１側の端部寄りに、ｘ方向に並んで配置されている。ｙ方向ｙ２側に配置された電極３４とｙ方向ｙ１側に配置された電極３４とは、頂角を対向させて配置されている。また、ｙ方向ｙ２側に配置された複数の電極３４とｙ方向ｙ１側に配置された複数の電極３４との各隙間には、ひし形形状の電極３４が配置されている。ｙ方向ｙ２側に配置された電極３４は、それぞれ電極端子３６Ｂを介して、第１リード１０Ｂに導通している。ｙ方向ｙ１側に配置された電極３４は、それぞれ電極端子３６Ｂを介して、第１リード１０Ａに導通している。各隙間に配置された電極３４は、それぞれ電極端子３６Ｂを介して、第１リード１０Ｃに導通している。第２領域３０２に形成された複数の電極３４のｚ方向視形状は、たとえば矩形状である。第２領域３０２では、複数の電極３４がそれぞれ孤立して配置されている。第２領域３０２に配置された電極３４の一部は、それぞれ電極端子３６Ａを介して、第２リード２１、第３リード２２、または第１リード１０Ａに導通している。なお、複数の電極３４のそれぞれの、ｚ方向視における形状および配置は限定されない。隣り合う電極３４の間にはスリット（隙間）が設けられる。図５に示すスリットの平面形状は線分状である。なお、スリットの平面形状は線分状に限定されない。スリットの平面形状は、波線状、ジグザグ状などであってもよい。

各電極３４は、図１４に示すように、パッシベーション膜３３のｚ方向ｚ１側の面（素子主面３０ａ）に形成されている。各電極３４は、パッシベーション膜３３を貫通して設けられたビア（図示なし）を介して、半導体層３２に構成された配線層に接続している。これにより、電極３４は、半導体層３２のスイッチング回路３２１および制御回路３２２のいずれかに導通している。電極３４は、本実施形態では、パッシベーション膜３３からｚ方向ｚ１側に向けて積層された第１金属層３４１および第２金属層３４２を備えている。第１金属層３４１は、パッシベーション膜３３に接し、たとえばＣｕからなる。第１金属層３４１の厚さ（ｚ方向の寸法）は、本実施形態では１．０μｍ以上２０μｍ以下である。なお、第１金属層３４１の構成材料および厚さは限定されない。第２金属層３４２は、第１金属層３４１に接している。本実施形態では、第２金属層３４２は、第１層３４２ａおよび第２層３４２ｂを備えている。第１層３４２ａは、第１金属層３４１に接し、たとえばＮｉからなる。第２層３４２ｂは、第１層３４２ａに接し、たとえばＰｄからなる。第２金属層３４２の厚さ（ｚ方向の寸法）は、本実施形態では１μｍ以上５μｍ以下である。なお、第１層３４２ａおよび第２層３４２ｂの構成材料および厚さは限定されない。また、第２金属層３４２の積層数は限定されない。たとえば、第２金属層３４２は、第２層３４２ｂを備えず、第１層３４２ａのみであってもよいし、第２層３４２ｂに接する金属層をさらに備えてもよい。

ｚ方向に視て、第２金属層３４２は、第１金属層３４１より小さく、全体が第１金属層３４１に内包されている。本実施形態においては、ｚ方向に視て、第２金属層３４２の形状は、第１金属層３４１の形状と略相似形状である。ｚ方向に視て、第１金属層３４１の外縁と第２金属層３４２の外縁との距離Ｄ（図１５参照）は、本実施形態では０μｍより大きく３００μｍ以下である。なお、距離Ｄは限定されない。図５においては、理解の便宜上、第２金属層３４２にハッチングを付している。なお、第２金属層３４２の形状は限定されず、全体が第１金属層３４１に内包されていればよい。

図１４に示すように、表面保護膜３５は、素子主面３０ａに形成され、パッシベーション膜３３および電極３４の一部を覆っている。表面保護膜３５は、電気絶縁性を有する。表面保護膜３５の構成材料は、本実施形態では、フェノール樹脂である。なお、表面保護膜３５の構成材料は限定されず、たとえばポリイミド樹脂などの他の絶縁材料でもよい。表面保護膜３５は、複数の開口３５ａを備えている。複数の開口３５ａからは、それぞれ、いずれかの電極３４が露出している。表面保護膜３５は、例えば、スピンコータによって塗布された感光性樹脂材料に対してフォトリソグラフィ技術を適用することによって、形成される。

図１０～図１３に示すように、複数の電極端子３６は、素子主面３０ａに配置されており、第１主面１０１、第２主面２１１および第３主面２２１に向けて突出している。また、図１４に示すように、各電極端子３６は、それぞれ、表面保護膜３５の開口３５ａを通じていずれかの電極３４（第２金属層３４２）に接している。各電極端子３６は、ｚ方向視における中央部分で電極３４に接し、周縁部分で表面保護膜３５に重なっている。また、各電極端子３６は、ｚ方向に視て全体が第２金属層３４２に内包されている。複数の電極端子３６は、導電性を有する。

図１４に示すように、各電極端子３６は、シード層３６１、第１めっき層３６２、および第２めっき層３６３を備えている。シード層３６１は、電極３４および表面保護膜３５に接しており、Ｃｕを含んでいる。シード層３６１は、たとえば無電解めっきによって形成される。なお、シード層３６１の構成材料および形成方法は限定されない。たとえば、シード層３６１は、スパッタリング法によって形成されてもよい。第１めっき層３６２は、シード層３６１に積層されており、たとえばＣｕまたはＣｕ合金等からなる。第１めっき層３６２は、電解めっきによって形成される。なお、第１めっき層３６２の構成材料は限定されない。第２めっき層３６３は、第１めっき層３６２に積層されている。第２めっき層３６３は、第１めっき層３６２と接合材５との間に介在し、第１めっき層３６２と接合材５との化合反応を抑制する機能を果たす。第２めっき層３６３の構成材料は特に限定されず、化合反応を抑制しうる金属が適宜選択され、たとえばＮｉやＦｅ等が挙げられる。本実施形態では、第１めっき層３６２がＣｕを含み、接合材５がＳｎを含むので、第２めっき層３６３は、たとえばＮｉからなる。本実施形態では、第２めっき層３６３は、電解めっきによって形成される。なお、第２めっき層３６３の構成材料および形成方法は限定されない。また、第２めっき層３６３は、必ずしも必要ではない。各電極端子３６は、接合面３６５を備えている。接合面３６５は、電極３４とは反対側を向く面（第１主面１０１、第２主面２１１および第３主面２２１に対向する面）であり、接合材５を介して、第１主面１０１、第２主面２１１または第３主面２２１に形成された金属層６に接合されている。

複数の電極端子３６は、複数の電極端子３６Ａおよび複数の電極端子３６Ｂを含んでいる。図２および図５に示すように、複数の電極端子３６Ａは、素子主面３０ａの第２領域３０２に配置されている。また、複数の電極端子３６Ｂは、素子主面３０ａの第１領域３０１に配置されている。

複数の電極端子３６Ａは、半導体層３２の制御回路３２２に導通している。また、図３に示すように、１個の電極端子３６Ａは、第１リード１０Ａの第１主面１０１に導通接続されている。他の２個の電極端子３６Ａは、一対の第３リード２２の第３主面２２１にそれぞれ導通接続されている。残りの電極端子３６Ａは、複数の第２リード２１の第２主面２１１にそれぞれ導通接続されている。これにより、第１リード１０Ａ、一対の第３リード２２、および複数の第２リード２１は、制御回路３２２に導通している。電極端子３６Ａのｚ方向視形状（平面形状）は円形状であり、電極端子３６Ａの接合面３６５（３６５Ａ）も、円形状である。接合面３６５Ａの直径は、特に限定されないが、その一例を挙げると、たとえば１００μｍである。

複数の電極端子３６Ｂは、半導体層３２のスイッチング回路３２１に導通している。また、複数の電極端子３６Ｂは、第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１に導通接続されている。これにより、第１リード１０Ａ，１０Ｂ，１０Ｃは、スイッチング回路３２１に導通している。本実施形態では、電極端子３６Ａと同様に、電極端子３６Ｂのｚ方向視形状（平面形状）は、円形状であり、電極端子３６Ｂの接合面３６５（３６５Ｂ）も、円形状である。接合面３６５Ｂの直径は、特に限定されないが、本実施形態では、接合面３６５Ａの直径と同じ、たとえば１００μｍである。第１領域３０１に配置されている電極３４には、第２領域３０２に配置されている電極３４より大きな電流が流れる。このため、本実施形態では、第１領域３０１に配置されている電極３４には、電極端子３６Ｂが２個ずつ接合されて、流れる電流を分散させている。

図３に示すように、第１リード１０Ａ，１０Ｂ，１０Ｃの各第１主面１０１、複数の第２リード２１の各第２主面２１１、および一対の第３リード２２の各第３主面２２１には、それぞれ１個または複数の金属層６が形成されている。各金属層６は、半導体素子３０の電極端子３６の位置に合わせて配置されている。各金属層６は、図１４に示すように、第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１、複数の第２リード２１の第２主面２１１、および第３リード２２の第３主面２２１のいずれかと電極端子３６との間に介在しており、接合材５によって電極端子３６が接合されている。金属層６は、第１リード１０Ａ，１０Ｂ，１０Ｃ、第２リード２１、および第３リード２２と接合材５との化合反応を抑制し、かつ、半導体素子３０を接合する際に、接合材５が広がる範囲を規制する。

本実施形態においては、金属層６は、図１４に示すように、第１層６１、第２層６２、および第３層６３を有する。第１層６１は、第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１、複数の第２リード２１の第２主面２１１、および第３リード２２の第３主面２２１のいずれかに接して積層されている。本実施形態では、第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、および第３リード２２がＣｕを含み、接合材５がＳｎを含むので、第１層６１は、たとえばＮｉからなる。第２層６２は、第１層６１に接して積層されている。第２層６２の構成材料は特に限定されず、たとえばＰｄを含む。第３層６３は、第２層６２に接して積層されている。第３層６３は、接合材５（はんだ）の濡れ性が比較的良好な構成材料からなる。第３層６３の構成材料は特に限定されず、たとえばＡｕを含む。なお、金属層６の構成および形成方法は限定されない。たとえば、金属層６の積層数は限定されないし、各層の構成材料も限定されない。なお、金属層６は、形成されなくてもよい。

複数の金属層６は、複数の金属層６Ａおよび複数の金属層６Ｂを含んでいる。

各金属層６Ａは、図３に示すように、各第２主面２１１、各第３主面２２１、および第１リード１０Ａの第１主面１０１に配置されている。各金属層６Ａには、半導体素子３０の電極端子３６Ａが接合されている。各金属層６Ａのｚ方向視における形状は、電極端子３６Ａの接合面３６５Ａの形状に合わせて、円形状である。図１４に示すように、金属層６Ａの直径は、接合面３６５Ａの直径より大きい。また、図３に示すように、ｚ方向に視て、電極端子３６Ａ（接合面３６５Ａ）は、金属層６Ａに内包されている。

各金属層６Ｂは、図３に示すように、第１リード１０Ａ，１０Ｂ，１０Ｃの各第１主面１０１に配置されている。各金属層６Ｂには、半導体素子３０の電極端子３６Ｂが接合されている。各金属層６Ｂのｚ方向視における形状は、電極端子３６Ｂの接合面３６５Ｂの形状に合わせて、円形状である。本実施形態では、金属層６Ａと同様に、金属層６Ｂの直径は、接合面３６５Ｂの直径より大きい。また、図３に示すように、ｚ方向に視て、電極端子３６Ｂ（接合面３６５Ｂ）は、金属層６Ｂに内包されている。

接合材５は、導電性を有し、電極端子３６と金属層６との間に介在しており、これらを互いに導通させている。本実施形態では、接合材５は、たとえばＳｎを含むはんだ（ＳｎＡｇなど）からなる。なお、接合材５の構成材料は限定されない。

複数の接合材５は、複数の接合材５Ａおよび複数の接合材５Ｂを含んでいる。接合材５Ａは、電極端子３６Ａの接合面３６５Ａと金属層６Ａとの間に介在し、これらを接合している。接合材５Ａの形状は、上面が接合面３６５Ａに接し、下面が金属層６Ａに接する円錐台形状である。接合材５Ｂは、電極端子３６Ｂの接合面３６５Ｂと金属層６Ｂとの間に介在し、これらを接合している。接合材５Ｂの形状は、上面が接合面３６５Ｂに接し、下面が金属層６Ｂに接する円錐台形状である。

封止樹脂４０は、半導体素子３０の全体と、第１リード１０Ａ，１０Ｂ，１０Ｃ、複数の第２リード２１、および一対の第３リード２２の各々の一部とを覆っている。封止樹脂４０は、たとえば黒色のエポキシ樹脂を含む材料からなる。なお、封止樹脂４０の材料は限定されない。封止樹脂４０は、ｚ方向視矩形状であり、図６～図９に示すように、頂面４１、底面４２、一対の第１側面４３１、および一対の第２側面４３２を有する。

図１０～図１３に示すように、頂面４１は、ｚ方向において第１リード１０Ａ，１０Ｂ，１０Ｃの第１主面１０１と同じ側を向く。図６～図９に示すように、底面４２は、頂面４１とは反対側を向く。図４に示すように、底面４２から、第１リード１０Ａ，１０Ｂ，１０Ｃの第１裏面１０２、複数の第２リード２１の第２裏面２１２、および一対の第３リード２２の第３裏面２２２が露出している。

図８および図９に示すように、一対の第１側面４３１は、頂面４１および底面４２の双方につながり、かつｘ方向を向く。一対の第１側面４３１は、ｘ方向において互いに離間している。図６、図７、図１１～図１３に示すように、一対の第１側面４３１の各々から、第１リード１０Ａ，１０Ｂ，１０Ｃの第１端面１２１と、第２リード２１の第４端面２１４と、第３リード２２の第３端面２２３とが、第１側面４３１と面一となるように露出している。

図６および図７に示すように、一対の第２側面４３２は、頂面４１、底面４２および一対の第１側面４３１のいずれにもつながり、かつｙ方向を向く。一対の第２側面４３２は、ｙ方向において互いに離間している。図１０に示すように、ｙ方向ｙ１側に位置する第２側面４３２から、複数の第２リード２１の第２端面２１３が、第２側面４３２と面一となるように露出している。ｙ方向ｙ２側に位置する第２側面４３２から、第１リード１０Ｂの複数の副端面１３１が、第２側面４３２と面一となるように露出している。

次に、半導体素子３０の製造方法の一例について、図１６～図２３を参照しつつ以下に説明する。図１６～図２３はそれぞれ、半導体素子３０の製造方法の一例の一工程を示す部分拡大断面図である。

まず、半導体基板８１を準備する。半導体基板８１は、半導体基板３１がｚ方向に対して直交する方向に複数連なったものであり、たとえばシリコンウエハである。次いで、図１６に示すように、半導体基板８１上に半導体層８２を積層する（第１積層工程）。半導体層８２は、半導体素子３０の半導体層３２に相当する。半導体層８２は、たとえばエピタキシャル成長により形成される。半導体層８２は、内部に、スイッチング回路３２１および制御回路３２２が形成されている。

次いで、図１７に示すように、半導体層８２上にパッシベーション膜８３を積層する（第２積層工程）。パッシベーション膜８３は、半導体素子３０のパッシベーション膜３３に相当する。パッシベーション膜８３は、たとえばプラズマＣＶＤによって形成される。半導体層８２とパッシベーション膜８３との間の適所には、図示しない複数の内部電極が形成されている。各内部電極は、半導体層８２の内部に形成されたスイッチング回路３２１または制御回路３２２に導通し、たとえば無電解めっきよって形成される。次いで、パッシベーション膜８３を貫通して内部電極に通じる貫通孔を形成し、当該貫通孔の内壁にたとえばＷ（タングステン）やＣｕを含む導体を形成することで、内部電極に導通するビアを形成する。

次いで、図１８～図２２に示すように、電極３４を形成する。

まず、パッシベーション膜８３に接するシード層３４１ａを形成する（シード層形成工程）。シード層３４１ａは、Ｃｕからなり、たとえばスパッタリング法により形成される。なお、シード層３４１ａの構成材料および形成方法は限定されない。シード層３４１ａは、複数の層が積層されてもよい。

次いで、図１８に示すように、シード層３４１ａ上にレジスト８４を形成する（第１レジスト形成工程）。レジスト８４には、第１金属層３４１が形成される領域に開口８５が設けられている。レジスト８４は、シード層３４１ａの全面を覆うようにレジスト材料を塗布し、フォトリソグラフィ技術を適用して、フォトマスクの画像を転写してパターニングを行って開口８５を設けることで形成される。

次いで、図１９に示すように、開口８５から露出するシード層３４１ａに接するめっき層３４１ｂを形成する（第１めっき工程）。めっき層３４１ｂは、Ｃｕからなり、シード層３４１ａを導電経路とした電解めっきによって形成される。次いで、レジスト８４を除去する。

次いで、図２０に示すように、シード層３４１ａおよびめっき層３４１ｂ上にレジスト８６を形成する（第２レジスト形成工程）。レジスト８６には、第２金属層３４２が形成される領域に開口８７が設けられている。開口８７は、ｚ方向に視て、開口８５に内包される。つまり、開口８７は、ｚ方向に視て、めっき層３４１ｂに全体が内包されるように設けられる。レジスト８６は、シード層３４１ａおよびめっき層３４１ｂの全面を覆うようにレジスト材料を塗布し、フォトリソグラフィ技術を適用して、フォトマスクの画像を転写してパターニングを行って開口８７を設けることで形成される。

次いで、図２１に示すように、開口８７から露出するめっき層３４１ｂに接する第２金属層３４２を形成する（第２めっき工程）。まず、開口８７から露出するめっき層３４１ｂに接する第１層３４２ａを形成する。第１層３４２ａは、Ｎｉからなり、シード層３４１ａを導電経路とした電解めっきによって形成される。次いで、開口８７から露出する第１層３４２ａに接する第２層３４２ｂを形成する。第２層３４２ｂは、Ｐｄからなり、シード層３４１ａを導電経路とした電解めっきによって形成される。第１層３４２ａおよび第２層３４２ｂが、第２金属層３４２を構成する。次いで、図２２に示すように、レジスト８６および不要なシード層３４１ａを除去する。めっき層３４１ｂと残存するシード層３４１ａとは一体化して、第１金属層３４１になる。以上により、電極３４が形成される。

次いで、図２３に示すように、パッシベーション膜８３および電極３４を覆う表面保護膜８８を形成する。表面保護膜８８の適所には、ｚ方向に貫通する複数の開口８９が形成されている。開口８９からは電極３４が露出する。表面保護膜８８は、例えば、スピンコータによって塗布された感光性樹脂材料に対してフォトリソグラフィ技術を適用することによって、形成される。表面保護膜８８は半導体素子３０の表面保護膜３５に相当し、開口８９は半導体素子３０の開口３５ａに相当する。

次いで、表面保護膜８８の開口８９を通じていずれかの電極３４に接する複数の電極端子３６を形成する。電極端子３６は、シード層３６１、第１めっき層３６２、第２めっき層３６３、および接合材５を順にめっきすることで形成される。次いで、半導体基板８１、半導体層８２、パッシベーション膜８３、および表面保護膜８８を、ｘ方向に平行な切断線およびｙ方向に平行な切断線に沿ってダイシングブレードで切断して個片に分割する。以上の工程により、半導体素子３０が製造される。

なお、半導体素子３０の製造方法は、上記したものに限定されない。たとえば、第１めっき工程で、めっき層３４１ｂを形成した後、そのままレジスト８４を用いて第１層３４２ａおよび第２層３４２ｂを形成する。そして、レジスト８４および不要なシード層３４１ａを除去した後、第１層３４２ａおよび第２層３４２ｂの外縁部を除去し、ｚ方向に視てめっき層３４１ｂに内包された第２金属層３４２を形成する。なお、第１層３４２ａおよび第２層３４２ｂの外縁部の除去方法は限定されない。たとえば、第１層３４２ａおよび第２層３４２ｂを腐食するがめっき層３４１ｂを腐食しない液体を用いたエッチング処理でもよいし、サンドブラスト処理により、めっき層３４１ｂより圧倒的に薄い第１層３４２ａおよび第２層３４２ｂのみを削ってもよい。

次に、半導体装置Ａ１０の作用効果について説明する。

本実施形態によると、電極３４は、第１金属層３４１と、第１金属層３４１に接する第２金属層３４２とを備えている。第２金属層３４２は、ｚ方向に視て、全体が第１金属層３４１に内包されている。すなわち、第２金属層３４２は、ｚ方向に視て、第１金属層３４１からはみだした部分を有さない。これにより、第２金属層３４２での表面保護膜３５の剥離が発生した場合でも、素子主面３０ａに向かうクラックの進行が第１金属層３４１によって妨げられる。したがって、半導体素子３０は、クラックが素子主面３０ａまで進行することを抑制できる。

また、本実施形態によると、ｚ方向に視て、第２金属層３４２の形状は、第１金属層３４１の形状と略相似形状であり、第１金属層３４１の外縁と第２金属層３４２の外縁との距離は、０μｍより大きく３００μｍ以下である。したがって、第１金属層３４１は、ｚ方向に視て、第２金属層３４２の全体を確実に内包できる。

また、本実施形態によると、第１金属層３４１（めっき層３４１ｂ）は、第１レジスト形成工程で形成されたレジスト８４の開口８５に形成される。また、第２金属層３４２（第１層３４２ａ）は、第２レジスト形成工程で形成されたレジスト８６の開口８７に形成される。開口８７は、ｚ方向に視て、開口８５に内包される。したがって、第２金属層３４２は、ｚ方向に視て、第１金属層３４１に全体が内包されるように形成される。

また、本実施形態によると、半導体素子３０は、いわゆるフリップチップ接合によって、導電部材１に搭載されている。したがって、半導体装置Ａ１０は、各電極３４と各リードとをワイヤで導通させる半導体装置と比較して、導通経路の抵抗を抑制でき、また、低背化が可能である。さらに、ｚ方向に視て、封止樹脂４０の外形の大きさが同じ場合、半導体装置Ａ１０は、ワイヤで導通させる半導体装置と比較して、より大きい半導体素子３０を搭載することができる。また、同じ半導体素子３０を搭載する場合、半導体装置Ａ１０は、ワイヤで導通させる半導体装置と比較して、封止樹脂４０の外形を小さくすることが可能である。

なお、本実施形態においては、半導体素子３０がＬＳＩである場合について説明したが、これに限られない。半導体素子３０の種類は限定されない。

〔第１変形例〕
図２４は、第１実施形態の第１変形例にかかる半導体装置Ａ１１を示す部分拡大断面図であり、図１５に対応する図である。図２４において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付して、重複する説明を省略する。半導体装置Ａ１１は、第１金属層３４１の第２金属層３４２が配置された面（ｚ方向ｚ１側の面）のうち、第２金属層３４２から露出する部分に、酸化膜層３４１ｃが形成されている点で、半導体装置Ａ１０と異なる。酸化膜層３４１ｃは、半導体素子３０の製造途中において、大気中の酸素によって第１金属層３４１の表面が酸化されることで形成される。酸化膜層３４１ｃは、第１金属層３４１のうち第２金属層３４２に覆われている部分には形成されない。酸化膜層３４１ｃの厚さ（ｚ方向の寸法）は、限定されないが、たとえば、４．８μｍ程度である。酸化膜層３４１ｃは、第１金属層３４１より、表面保護膜３５との密着性が良い。したがって、本変形例では、電極３４からの表面保護膜３５の剥離を抑制できる。第１金属層３４１および表面保護膜３５の構成材料、ならびに、酸化膜層３４１ｃの構成および厚さなどによって、密着性が異なるので、これらの要素は適宜設計される。

図２５～図３０は、本開示の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。

＜第２実施形態＞
図２５は、本開示の第２実施形態に係る半導体装置Ａ２０を説明するための図である。図２５は、半導体装置Ａ２０の半導体素子３０を示す平面図であり、図５に対応する図である。図２５においては、理解の便宜上、表面保護膜３５および複数の電極端子３６を透過して、複数の電極端子３６の外形を想像線（二点鎖線）で示している。また、第２金属層３４２にハッチングを付している。本実施形態の半導体装置Ａ２０は、電極３４の第２金属層３４２の形状が、第１実施形態と異なっている。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の変形例の各部が任意に組み合わせられてもよい。

本実施形態では、ｚ方向に視て、各第２金属層３４２の形状は、当該第２金属層３４２に接して配置される電極端子３６の形状と相似形状の円形状である。各第２金属層３４２の面積は接して配置される電極端子３６の接合面３６５の面積より大きく、各電極端子３６は、ｚ方向に視て全体が第２金属層３４２に内包されている。また、ｚ方向に視て、第２金属層３４２は、全体が第１金属層３４１に内包されている。

本実施形態においても、第２金属層３４２は、ｚ方向に視て、全体が第１金属層３４１に内包されている。これにより、第２金属層３４２での表面保護膜３５の剥離が発生した場合でも、素子主面３０ａに向かうクラックの進行が第１金属層３４１によって妨げられる。したがって、半導体素子３０は、クラックが素子主面３０ａまで進行することを抑制できる。また、半導体装置Ａ２０は、半導体装置Ａ１０と共通する構成により、半導体装置Ａ１０と同等の効果を奏する。

＜第３実施形態＞
図２６～３０は、本開示の第３実施形態に係る半導体装置Ａ３０を説明するための図である。図２６は、半導体装置Ａ３０を示す平面図であり、図３に対応する図である。図２６においては、理解の便宜上、封止樹脂４０および半導体素子３０を透過して、封止樹脂４０および半導体素子３０の外形を想像線（二点鎖線）で示している。図２７は、半導体素子を示す平面図であり、図５に対応する図である。図２７においては、理解の便宜上、表面保護膜３５および複数の電極端子３６を透過して、複数の電極端子３６の外形を想像線（二点鎖線）で示している。図２８は、図２６のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。図２９は、図２８の部分拡大図（電極端子３６Ｂ付近）である。図３０は、図２９の部分拡大図である。本実施形態の半導体装置Ａ３０は、電極端子３６Ｂおよび金属層６Ｂの形状が第１実施形態と異なり、また、電極３４の第２金属層３４２の形状が第１実施形態と異なっている。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の第１～２実施形態および変形例の各部が任意に組み合わせられてもよい。

本実施形態では、各電極端子３６Ｂのｚ方向視形状（平面形状）は、同一の楕円形状である。したがって、各電極端子３６Ｂの接合面３６５Ｂも、同一の楕円形状である。図２６に示すように、電極端子３６Ｂの接合面３６５Ｂの長手方向（長径の方向）は、第１リード１０Ａ，１０Ｃ，１０Ｂが延びる方向に直交している。なお、接合面３６５Ｂの長手方向と、第１リード１０Ａ，１０Ｃ，１０Ｂが延びる方向との関係は、この関係に限定されない。接合面３６５Ｂの寸法等は、特に限定されないが、その一例を挙げると、長径（ｙ方向の寸法）がたとえば３００μｍであり、短径（ｘ方向の寸法）がたとえば１００μｍである。接合面３６５Ｂの面積Ｓ２は、接合面３６５Ａの面積Ｓ１より大きく、面積Ｓ１の２倍以上４倍以下である。電極端子３６Ｂは、電極端子３６Ａより大きな電流が流れるので、面積Ｓ２が面積Ｓ１より大きくされている。

また、本実施形態では、各金属層６Ｂのｚ方向視における形状も、各接合面３６５Ｂの形状に合わせて、楕円形状である。金属層６Ｂの長径（ｙ方向の寸法）は接合面３６５Ｂの長径より大きく、金属層６Ｂの短径（ｘ方向の寸法）は、接合面３６５Ｂの短径Ｌ２より大きい。ｚ方向に視て、電極端子３６Ｂ（接合面３６５Ｂ）は、金属層６Ｂに内包されている。

また、本実施形態では、図２７に示すように、ｚ方向に視て、電極３４の第２金属層３４２の形状は、当該第２金属層３４２に接して配置される電極端子３６の形状と相似形状である。つまり、電極端子３６Ａが接して配置される第２金属層３４２の形状は円形状であり、電極端子３６Ｂが接して配置される第２金属層３４２の形状は楕円形状である。各第２金属層３４２の面積は接して配置される電極端子３６の接合面３６５の面積より大きく、各電極端子３６は、ｚ方向に視て全体が第２金属層３４２に内包されている。また、ｚ方向に視て、第２金属層３４２は、全体が第１金属層３４１に内包されている。

本実施形態においても、第２金属層３４２は、ｚ方向に視て、全体が第１金属層３４１に内包されている。これにより、第２金属層３４２での表面保護膜３５の剥離が発生した場合でも、素子主面３０ａに向かうクラックの進行が第１金属層３４１によって妨げられる。したがって、半導体素子３０は、クラックが素子主面３０ａまで進行することを抑制できる。また、半導体装置Ａ３０は、半導体装置Ａ１０と共通する構成により、半導体装置Ａ１０と同等の効果を奏する。

なお、本実施形態においては、第２金属層３４２の形状が、当該第２金属層３４２に接して配置される電極端子３６の形状と相似形状である場合について説明したが、これに限られない。第２金属層３４２の形状は、第１実施形態の場合と同様に、第１金属層３４１の形状と略相似形状であってもよい。

上記第１～３実施形態においては、各電極端子３６の接合面３６５が円形状または楕円形状である場合について説明したが、これに限られない。各電極端子３６の接合面３６５の形状は限定されず、矩形状または多角形状であってもよい。金属層６の形状は、接合される電極端子３６の接合面３６５の形状に合わせて形成される。また、第２金属層３４２の形状は、当該第２金属層３４２に接して配置される電極端子３６の形状と相似形状であってもよいし、第１金属層３４１の形状と略相似形状であってもよいし、これらとは異なる形状であってもよい。第２金属層３４２は、ｚ方向に視て全体が第１金属層３４１に内包されていればよく、その形状は限定されない。

本開示に係る半導体素子、半導体装置、および、半導体素子の製造方法は、先述した実施形態に限定されるものではない。本開示に係る半導体素子および半導体装置の各部の具体的な構成、ならびに、半導体素子の製造方法の各工程の具体的な処理は、種々に設計変更自在である。

〔付記１〕
半導体基板（３１）と、
前記半導体基板に積層され、かつ、内部に回路が形成された半導体層（３２）と、
前記半導体層に対して前記半導体基板とは反対側に配置され、かつ、前記回路に導通する第１金属層（３４１）と、
前記第１金属層に接して配置された第２金属層（３４２）と、
前記第１金属層および前記第２金属層を覆う表面保護膜（３５）と、
を備え、
前記半導体基板の厚さ方向（Ｚ方向）に視て、前記第２金属層の全体が前記第１金属層に内包されている、
半導体素子（３０）。
〔付記２〕
前記第２金属層の厚さは、１μｍ以上５μｍ以下である、
付記１に記載の半導体素子。
〔付記３〕
前記第２金属層は、
前記第１金属層に接し、かつ、Ｎｉを含む第１層（３４２ａ）と、
前記第１層に接し、かつ、Ｐｄを含む第２層（３４２ｂ）と、
を備えている、
付記１または２に記載の半導体素子。
〔付記４〕
前記第１金属層は、Ｃｕを含んでいる、
付記１ないし３のいずれかに記載の半導体素子。
〔付記５〕
前記表面保護膜は、フェノール樹脂を含んでいる、
付記１ないし４のいずれかに記載の半導体素子。
〔付記６〕
前記第２金属層に接して配置され、かつ、前記厚さ方向に突出する電極端子（３６）をさらに備えている、
付記１ないし５のいずれかに記載の半導体素子。
〔付記７〕
前記電極端子は、Ｃｕを含んでいる、
付記６に記載の半導体素子。
〔付記８〕
前記厚さ方向に視て、前記電極端子の全体が前記第２金属層に内包されている、
付記６または７に記載の半導体素子。
〔付記９〕
前記半導体層に対して前記半導体基板とは反対側に配置され、かつ、前記回路に導通する第３金属層（３４１）と、
前記第３金属層に接して配置された第４金属層（３４２）と、
前記第４金属層に接して配置され、かつ、前記厚さ方向に突出する第２の電極端子（３６）をさらに備え、
前記厚さ方向に視て、前記第４金属層の全体が前記第３金属層に内包されており、
前記厚さ方向に視て、前記第２の電極端子の面積は、前記電極端子の面積より大きい、
付記６ないし８のいずれかに記載の半導体素子。
〔付記１０、図５〕
前記厚さ方向に視て、前記第２金属層の形状は、前記第１金属層の形状と相似形状である、
付記１ないし９のいずれかに記載の半導体素子。
〔付記１１、図１５〕
前記厚さ方向に視て、前記第１金属層の外縁と前記第２金属層の外縁との距離（Ｄ）は、０μｍより大きく３００μｍ以下である、
付記１０に記載の半導体素子。
〔付記１２、第２，３実施形態、図２５，図２７〕
前記厚さ方向に視て、前記第２金属層の形状は、前記電極端子の形状と相似形状である、
付記６ないし９のいずれかに記載の半導体素子。
〔付記１３、第１実施形態第１変形例、図２４〕
前記第１金属層の前記第２金属層が配置された面のうち、前記第２金属層から露出する部分に形成された酸化膜層（３４１ｃ）をさらに備えている、
付記１ないし１２のいずれかに記載の半導体素子。
〔付記１４〕
付記１ないし１３のいずれかに記載の半導体素子と、
前記半導体素子に導通する導電部材（１）と、
前記半導体素子を覆う封止樹脂（４０）と、
を備える、
半導体装置（Ａ１０）。
〔付記１５、図１６～図２１〕
半導体基板（８１）に半導体層（８２）を積層する第１積層工程と、
前記半導体層に、パッシベーション膜（８３）を積層する第２積層工程と、
前記パッシベーション膜上にシード層（３４１ａ）を形成するシード層形成工程と、
前記シード層上に、第１開口（８５）を備えた第１レジスト（８４）を形成する第１レジスト形成工程と、
前記シード層に接する第１めっき層（３４１ｂ）を形成する第１めっき工程と、
前記シード層および前記第１めっき層上に、前記厚さ方向に視て前記第１めっき層に全体が内包される第２開口（８７）を備えた第２レジスト（８６）を形成する第２レジスト形成工程と、
前記第１めっき層に接する第２めっき層（３４２）を形成する第２めっき工程と、
を備えている、半導体素子の製造方法。

Ａ１０，Ａ１１，Ａ２０，Ａ３０：半導体装置
１ ：導電部材
１０Ａ，１０Ｂ，１０Ｃ：第１リード
１１ ：主部
１２ ：側部
１３ ：突出部
１０１ ：第１主面
１０２ ：第１裏面
１２１ ：第１端面
１３１ ：副端面
２１ ：第２リード
２１１ ：第２主面
２１２ ：第２裏面
２１３ ：第２端面
２１４ ：第４端面
２２ ：第３リード
２２１ ：第３主面
２２２ ：第３裏面
２２３ ：第３端面
３０ ：半導体素子
３０ａ ：素子主面
３０１ ：第１領域
３０２ ：第２領域
３０ｂ ：素子裏面
３１ ：半導体基板
３２ ：半導体層
３２１ ：スイッチング回路
３２２ ：制御回路
３３ ：パッシベーション膜
３４ ：電極
３４１ ：第１金属層
３４１ａ：シード層
３４１ｂ：めっき層
３４１ｃ：酸化膜層
３４２ ：第２金属層
３４２ａ：第１層
３４２ｂ：第２層
３５ ：表面保護膜
３５ａ ：開口
３６，３６Ａ，３６Ｂ：電極端子
３６１ ：シード層
３６２ ：第１めっき層
３６３ ：第２めっき層
３６５，３６５Ａ，３６５Ｂ：接合面
４０ ：封止樹脂
４１ ：頂面
４２ ：底面
４３１ ：第１側面
４３２ ：第２側面
５，５Ａ，５Ｂ:接合材
６，６Ａ，６Ｂ：金属層
６１ ：第１層
６２ ：第２層
６３ ：第３層
８１ ：半導体基板
８２ ：半導体層
８３ ：パッシベーション膜
８４，８６：レジスト
８５，８７：開口
８８ ：表面保護膜
８９ ：開口

Claims (15)

1. 半導体基板と、
   前記半導体基板に積層され、かつ、内部に回路が形成された半導体層と、
   前記半導体層に対して前記半導体基板とは反対側に配置され、かつ、前記回路に導通する第１金属層と、
   前記第１金属層に接して配置された第２金属層と、
   前記第１金属層および前記第２金属層を覆う表面保護膜と、
   を備え、
   前記半導体基板の厚さ方向に視て、前記第２金属層の全体が前記第１金属層に内包されている、
   半導体素子。
2. 前記第２金属層の厚さは、１μｍ以上５μｍ以下である、
   請求項１に記載の半導体素子。
3. 前記第２金属層は、
   前記第１金属層に接し、かつ、Ｎｉを含む第１層と、
   前記第１層に接し、かつ、Ｐｄを含む第２層と、
   を備えている、
   請求項１または２に記載の半導体素子。
4. 前記第１金属層は、Ｃｕを含んでいる、
   請求項１ないし３のいずれかに記載の半導体素子。
5. 前記表面保護膜は、フェノール樹脂を含んでいる、
   請求項１ないし４のいずれかに記載の半導体素子。
6. 前記第２金属層に接して配置され、かつ、前記厚さ方向に突出する電極端子をさらに備えている、
   請求項１ないし５のいずれかに記載の半導体素子。
7. 前記電極端子は、Ｃｕを含んでいる、
   請求項６に記載の半導体素子。
8. 前記厚さ方向に視て、前記電極端子の全体が前記第２金属層に内包されている、
   請求項６または７に記載の半導体素子。
9. 前記半導体層に対して前記半導体基板とは反対側に配置され、かつ、前記回路に導通する第３金属層と、
   前記第３金属層に接して配置された第４金属層と、
   前記第４金属層に接して配置され、かつ、前記厚さ方向に突出する第２の電極端子をさらに備え、
   前記厚さ方向に視て、前記第４金属層の全体が前記第３金属層に内包されており、
   前記厚さ方向に視て、前記第２の電極端子の面積は、前記電極端子の面積より大きい、
   請求項６ないし８のいずれかに記載の半導体素子。
10. 前記厚さ方向に視て、前記第２金属層の形状は、前記第１金属層の形状と相似形状である、
    請求項１ないし９のいずれかに記載の半導体素子。
11. 前記厚さ方向に視て、前記第１金属層の外縁と前記第２金属層の外縁との距離は、０μｍより大きく３００μｍ以下である、
    請求項１０に記載の半導体素子。
12. 前記厚さ方向に視て、前記第２金属層の形状は、前記電極端子の形状と相似形状である、
    請求項６ないし９のいずれかに記載の半導体素子。
13. 前記第１金属層の前記第２金属層が配置された面のうち、前記第２金属層から露出する部分に形成された酸化膜層をさらに備えている、
    請求項１ないし１２のいずれかに記載の半導体素子。
14. 請求項１ないし１３のいずれかに記載の半導体素子と、
    前記半導体素子に導通する導電部材と、
    前記半導体素子を覆う封止樹脂と、
    を備える、
    半導体装置。
15. 半導体基板に半導体層を積層する第１積層工程と、
    前記半導体層に、パッシベーション膜を積層する第２積層工程と、
    前記パッシベーション膜上にシード層を形成するシード層形成工程と、
    前記シード層上に、第１開口を備えた第１レジストを形成する第１レジスト形成工程と、
    前記シード層に接する第１めっき層を形成する第１めっき工程と、
    前記シード層および前記第１めっき層上に、積層方向に視て前記第１めっき層に全体が内包される第２開口を備えた第２レジストを形成する第２レジスト形成工程と、
    前記第１めっき層に接する第２めっき層を形成する第２めっき工程と、
    を備えている、半導体素子の製造方法。

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