CN117712066A - 半导体器件和半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种适于提高半导体元件的接合可靠性的半导体器件，其包括：配线部(10)，其具有朝向厚度方向(z)的z1侧的配线主面(11)；半导体元件(30)，其相对于配线部(10)配置于厚度方向(z)的z1侧；和导电性接合件(40)，其在厚度方向(z)上位于配线部(10)与半导体元件(30)之间，半导体元件(30)具有在厚度方向(z)上设置于与配线主面(11)相对的一侧的多个电极(34)，配线部(10)具有向厚度方向(z)的z2侧凹陷的多个第一凹部(122a)，多个电极(34)经由导电性接合件(40)分别与配线部(10)接合，导电性接合件(40)填埋多个第一凹部(122a)的每一个。

Description

半导体器件和半导体器件的制造方法

技术领域

本公开涉及半导体器件和半导体器件的制造方法。

背景技术

关于具有半导体元件的半导体器件，人们已提出了各种结构。专利文献1公开了现有的半导体器件的一个例子。该文献公开的半导体器件包括引线、半导体元件和密封树脂。半导体元件被引线支承。密封树脂覆盖引线的一部分以及半导体元件。

在专利文献1记载的半导体器件中，半导体元件通过倒装芯片贴装而搭载在引线上。引线具有朝向厚度方向的一侧的主面。半导体元件具有设置在与该主面相对的一侧的多个电极，多个电极例如经由焊料等构成的接合层与引线的主面接合。引线经由接合层和多个电极与半导体元件的内部导通，承担半导体器件中的配线的作用。

然而，在如上所述将半导体元件采用倒装芯片贴装的结构中，存在位于引线与多个电极之间的接合层的高度产生偏差(不均匀)的情况。若接合层的高度产生偏差，则在接合层的一部分中该接合层的高度变得不够，有可能导致接合不良。

现有技术文献

专利文献

专利文献1：日本特开2020-77694号公报。

发明内容

发明要解决的问题

本公开是基于上述情况而作出的，其主要问题在于，提供一种适于提高通过倒装芯片贴装而搭载的半导体元件的接合可靠性的半导体器件。

用于解决问题的技术手段

本公开的第一方面提供的半导体器件包括：配线部，其具有朝向厚度方向的一侧的配线主面；半导体元件，其相对于所述配线部配置于所述厚度方向的一侧；和导电性接合件，其在所述厚度方向上位于所述配线部与所述半导体元件之间，所述半导体元件具有在所述厚度方向上设置于与所述配线主面相对的一侧的多个电极，所述配线部具有向所述厚度方向的另一侧凹陷的多个第一凹部，所述多个电极经由所述导电性接合件分别与所述配线部接合，所述导电性接合件填埋所述多个第一凹部的每一个。

本公开的第二方面提供的半导体器件包括：配线部，其具有朝向厚度方向的一侧的配线主面；半导体元件，其相对于所述配线部配置于所述厚度方向的一侧；和导电性接合件，其在所述厚度方向上位于所述配线部与所述半导体元件之间，所述半导体元件具有在所述厚度方向上设置于与所述配线主面相对的一侧的多个电极，所述多个电极具有分别形成于该多个电极且各自向所述厚度方向的一侧凹陷的多个第二凹部，所述多个电极经由所述导电性接合件分别与所述配线部接合，所述导电性接合件填埋所述多个第二凹部的每一个。

本公开的第三方面提供的半导体器件的制造方法包括：准备支承体的工序；在所述支承体之上形成具有多个第一凹部的配线部的工序；在所述多个第一凹部之上形成导电性接合件的工序；和在所述导电性接合件之上配置半导体元件，将所述导电性接合件与所述半导体元件接合的工序。

发明效果

根据本公开的半导体器件，能够提高通过倒装芯片贴装而搭载的半导体元件的接合可靠性。

本公开的其他特征和优点能够通过以下参照附图进行的详细说明变得更明确。

附图说明

图1是表示本公开的第一实施方式的半导体器件的立体图。

图2是表示本公开的第一实施方式的半导体器件的俯视图(透过密封树脂)。

图3是表示本公开的第一实施方式的半导体器件的俯视图(透过半导体元件和密封树脂)。

图4是表示本公开的第一实施方式的半导体器件的仰视图。

图5是表示本公开的第一实施方式的半导体器件的主视图。

图6是表示本公开的第一实施方式的半导体器件的后视图。

图7是表示本公开的第一实施方式的半导体器件的右视图。

图8是表示本公开的第一实施方式的半导体器件的左视图。

图9是沿着图3的IX-IX线的截面图。

图10是沿着图3的X-X线的截面图。

图11是沿着图3的XI-XI线的截面图。

图12是沿着图3的XII-XII线的截面图。

图13是图11的局部放大图(电极附近)。

图14是图11的局部放大图(电极附近)。

图15是表示本公开的一个实施方式的半导体器件的制造方法之一例的一个工序的截面图。

图16是表示接着图15之后的工序的截面图。

图17是表示接着图16之后的工序的截面图。

图18是表示接着图17之后的工序的截面图。

图19是表示接着图18之后的工序的截面图。

图20是表示接着图19之后的工序的截面图。

图21是表示接着图20之后的工序的截面图。

图22是表示接着图21之后的工序的截面图。

图23是表示接着图22之后的工序的截面图。

图24是表示接着图23之后的工序的截面图。

图25是表示本公开的第一实施方式的半导体器件的制造方法之一例的一个工序的截面图。

图26是表示接着图24之后的工序的截面图。

图27是表示接着图26之后的工序的截面图。

图28是表示接着图27之后的工序的截面图。

图29是表示第一实施方式的第一变形例的半导体器件的、与图13同样的截面图。

图30是表示第一实施方式的第一变形例的半导体器件的制造方法之一例的一个工序的截面图。

图31是表示接着图30之后的工序的截面图。

图32是表示接着图31之后的工序的截面图。

图33是表示接着图32之后的工序的截面图。

图34是表示接着图33之后的工序的截面图。

具体实施方式

以下，参照附图具体说明本公开的优选实施方式。

本公开中的“第一”、“第二”、“第三”等用语仅作为标识使用，并不用于对这些对象物排序。

在本公开中，“某物A形成于某物B”以及“某物A形成于某物B上”只要没有特别说明，就包括“某物A直接形成于某物B”以及“在某物A与某物B之间隔着其他物体的同时，某物A形成于某物B”。同样地，“某物A配置于某物B”以及“某物A配置于某物B上”只要没有特别说明，就包括“某物A直接配置于某物B”以及“在某物A与某物B之间隔着其他物体的同时，某物A配置于某物B”。同样地，“某物A位于某物B上”只要没有特别说明，就包括“某物A与某物B接触且某物A位于某物B上”以及“在某物A与某物B之间隔着其他物体的同时，某物A位于某物B上”。另外，“某物A在某个方向上观察时与物B重叠”只要没有特别说明，就包括“某物A与某物B全部重叠”以及“某物A与某物B的一部分重叠”。另外，在本公开中，“某面A朝向(面朝)方向B(的一侧或另一侧)”不限于面A相对于方向B的角度为90°的情况，包括面A相对于方向B倾斜的情况。

<第一实施方式>

基于图1～图14，对本公开的第一实施方式的半导体器件进行说明。本实施方式的半导体器件A10包括配线部10、端子部21～端子部27、半导体元件30、导电性接合件40和密封树脂50。如图1所示，半导体器件A10的封装形式为QFN(Quad For Non-Lead Package，方形扁平无引脚封装)。半导体元件30的具体结构没有特别限定，半导体元件30例如是倒装芯片型的LSI(Large Scale Integration，大规模集成电路)。在本实施方式中，半导体元件30例如是在其内部构成有开关电路321和控制电路322(分别详细后述)的倒装芯片型的LSI。在半导体器件A10中，通过开关电路321将直流电力(电压)转换为交流电力(电压)。半导体器件A10例如被用作构成DC/DC转换器的电路的一个要素。

图1是表示半导体器件A10的立体图。图2是表示半导体器件A10的俯视图。图3是表示半导体器件A10的俯视图。图4是表示半导体器件A10的仰视图。图5是表示半导体器件A10的主视图。图6是表示半导体器件A10的后视图。图7是表示半导体器件A10的右视图。图8是表示半导体器件A10的左视图。图9是沿着图3的IX-IX线的截面图。图10是沿着图3的X-X线的截面图。图11是沿着图3的XI-XI线的截面图。图12是沿着图3的XII-XII线的截面图。图13是图11的局部放大图。另外，图2中为了便于理解，将密封树脂50透视观察。图3中为了便于理解，将半导体元件30和密封树脂50透视观察。在这些图中，用虚拟线(双点划线)表示所透过的半导体元件30和密封树脂50。

在半导体器件A10的说明中，配线部10的厚度方向(俯视方向)是本公开的“厚度方向”的一个例子，称为“厚度方向z”。将与厚度方向z正交的方向(图2中的上下方向)称为“第一方向x”。将与厚度方向z和第一方向x双方正交的方向(图2中的左右方向)称为“第二方向y”。如图1和图2所示，半导体器件A10在从厚度方向z观察时为长矩形形状。另外，在半导体器件A10的说明中，为方便起见，在图2中将图中上侧称为“第一方向x的x1侧”，将图中下侧称为“第一方向x的x2侧”。在图2中，将图中左侧称为“第二方向y的y1侧”，将图中右侧称为“第二方向y的y2侧”。在图5～图8中，图中上侧是本公开的“厚度方向的一侧”的一个例子，称为“厚度方向z的z1侧”，图中下侧是本公开的“厚度方向的另一侧”的一个例子，称为“厚度方向z的z2侧”。

如图3、图9～图12所示，配线部10支承半导体元件30。配线部10的至少一部分被密封树脂50覆盖。在本实施方式中，配线部10包括配线基部10A和多个配线柱状部10B。配线基部10A具有配线主面11和配线背面13。配线主面11朝向厚度方向z的z1侧，与半导体元件30相对。配线背面13朝向与配线主面11相反的一侧(厚度方向z的z2侧)。配线主面11和配线背面13被密封树脂50覆盖。

如图13、图14所示，多个配线柱状部10B各自与配线基部10A相连，并且从配线基部10A向厚度方向z的z1侧突出。在本实施方式中，多个配线柱状部10B与半导体元件30的后述的多个电极34以及多个电极35分别对应地配置。此外，图9～图12中标注了电极34、35的附图标记并简化表示，但电极34、35的附图标记所示的区域的厚度方向z的z2侧的部位相当于配线柱状部10B。配线柱状部10B的细节后述。

在本实施方式中，配线部10(配线基部10A)包括一对第一配线101、一对第二配线102、多个第三配线103、多个第四配线104、第五配线105、第六配线106和多个第七配线107。

上述的配线主面11具有第一配线主面111、第二配线主面112、第三配线主面113、第四配线主面114、第五配线主面115、第六配线主面116和第七配线主面117。这些第一配线主面111～第七配线主面117分别属于第一配线101～第七配线107中的一个。

配线背面13具有第一配线背面131、第二配线背面132、第三配线背面133、第四配线背面134、第五配线背面135、第六配线背面136和第七配线背面137。这些第一配线背面131～第七配线背面137分别属于第一配线101～第七配线107中的一个。

如图3所示，一对第一配线101被配置成在第二方向y上隔开间隔。一个第一配线101位于半导体器件A10的第二方向y的y1侧(图中左侧)，另一个第一配线101位于半导体器件A10的第二方向y的y2侧(图中右侧)。一对第一配线101各自在第一方向x上延伸。一对第一配线101各自是在半导体器件A10中用于输入作为电力转换对象的直流电力(电压)的输入端子。第一配线101是正极(P端子)。如图3、图9、图10所示，第一配线101具有第一配线主面111和第一配线背面131。半导体元件30被第一配线主面111支承。

如图3所示，一对第二配线102被配置成在第二方向y上隔开间隔。一对第二配线102各自在第二方向y上配置于一对第一配线101之间，并在第一方向x上延伸。一个第二配线102位于半导体器件A10中的第二方向y的y1侧(图中左侧)，且相对于一个第一配线101(图中左侧)在第二方向y的y2侧相邻配置。另一个第二配线102位于半导体器件A10的第二方向y的y2侧(图中右侧)，且相对于另一个第一配线101(图中右侧)在第二方向y的y1侧相邻配置。一对第二配线102各自输出由构成于半导体元件30中的开关电路321进行了电力转换后的交流电力(电压)。如图3、图9、图11所示，第二配线102具有第二配线主面112和第二配线背面132。半导体元件30被第二配线主面112支承。

如图3所示，多个第三配线103相对于第一配线101位于第一方向x的x1侧。在本实施方式中，与一对第一配线101的每一个对应地分别配置有三个第三配线103。对多个第三配线103的每一个输入例如用于驱动控制电路322的电力(电压)或用于向控制电路322传递的电信号。如图3、图10所示，第三配线103具有第三配线主面113和第三配线背面133。半导体元件30被第三配线主面113支承。

如图3所示，多个第四配线104相对于第二配线102位于第一方向x的x2侧。在本实施方式中，与一对第一配线101的每一个对应地分别配置有两个第四配线104。对多个第四配线104的每一个输入例如用于向控制电路322传递的电信号。如图3、图11所示，第四配线104具有第四配线主面114和第四配线背面134。半导体元件30被第四配线主面114支承。

如图3所示，第五配线105相对于位于图中左侧的第一配线101位于第二方向y的y1侧。第五配线105相对于图中左侧的第一配线101在第二方向y的y1侧相邻配置，且在第一方向x上延伸。第五配线105是在半导体器件A10中用于输入作为电力转换对象的直流电力(电压)的输入端子。第五配线105是负极(N端子)。如图3、图9所示，第五配线105具有第五配线主面115和第五配线背面135。半导体元件30被第五配线主面115支承。

如图3所示，第六配线106相对于位于图中右侧的第一配线101位于第二方向y的y2侧。第六配线106相对于图中右侧的第一配线101在第二方向y的y2侧相邻配置，且在第一方向x上延伸。第六配线106是在半导体器件A10中用于输入作为电力转换对象的直流电力(电压)的输入端子。第六配线106是负极(N端子)。如图3、图9所示，第六配线106具有第六配线主面116和第六配线背面136。半导体元件30被第六配线主面116支承。

如图3所示，多个第七配线107在第二方向y上位于一对第二配线102之间。多个第七配线107位于半导体器件A10中的第一方向x的x1侧(图中上侧)。对多个第七配线107的每一个输入例如用于向控制电路322传递的电信号。如图3、图12所示，第七配线107具有第七配线主面117和第七配线背面137。半导体元件30被第七配线主面117支承。

上述的配线基部10A(第一配线101～第七配线107)由金属镀层构成。构成配线基部10A(第一配线101～第七配线107)的金属材料例如是铜(Cu)或铜合金。

如图13、图14所示，多个配线柱状部10B各自从配线基部10A向厚度方向z的z1侧突出。配线柱状部10B从厚度方向z观察例如为圆形形状或矩形形状。在本实施方式中，配线柱状部10B具有第一部121和第二部122。第一部121与配线基部10A的厚度方向z的z1侧相连。第二部122与第一部121的厚度方向z的z1侧相连。第二部122具有第一凹部122a。第一凹部122a形成于第二部122的厚度方向z的z1侧端部，是向厚度方向z的z2侧凹陷的部位。在本实施方式中，第一凹部122a在第二部122的厚度方向z的z1侧端部的、比周缘部靠内侧的位置，向厚度方向z的z2侧凹陷。由此，配线部10具有向厚度方向z的z2侧凹陷的多个第一凹部122a。多个第一凹部122a分别形成于多个配线柱状部10B。

第一部121和第二部122由金属镀层形成。构成第一部121的金属材料和构成第二部122的金属材料没有特别限定。第一部121的构成材料例如包含铜。第二部122的构成材料例如包含镍(Ni)。第一部121和第二部122依次层叠在形成于配线基部10A的后述的蚀刻凹部11a之上。蚀刻凹部11a从配线主面11向厚度方向z的z2侧凹陷。形成于第二部122的第一凹部122a呈与蚀刻凹部11a对应地凹陷的形状。

如图4、图9、图10所示，端子部21相对于第一配线101连接于厚度方向z的z2侧，且在第一方向x上延伸。端子部21具有背面211和两个端面212、213。背面211朝向与第一配线主面111相反的一侧(厚度方向z的z2侧)，从密封树脂50露出。端面212与背面211相连，且朝向第一方向x的x1侧。端面212被密封树脂50覆盖。端面213与背面211相连，且朝向第一方向x的x2侧。端面213从密封树脂50露出。

如图4、图9、图11所示，端子部22相对于第二配线102连接于厚度方向z的z2侧，且在第一方向x上延伸。端子部22具有背面221和两个端面222、223。背面221朝向与第二配线主面112相反的一侧(厚度方向z的z2侧)，从密封树脂50露出。端面222与背面221相连，且朝向第一方向x的x1侧。端面222从密封树脂50露出。端面223与背面221相连，且朝向第一方向x的x2侧。端面223被密封树脂50覆盖。

如图4、图10所示，端子部23相对于第三配线103连接于厚度方向z的z2侧。端子部23具有背面231和端面232。背面231朝向与第三配线主面113相反的一侧(厚度方向z的z2侧)，从密封树脂50露出。端面232与背面231相连，且朝向第一方向x的x1侧。端面232从密封树脂50露出。

如图4、图11所示，端子部24相对于第四配线104连接于厚度方向z的z2侧。端子部24具有背面241和端面242。背面241朝向与第四配线主面114相反的一侧(厚度方向z的z2侧)，从密封树脂50露出。端面242与背面241相连，且朝向第一方向x的x2侧。端面242从密封树脂50露出。

如图4、图9所示，端子部25相对于第五配线105连接于厚度方向z的z2侧。在本实施方式中，在第一方向x上隔开间隔地配置有多个端子部25。端子部25具有背面251和端面252。背面251朝向与第五配线主面115相反的一侧(厚度方向z的z2侧)，从密封树脂50露出。端面252与背面251相连，且朝向第二方向y的y1侧。端面252从密封树脂50露出。

如图4、图9所示，端子部26相对于第六配线106连接于厚度方向z的z2侧。在本实施方式中，在第一方向x上隔开间隔地配置有多个端子部26。端子部26具有背面261和端面262。背面261朝向与第六配线主面116相反的一侧(厚度方向z的z2侧)，从密封树脂50露出。端面262与背面261相连，且朝向第二方向y的y2侧。端面262从密封树脂50露出。

如图4、图12所示，端子部27相对于第七配线107连接于厚度方向z的z2侧。端子部27具有背面271和端面272。背面271朝向与第七配线主面117相反的一侧(厚度方向z的z2侧)，从密封树脂50露出。端面272与背面271相连，且朝向第一方向x的x1侧。端面272从密封树脂50露出。

上述的端子部21～端子部27例如由金属镀层构成。构成各个端子部21～端子部27的金属材料例如为铜或铜合金。

如图2、图3等所示，半导体元件30在厚度方向z上观察时呈矩形形状。如图9～图12所示，半导体元件30被一对第一配线101、一对第二配线102、多个第三配线103、多个第四配线104、第五配线105、第六配线106以及多个第七配线107支承。半导体元件30被密封树脂50覆盖。

如图9～图14所示，半导体元件30包括半导体基片31、半导体层32、多个电极34、多个电极35、导电层36、钝化膜391和表面保护膜392。如图9～图12所示，半导体基片31在其下方支承半导体层32、导电层36、电极34、电极35、钝化膜391和表面保护膜392。半导体基片31的构成材料例如是Si(硅)或碳化硅(SiC)。

如图9～图12所示，半导体层32在厚度方向z上与配线主面11相对的一侧层叠于半导体基片31。半导体层32包含基于掺杂的元素量的差异而构成的多种p型半导体和n型半导体。在半导体层32构成有开关电路321和与开关电路321导通的控制电路322。开关电路321是MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等。在半导体器件A10所示的例子中，开关电路321被划分为高电压区域(上臂电路)和低电压区域(下臂电路)这两个区域。各个区域由一个n沟道型MOSFET构成。控制电路322构成用于驱动开关电路321的栅极驱动器、与开关电路321的高电压区域对应的自举电路等，并且进行用于使开关电路321正常驱动的控制。此外，在半导体层32还构成有配线层(省略图示)。通过该配线层，开关电路321与控制电路322彼此导通。

如图9～图12所示，多个电极34和多个电极35设置于厚度方向z上与配线主面11(第一配线主面111～第七配线主面117)相对的一侧。多个电极34和多个电极35与半导体层32接触。

多个电极34经由导电层36与半导体层32的开关电路321导通。多个电极34各自与一对第一配线101的第一配线主面111、一对第二配线102的第二配线主面112、第五配线105的第五配线主面115以及第六配线106的第六配线主面116中的任一个连接。由此，一对第一配线101、一对第二配线102、第五配线105以及第六配线106与开关电路321导通。

多个电极35经由导电层36与半导体层32的控制电路322导通。多个电极35各自与多个第三配线103的第三配线主面113、多个第四配线104的第四配线主面114以及多个第七配线107的第七配线主面117中的任一个连接。由此，多个第三配线103、多个第四配线104以及多个第七配线107与控制电路322导通。

导电层36与构成于半导体层32的配线层接触。由此，导电层36与半导体层32的开关电路321和控制电路322中的任一个导通。导电层36例如由铝(Al)层或从半导体层32向下方依次层叠的铜、镍、钯的多个金属层构成。

如图13、图14所示，多个电极34和多个电极35包括电极基部37A和多个电极柱状部37B。电极基部37A与导电层36接触。电极基部37A由金属镀层构成。构成电极基部37A的金属材料例如是铜(Cu)或铜合金。电极基部37A跨导电层36的朝向厚度方向z的z2侧的面以及表面保护膜392的朝向厚度方向z的z2侧的面而层叠。

多个电极柱状部37B各自从电极基部37A向厚度方向z的z2侧突出。电极柱状部37B从厚度方向z观察例如为圆形形状或矩形形状。在本实施方式中，电极柱状部37B具有第三部381和第四部382。第三部381与电极基部37A的厚度方向z的z2侧相连。第四部382与第三部381的厚度方向z的z2侧相连。第四部382具有第二凹部382a。第二凹部382a形成于第四部382的厚度方向z的z2侧端部，是向厚度方向z的z1侧凹陷的部位。在本实施方式中，第二凹部382a在第四部382的厚度方向z的z2侧端部的、比周缘部靠内侧的位置，向厚度方向z的z1侧凹陷。由此，多个电极34和多个电极35具有向厚度方向z的z1侧凹陷的多个第二凹部382a。多个第二凹部382a分别形成于多个电极柱状部37B。

第三部381和第四部382由金属镀层构成。构成第三部381的金属材料和构成第四部382的金属材料没有特别限定。第三部381的构成材料例如包含铜。第四部382的构成材料例如包含镍(Ni)。第三部381和第四部382依次层叠在形成于电极基部37A的后述的蚀刻凹部371a之上。蚀刻凹部371a从电极基部37A向厚度方向z的z1侧凹陷。形成于第四部382的第二凹部382a呈与蚀刻凹部371a对应地凹陷的形状。

如图13、图14所示，钝化膜391覆盖半导体层32的下表面和导电层36的一部分。钝化膜391具有电绝缘性。钝化膜391例如由与半导体层32的下表面和导电层36的一部分接触的氧化硅膜(SiO₂)、和层叠于该氧化硅膜的氮化硅膜(Si₃N₄)构成。在钝化膜391设置有多个开口391a。导电层36的一部分从开口391a露出。

表面保护膜392覆盖钝化膜391。导电层36以及电极34、35的电极基部37A各自的一部分与表面保护膜392接触。表面保护膜392具有电绝缘性。表面保护膜392的构成材料例如为聚酰亚胺。

如图9～图14所示，导电性接合件40位于配线部10的多个配线柱状部10B与多个电极34、多个电极35各自的电极柱状部37B之间。在半导体器件A10所示的例子中，导电性接合件40例如是焊料(包含锡和银的金属)。通过导电性接合件40，多个电极34和多个电极35与配线部10(多个配线柱状部10B)分别接合。如图13、图14所示，导电性接合件40填埋配线部10中的多个第一凹部122a的每一个。另外，导电性接合件40填埋多个电极34和多个电极35中的多个第二凹部382a的每一个。

如图5～图8所示，密封树脂50具有树脂主面51、树脂背面52、第一树脂侧面531、第二树脂侧面532、第三树脂侧面533和第四树脂侧面534。密封树脂50的构成材料例如是黑色的环氧树脂。

如图9～图12所示，树脂主面51在厚度方向z上与配线主面11(第一配线主面111～第七配线主面117)朝向相同的一侧。如图5～图8所示，树脂背面52朝向与树脂主面51相反的一侧。如图4、图9～图12所示，端子部21的背面211、端子部22的背面221、端子部23的背面231、端子部24的背面241、端子部25的背面251、端子部26的背面261以及端子部27的背面271从树脂背面52露出。也可以对从树脂背面52(密封树脂50)露出的背面211、背面221、背面231、背面241、背面251、背面261以及背面271实施例如镀锡。此外，也可以代替镀锡，采用例如按镍、钯、金的顺序层叠的多个金属镀层。

如图7和图8所示，第一树脂侧面531与树脂主面51和树脂背面52这两者相连，且朝向第一方向x的x1侧。第二树脂侧面532与树脂主面51和树脂背面52这两者相连，且朝向第一方向x的x2侧。第一树脂侧面531和第二树脂侧面532在第一方向x上彼此隔开间隔。如图10～图12所示，端子部22的端面222、端子部23的端面232以及端子部27的端面272从第一树脂侧面531以与第一树脂侧面531齐平的方式露出。另外，端子部21的端面213和端子部24的端面242从第二树脂侧面532以与第二树脂侧面532齐平的方式露出。也可以对从第一树脂侧面531和第二树脂侧面532(密封树脂50)露出的端面222、端面272、端面213以及端面242实施例如镀锡。此外，也可以代替镀锡，采用例如按镍、钯、金的顺序层叠的多个金属镀层。

如图5和图6所示，第三树脂侧面533与树脂主面51、树脂背面52、第一树脂侧面531以及第二树脂侧面532均相连，且朝向第二方向y的y1侧。第四树脂侧面534与树脂主面51、树脂背面52、第一树脂侧面531以及第二树脂侧面532均相连，且朝向第二方向y的y2侧。第三树脂侧面533和第四树脂侧面534在第二方向y上彼此隔开间隔。如图9所示，端子部25的端面252从第三树脂侧面533以与第三树脂侧面533齐平的方式露出。端子部26的端面262从第四树脂侧面534以与第四树脂侧面534齐平的方式露出。也可以对从第三树脂侧面533和第四树脂侧面534(密封树脂50)露出的端面252和端面262实施例如镀锡。此外，也可以代替镀锡，采用例如按镍、钯、金的顺序层叠的多个金属镀层。

接着，以下参照图15～图28对半导体器件A10的制造方法的一个例子进行说明。图15～图19、图26～图28分别是表示半导体器件A10的制造方法的一个工序的截面图，是与图11所示的截面同样的截面图。图20～图25分别是与图13所示的截面图同样的放大截面图。

首先，如图15所示准备支承体90。支承体90例如由硅晶圆构成。接着，如图16所示在支承体90上的规定部位形成端子部20。端子部20是成为端子部21～端子部27的部分，由金属镀层构成。端子部20的形成例如通过无电解镀层处理来进行。

接着，如图17所示，以覆盖支承体90的上表面和端子部20的方式形成第一密封树脂50A。第一密封树脂50A是密封树脂50的一部分。接着，如图18所示，对第一密封树脂50A的上表面进行磨削，使端子部20的上表面从第一密封树脂50A露出。在此，端子部20的厚度例如为40μm～60μm左右。

接着，如图19所示，在端子部20上的整体以及第一密封树脂50A上的规定部位配置配线基部10A。配线基部10A是成为第一配线101～第七配线107的部分，由金属镀层构成。配线基部10A的形成例如通过电解镀层处理来进行。其中，虽然省略了详细的图示说明，但在端子部20至第一密封树脂50A与配线基部10A之间例如设置有阻挡晶种层。该阻挡晶种层例如是层叠有钛(Ti)层和铜(Cu)层的薄膜层，在端子部20至第一密封树脂50A上的规定区域，例如通过使用了掩模的溅射法形成。配线基部10A具有朝向厚度方向z的z1侧的配线主面11。在此，配线基部10A的厚度例如为10μm～20μm左右。

接着，如图20所示，在配线基部10A的配线主面11上的规定部位配置抗蚀剂91。抗蚀剂91具有开口部911。开口部911使配线基部10A的配线主面11的一部分露出。此外，在图20中仅示出一个开口部911，但抗蚀剂91与多个配线柱状部10B对应地具有多个开口部911。

接着，如图21所示，通过对配线基部10A实施蚀刻处理，形成蚀刻凹部11a。在配线基部10A中，在从抗蚀剂91露出的部位形成了蚀刻凹部11a。该蚀刻处理为湿法蚀刻，蚀刻凹部11a为深度随着从周缘去往内侧而平缓地增大的形状。此外，图20中仅示出了与一个开口部911对应的一个蚀刻凹部11a，但与多个开口部911对应地形成有多个蚀刻凹部11a。

接着，如图22所示，在开口部911的内侧依次层叠形成第一部121、第二部122和导电性接合件41。第一部121、第二部122和导电性接合件41各自由金属镀层构成。第一部121、第二部122和导电性接合件41的形成例如通过电解镀层处理来进行。第一部121形成在蚀刻凹部11a上。在第一部121的形成中，例如构成该第一部121的金属材料即铜层叠在蚀刻凹部11a上。在第二部122的形成中，例如构成该第二部122的金属材料即镍层叠在第一部121上。在此，在第二部122的厚度方向z的z1侧端部形成了第一凹部122a。第一凹部122a是与蚀刻凹部11a对应的形状，为深度随着从周缘去往内侧而增大的形状。由此，形成各自具有第一凹部122a的多个配线柱状部10B。导电性接合件41是构成导电性接合件40的一部分。在导电性接合件41的形成中，构成导电性接合件40(焊料)的金属材料(例如包含锡和银的金属)层叠在第二部122的第一凹部122a上。

接着，如图23所示去除抗蚀剂91。接着，进行由焊料构成的导电性接合件41的加热处理。由此，如图24所示，焊料(导电性接合件41)熔化而成为带有圆角的形状。在此，焊料(导电性接合件41)通过加热处理而熔化，受到使其在第二部122上扩展的力的作用。导电性接合件41被配置在第二部122的第一凹部122a上。因此，与层叠导电性接合件41的部分为平面状的情况相比，能够防止导电性接合件41从第二部122的周缘流出。

另外，虽然省略了详细的图示说明，但对于半导体元件30的电极34(电极35)，也能够通过与上文参照图20～图24说明的相同的方法，如图25所示在具有蚀刻凹部371a的电极基部37A上层叠形成电极柱状部37B(第三部381和第四部382)和导电性接合件42。图25所示的半导体元件30是进行倒装芯片贴装前，与图9～图14所示的半导体元件30上下反转的姿态。在此，蚀刻凹部371a与配线基部10A的蚀刻凹部11a对应，电极柱状部37B的第三部381与配线柱状部10B的第一部121对应，电极柱状部37B的第四部382与配线柱状部10B的第二部122对应。在第四部382形成了第二凹部382a，该第二凹部382a与第二部122(配线柱状部10B)的第一凹部122a对应。在第二凹部382a上层叠有由焊料构成的导电性接合件42。导电性接合件42与层叠在第一凹部122a上的导电性接合件41对应。导电性接合件42是构成导电性接合件40的一部分。对由焊料构成的导电性接合件42也进行加热处理。由此，焊料(导电性接合件42)熔化而成为带有圆角的形状。在此，焊料(导电性接合件42)通过加热处理而熔化，受到使其在第二凹部382a上扩展的力的作用。导电性接合件42被配置在第四部382的第二凹部382a上。因此，与层叠导电性接合件42的部分为平面状的情况相比，能够防止导电性接合件42从第四部382的周缘流出。

接着，如图26所示，将半导体元件30通过倒装芯片贴装而配置在配线部10上。半导体元件30的多个电极34、35各自经由导电性接合件40与配线部10(配线柱状部10B)导通连接。在半导体元件30的倒装芯片贴装中，通过加热处理(回流处理)使上述的导电性接合件41和导电性接合件42熔化而成为一体，形成导电性接合件40。

接着，如图27所示，以覆盖第一密封树脂50A的上表面、配线部10以及半导体元件30的方式形成第二密封树脂50B。第二密封树脂50B成为密封树脂50的一部分。通过该第二密封树脂50B和之前形成的第一密封树脂50A构成密封树脂50。接着，如图28所示，例如通过磨削而去除支承体90。经过这样的工序，制造出图1～图14所示的半导体器件A10。

接着，对本实施方式的作用进行说明。

半导体器件A10包括具有配线主面11的配线部10、半导体元件30和导电性接合件40。配线主面11朝向厚度方向z的z1侧，半导体元件30具有在厚度方向z上设置于与配线主面11相对的一侧的多个电极34和多个电极35。配线部10(多个配线柱状部10B)具有向厚度方向z的z2侧凹陷的多个第一凹部122a。多个电极34和多个电极35经由导电性接合件40分别与配线部10(多个配线柱状部10B)接合，导电性接合件40填埋多个第一凹部122a的每一个。

根据这样的结构，在形成导电性接合件40的过程中，能够防止导电性接合件40(图24所示的导电性接合件41)从第二部122的周缘流出。因此，能够实现位于配线部10与半导体元件30之间的导电性接合件40的高度(厚度方向z的尺寸)的均匀化。其结果，能够提高通过倒装芯片贴装而搭载的半导体元件30的接合可靠性。

配线部10包括具有配线主面11的配线基部10A和多个配线柱状部10B。多个配线柱状部10B各自与配线基部10A相连，从配线基部10A向厚度方向z的z1侧突出。多个第一凹部122a分别形成于多个配线柱状部10B。根据这样的结构，能够适当地确保半导体元件30与配线基部10A的厚度方向z上的距离。由此，防止半导体元件30与配线基部10A的不当短路，半导体器件A10的可靠性得到提高。

配线柱状部10B具有第一部121和第二部122。第一部121与配线基部10A的厚度方向z的z1侧相连，第二部122与第一部121的厚度方向z的z1侧相连，在该第二部122形成有第一凹部122a。第一部121的构成材料包含铜，第二部122的构成材料包含镍。焊料即导电性接合件40与直接接触它的镍(第二部122)的反应速度比焊料(导电性接合件40)与铜(第一部121)的反应速度慢。因此，根据上述具备第二部122的结构，能够抑制焊料(导电性接合件40)的接合部位的导通不良，半导体器件A10的可靠性得到提高。

多个电极34、35具有分别形成于这些电极34、35且各自向厚度方向z的z1侧凹陷的多个第二凹部382a。导电性接合件40填埋多个第四部382的每一个。多个电极34、35包括电极基部37A和多个电极柱状部37B。多个电极柱状部37B各自与电极基部37A相连，从电极基部37A向厚度方向z的z2侧突出。多个第二凹部382a分别形成于多个电极柱状部37B。根据这样的结构，能够适当地确保电极基部37A(半导体元件30)与配线基部10A(配线部10)的厚度方向z上的距离。由此，防止半导体元件30与配线部10的不当短路，半导体器件A10的可靠性得到提高。

电极柱状部37B具有第三部381和第四部382。第三部381与电极基部37A的厚度方向z的z2侧相连，第四部382与第三部381的厚度方向z的z2侧相连，在该第四部382形成有第二凹部382a。第三部381的构成材料包含铜，第四部382的构成材料包含镍。焊料即导电性接合件40与直接接触它的镍(第四部382)的反应速度比焊料(导电性接合件40)与铜(第三部381)的反应速度慢。因此，根据上述具备第四部382的结构，能够抑制焊料(导电性接合件40)的接合部位的导通不良，半导体器件A10的可靠性得到提高。

<第一实施方式的变形例>

图29表示第一实施方式的变形例的半导体器件。图29是表示本变形例的半导体器件A11的截面图，表示与上述实施方式中所示的图13同样的截面。此外，在图28以后的附图中，对与上述实施方式的半导体器件A10相同或类似的要素标注与上述实施方式相同的附图标记，适当省略说明。

在本变形例的半导体器件A11中，配线部10中的配线柱状部10B的具体形状与上述实施方式的半导体器件A10不同。在本变形例中，构成配线柱状部10B的第一部121和第一部121被依次层叠在形成于配线基部10A的后述的开口11b及其周围之上。在配线基部10A的厚度方向z的z2侧设置有阻挡晶种层15。该阻挡晶种层15例如是层叠有钛(Ti)层和铜(Cu)层的薄膜层，在上述实施方式的说明中，在图18所示的端子部20至/或第一密封树脂50A上的规定区域，例如通过使用了掩模的溅射法形成。在该阻挡晶种层15上层叠配线基部10A。开口11b从配线主面11向厚度方向z的z2侧凹陷，使阻挡晶种层15的一部分露出。形成于第二部122的第一凹部122a呈与开口11b对应地凹陷的形状。

接着，以下参照图30～图34对半导体器件A11的制造方法的一个例子进行说明。图30～图34分别是表示半导体器件A11的制造方法的一个工序的截面图，是与图29所示的截面图同样的放大截面图。图30～图34表示与表示上述实施方式的半导体器件A10的制造方法的图20～图24对应的工序。此外，图30之前的工序是与表示上述实施方式的半导体器件A10的制造方法的图15～图19相同的工序。

图30表示在阻挡晶种层15上配置了配线基部10A的状态。在配线基部10A形成有开口11b。配线基部10A的形成是在阻挡晶种层15上配置与开口11b对应的规定形状的掩模(未图示)，例如通过电解镀层处理来进行的。阻挡晶种层15的一部分从该开口11b露出。此外，在半导体元件30中仅表示了一个开口11b，但配线基部10A与多个配线柱状部10B对应地具有多个开口11b。

接着，如图31所示，在配线基部10A的配线主面11上的规定部位配置抗蚀剂91。抗蚀剂91具有开口部911。开口部911包围配线基部10A的开口11b，使阻挡晶种层15的一部分和开口11b的周围的配线主面11的一部分露出。此外，在图30中仅表示了一个开口部911，但抗蚀剂91与多个配线柱状部10B对应地具有多个开口部911。

接着，如图32所示，在开口部911的内侧依次层叠形成第一部121、第二部122和导电性接合件41。第一部121、第二部122和导电性接合件41各自由金属镀层构成。第一部121、第二部122和导电性接合件41的形成例如通过电解镀层处理来进行。第一部121形成在从开口11b露出的阻挡晶种层15上、开口11b的内表面上以及在开口11b的周围从抗蚀剂91露出的配线主面11上。在第一部121的形成中，例如层叠构成该第一部121的金属材料即铜。在第二部122的形成中，例如构成该第二部122的金属材料即镍层叠在第一部121上。在此，在第二部122的厚度方向z的z1侧端部形成了第一凹部122a。第一凹部122a是与开口11b和在其周围露出的配线主面11对应的形状，为深度随着从周缘去往内侧而增大的形状。由此，形成各自具有第一凹部122a的多个配线柱状部10B。导电性接合件41是构成导电性接合件40的一部分。在导电性接合件41的形成中，构成导电性接合件40(焊料)的金属材料(例如包含锡和银的金属)层叠在第二部122的第一凹部122a上。

接着，如图33所示去除抗蚀剂91。接着，进行由焊料构成的导电性接合件41的加热处理。由此，如图34所示，焊料(导电性接合件41)熔化而成为带有圆角的形状。在此，焊料(导电性接合件41)通过加热处理而熔化，受到使其在第二部122上扩展的力的作用。导电性接合件41被配置在第二部122的第一凹部122a上。因此，与层叠导电性接合件41的部分为平面状的情况相比，能够防止导电性接合件41从第二部122的周缘流出。

此外，虽然省略了详细的图示说明，但对于半导体元件30的电极34(电极35)，也能够通过与在上述实施方式中参照图25说明的同样的方法，在具有蚀刻凹部371a的电极基部37A上层叠形成电极柱状部37B(第三部381和第四部382)和导电性接合件42。图34之后的工序是与表示半导体器件A10的制造方法的图26～图28同样的工序。由此，制造出半导体器件A11。

半导体器件A11包括具有配线主面11的配线部10、半导体元件30和导电性接合件40。配线主面11朝向厚度方向z的z1侧，半导体元件30具有在厚度方向z上设置于与配线主面11相对的一侧的多个电极34和多个电极35。配线部10(多个配线柱状部10B)具有向厚度方向z的z2侧凹陷的多个第一凹部122a。多个电极34经由导电性接合件40分别与配线部10(多个配线柱状部10B)接合，导电性接合件40填埋多个第一凹部122a的每一个。

根据这样的结构，在形成导电性接合件40的过程中，能够防止导电性接合件40(图34所示的导电性接合件41)从第二部122的周缘流出。因此，能够实现位于配线部10与半导体元件30之间的导电性接合件40的高度(厚度方向z的尺寸)的均匀化。其结果，能够提高通过倒装芯片贴装而搭载的半导体元件30的接合可靠性。除此以外，半导体器件A11也起到与上述实施方式的半导体器件A10同样的作用效果。

本公开的半导体器件并不限定于上述的实施方式。本公开的半导体器件的各部分的具体结构能够自由地进行各种设计变更。

在上述实施方式中，对配线部10具有配线基部10A和多个配线柱状部10B的情况进行了说明，但本公开并不限定于此，例如也可以是配线部10不具有配线柱状部10B的结构。在配线部10不具有配线柱状部10B的情况下，形成于配线基部10A的多个蚀刻凹部11a相当于本公开的多个第一凹部。另外，多个电极34、35也可以构成为不具有多个电极柱状部37B。在多个电极34、35不具有电极柱状部37B的情况下，形成于电极基部37A的多个蚀刻凹部371a相当于本公开的多个第二凹部。

本公开包括关于以下附记的结构。

附记1.

一种半导体器件，包括：配线部，其具有朝向厚度方向的一侧的配线主面；

半导体元件，其相对于所述配线部配置于所述厚度方向的一侧；和

导电性接合件，其在所述厚度方向上位于所述配线部与所述半导体元件之间，

所述半导体元件具有在所述厚度方向上设置于与所述配线主面相对的一侧的多个电极，

所述配线部具有向所述厚度方向的另一侧凹陷的多个第一凹部，

所述多个电极经由所述导电性接合件分别与所述配线部接合，

所述导电性接合件填埋所述多个第一凹部的每一个。

附记2.

根据附记1所述的半导体器件，其中，所述配线部包括：配线基部，其具有所述配线主面；和多个配线柱状部，它们各自与所述配线基部相连，且向所述厚度方向的一侧突出，

所述多个第一凹部分别形成于所述多个配线柱状部。

附记3.

根据附记2所述的半导体器件，其中，所述配线柱状部包括：第一部，其与所述配线基部的所述厚度方向的一侧相连；和第二部，其与所述第一部的所述厚度方向的一侧相连，

所述第一凹部形成于所述第二部。

附记4.

根据附记3所述的半导体器件，其中，所述第一部的构成材料包含铜，所述第二部的构成材料包含镍。

附记5.

根据附记1～4中任一项所述的半导体器件，其中，所述多个电极具有分别形成于该多个电极且各自向所述厚度方向的一侧凹陷的多个第二凹部，

所述导电性接合件填埋所述多个第二凹部的每一个。

附记6.

根据附记5所述的半导体器件，其中，所述多个电极包括电极基部和多个电极柱状部，所述多个电极柱状部各自与所述电极基部相连，且向所述厚度方向的另一侧突出，

所述多个第二凹部分别形成于所述多个电极柱状部。

附记7.

根据附记1～6中任一项所述的半导体器件，其中，所述导电性接合件是焊料。

附记8.

一种半导体器件，包括：配线部，其具有朝向厚度方向的一侧的配线主面；

半导体元件，其相对于所述配线部配置于所述厚度方向的一侧；和

导电性接合件，其在所述厚度方向上位于所述配线部与所述半导体元件之间，

所述半导体元件具有在所述厚度方向上设置于与所述配线主面相对的一侧的多个电极，

所述多个电极具有分别形成于该多个电极且各自向所述厚度方向的一侧凹陷的多个第二凹部，

所述多个电极经由所述导电性接合件分别与所述配线部接合，

所述导电性接合件填埋所述多个第二凹部的每一个。

附记9.

根据附记8所述的半导体器件，其中，所述多个电极包括电极基部和多个电极柱状部，所述多个电极柱状部各自与所述电极基部相连，且向所述厚度方向的另一侧突出，

所述多个第二凹部分别形成于所述多个电极柱状部。

附记10.

根据附记9所述的半导体器件，其中，所述电极柱状部包括：第三部，其与所述电极基部的所述厚度方向的另一侧相连；和第四部，其与所述第三部的所述厚度方向的另一侧相连，

所述第二凹部形成于所述第四部。

附记11.

根据附记10所述的半导体器件，其中，所述第三部的构成材料包含铜，所述第四部的构成材料包含镍。

附记12.

一种半导体器件的制造方法，包括：准备支承体的工序；

在所述支承体之上形成具有多个第一凹部的配线部的工序；

在所述多个第一凹部之上形成导电性接合件的工序；和

在所述导电性接合件之上配置半导体元件，将所述导电性接合件与所述半导体元件接合的工序。

附记13.

根据附记12所述的半导体器件的制造方法，其中，形成所述配线部的工序包括：

在所述支承体之上配置具有配线主面的配线基部的步骤；

在所述配线主面之上配置抗蚀剂的步骤；

通过对所述配线基部中从所述抗蚀剂露出的部位实施蚀刻处理，形成从所述配线主面凹陷的多个蚀刻凹部的步骤；和

在所述多个蚀刻凹部之上层叠金属材料，来配置各自具有所述第一凹部的多个配线柱状部的步骤。

附记14.

根据附记12所述的半导体器件的制造方法，其中，形成所述配线部的工序包括：

在所述支承体之上配置具有配线主面和开口的配线基部的步骤；

在所述配线主面之上以使所述开口的周围露出的方式配置抗蚀剂的步骤；和

在从所述抗蚀剂露出的部位层叠金属材料，来配置各自具有所述第一凹部的多个配线柱状部的步骤。

附记15.

根据附记13或14所述的半导体器件的制造方法，其中，所述导电性接合件是焊料，

形成所述导电性接合件的工序包括：

在所述多个第一凹部之上层叠构成所述焊料的金属材料的步骤；

去除所述抗蚀剂的步骤；和

加热所述焊料的步骤。

附图标记说明

A10、A11： 半导体器件

10： 配线部

10A： 配线基部

10B： 配线柱状部

101： 第一配线

102： 第二配线

103： 第三配线

104： 第四配线

105： 第五配线

106： 第六配线

107： 第七配线

11： 配线主面

11a： 蚀刻凹部

11b： 开口

111： 第一配线主面

112： 第二配线主面

113： 第三配线主面

114： 第四配线主面

115： 第五配线主面

116： 第六配线主面

117： 第七配线主面

12： 配线端面

121： 第一部

122： 第二部

122a： 第一凹部

13： 配线背面

131： 第一配线背面

132： 第二配线背面

133： 第三配线背面

134： 第四配线背面

135： 第五配线背面

136： 第六配线背面

137： 第七配线背面

15： 阻挡晶种层

20、21、22、23、24、25、26、27： 端子部

211、221、231、241、251、261、271： 背面

212、213、222、223、232、242、252、262、272： 端面

30： 半导体元件

31： 半导体基片

32： 半导体层

321： 开关电路

322： 控制电路

34、35： 电极

36： 导电层

37A： 电极基部

37B： 电极柱状部

371a： 蚀刻凹部

381： 第三部

382： 第四部

382a： 第二凹部

391： 钝化膜

391a： 开口

392： 表面保护膜

40、41、42： 导电性接合件

50： 密封树脂

50A： 第一密封树脂

50B： 第二密封树脂

51： 树脂主面

52： 树脂背面

531： 第一树脂侧面

532： 第二树脂侧面

533： 第三树脂侧面

534： 第四树脂侧面

90： 支承体

91： 抗蚀剂

911： 开口部。

Claims (15)

1.一种半导体器件，其特征在于，包括：

配线部，其具有朝向厚度方向的一侧的配线主面；

半导体元件，其相对于所述配线部配置于所述厚度方向的一侧；和

导电性接合件，其在所述厚度方向上位于所述配线部与所述半导体元件之间，

所述半导体元件具有在所述厚度方向上设置于与所述配线主面相对的一侧的多个电极，

所述配线部具有向所述厚度方向的另一侧凹陷的多个第一凹部，

所述多个电极经由所述导电性接合件分别与所述配线部接合，

所述导电性接合件填埋所述多个第一凹部的每一个。

2.根据权利要求1所述的半导体器件，其特征在于：

所述配线部包括：

配线基部，其具有所述配线主面；和

多个配线柱状部，其各自与所述配线基部相连，且向所述厚度方向的一侧突出，

所述多个第一凹部分别形成于所述多个配线柱状部。

3.根据权利要求2所述的半导体器件，其特征在于：

所述配线柱状部包括：第一部，其与所述配线基部的所述厚度方向的一侧相连；和第二部，其与所述第一部的所述厚度方向的一侧相连，

所述第一凹部形成于所述第二部。

4.根据权利要求3所述的半导体器件，其特征在于：

所述第一部的构成材料包含铜，所述第二部的构成材料包含镍。

5.根据权利要求1所述的半导体器件，其特征在于：

所述多个电极具有分别形成于该多个电极且各自向所述厚度方向的一侧凹陷的多个第二凹部，

所述导电性接合件填埋所述多个第二凹部的每一个。

6.根据权利要求5所述的半导体器件，其特征在于：

所述多个电极包括电极基部和多个电极柱状部，所述多个电极柱状部各自与所述电极基部相连，且向所述厚度方向的另一侧突出，

所述多个第二凹部分别形成于所述多个电极柱状部。

7.根据权利要求1至6中任一项所述的半导体器件，其特征在于：

所述导电性接合件是焊料。

8.一种半导体器件，其特征在于，包括：

配线部，其具有朝向厚度方向的一侧的配线主面；

半导体元件，其相对于所述配线部配置于所述厚度方向的一侧；和

导电性接合件，其在所述厚度方向上位于所述配线部与所述半导体元件之间，

所述半导体元件具有在所述厚度方向上设置于与所述配线主面相对的一侧的多个电极，

所述多个电极具有分别形成于该多个电极且各自向所述厚度方向的一侧凹陷的多个第二凹部，

所述多个电极经由所述导电性接合件分别与所述配线部接合，

所述导电性接合件填埋所述多个第二凹部的每一个。

9.根据权利要求8所述的半导体器件，其特征在于：

所述多个电极包括电极基部和多个电极柱状部，所述多个电极柱状部各自与所述电极基部相连，且向所述厚度方向的另一侧突出，

所述多个第二凹部分别形成于所述多个电极柱状部。

10.根据权利要求9所述的半导体器件，其特征在于：

所述电极柱状部包括：第三部，其与所述电极基部的所述厚度方向的另一侧相连；和第四部，其与所述第三部的所述厚度方向的另一侧相连，

所述第二凹部形成于所述第四部。

11.根据权利要求10所述的半导体器件，其特征在于：

所述第三部的构成材料包含铜，所述第四部的构成材料包含镍。

12.一种半导体器件的制造方法，其特征在于，包括：

准备支承体的工序；

在所述支承体之上形成具有多个第一凹部的配线部的工序；

在所述多个第一凹部之上形成导电性接合件的工序；和

在所述导电性接合件之上配置半导体元件，将所述导电性接合件与所述半导体元件接合的工序。

13.根据权利要求12所述的半导体器件的制造方法，其特征在于：

形成所述配线部的工序包括：

在所述支承体之上配置具有配线主面的配线基部的步骤；

在所述配线主面之上配置抗蚀剂的步骤；

通过对所述配线基部中的从所述抗蚀剂露出的部位实施蚀刻处理，形成从所述配线主面凹陷的多个蚀刻凹部的步骤；和

在所述多个蚀刻凹部之上层叠金属材料，来配置各自具有所述第一凹部的多个配线柱状部的步骤。

14.根据权利要求12所述的半导体器件的制造方法，其特征在于：

形成所述配线部的工序包括：

在所述支承体之上配置具有配线主面和开口的配线基部的步骤；

在所述配线主面之上以使所述开口的周围露出的方式配置抗蚀剂的步骤；和

在从所述抗蚀剂露出的部位层叠金属材料，来配置各自具有所述第一凹部的多个配线柱状部的步骤。

15.根据权利要求13或14所述的半导体器件的制造方法，其特征在于：

所述导电性接合件是焊料，

形成所述导电性接合件的工序包括：

在所述多个第一凹部之上层叠构成所述焊料的金属材料的步骤；

去除所述抗蚀剂的步骤；和

加热所述焊料的步骤。