CN115702484A - 半导体元件和半导体装置 - Google Patents

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竹冈玲应奈
金谷敏行
吉本英史
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Abstract

一种半导体元件，其包括：第一、第二电极，它们形成于元件主面；绝缘层，其形成于上述元件主面；第一、第二电极端子，它们分别与上述第一、第二电极相接。上述绝缘层具备第一、第二开口、和分别与上述第一、第二开口相接的第一、第二重合部。上述第一、第二开口分别使上述第一、第二电极露出。上述第一、第二重合部在厚度方向观察时分别与上述第一、第二电极重合。上述第一、第二电极端子通过上述第一、第二开口分别与上述第一、第二电极相接，且在上述厚度方向观察时分别与上述第一、第二重合部重合。上述第一电极端子设置于电极端子配置密度大的区域，上述第二电极端子设置于电极端子配置密度小的区域。上述第一重合部的上述厚度方向的尺寸大于上述第二重合部的上述厚度方向的尺寸。

Description

半导体元件和半导体装置
技术领域
本公开涉及半导体元件、及半导体装置。
背景技术
目前，提出有以所谓的倒装片的形式接合了多个导线和半导体元件的半导体装置。在这种半导体装置中，半导体元件通过电镀在形成于主面的电极上形成电极端子，该电极端子与导线接合。电极端子未均匀地配置于半导体元件的主面，有时偏置配置。例如，有时在主面上构成密集地配置多个电极端子的区域和分别孤立地配置多个电极端子的区域。在该情况下，在密集地配置电极端子的区域和稀疏地配置电极端子的区域中，电镀中的电流密度不同。其结果，在形成的电极端子的高度上产生不均。具体而言，在稀疏地配置电极端子的区域中，容易引起电流的集中，电流密度变大。因此，在该区域中，与密集地配置电极端子的区域相比，形成的电极端子的高度变高。在电极端子的高度上产生不均的情况下，共面度(电极端子的安装面的均匀性)恶化。其结果，低的电极端子无法与导线适当接合，有时产生连接不良。
在专利文献1中公开有一种制造方法，在倒装片接合的半导体元件中，在稀疏地配置电极端子的区域中，在制造时，将虚设的电极端子临时配置之后除去，由此，也抑制电极端子的高度的不均。但是，在该方法中，形成包含可除去的部分的基底层，临时形成虚设的电极端子，需要在后面的工序中除去虚设的电极端子，因此，制造工序复杂。另外，浪费用于被除去的虚设的电极端子的材料。
现有技术文献
专利文献
专利文献1：日本特开2016-189404号公报
发明内容
发明所要解决的问题
鉴于上述的情况，本公开的一个课题在于，提供一种通过简单的方法抑制电极端子的高度的不均的半导体元件。
用于解决问题的技术方案
本公开提供一种半导体元件，其具备：元件主面及元件背面，它们在厚度方向上相互朝向相反侧；多个电极，其形成于所述元件主面；绝缘层，其形成于所述元件主面；多个电极端子，它们各自与所述多个电极中的任一电极相接，且在所述厚度方向观察时，一部分与所述绝缘层重合。所述绝缘层具备多个开口和与所述多个开口分别相接的多个重合部，所述多个开口使所述多个电极分别露出，所述多个重合部在所述厚度方向观察时与所述多个电极分别重合。所述多个电极端子通过所述多个开口与所述多个电极分别相接，且在所述厚度方向观察时与所述多个重合部分别重合。在所述厚度方向观察时，所述多个电极端子包含相互密集地配置的多个第一电极端子和相互稀疏地配置的多个第二电极端子。与各第一电极端子重合的重合部的所述厚度方向的尺寸大于与各第二电极端子重合的重合部的所述厚度方向的尺寸。
发明效果
根据本公开，与相互密集地配置的各电极端子(第一电极端子)重合的重合部的厚度尺寸大于与相互稀疏地配置的各电极端子(第二电极端子)重合的重合部的厚度尺寸。因此，即使各第二电极端子来自绝缘膜的高度尺寸由于电流的集中而大于各第一电极端子的高度尺寸，也抑制多个电极端子间的高度(来自电极的高度)的不均。
本公开的其它的特征及优点通过以下参照附图进行的详细说明而变得更加清晰。
附图说明
图1是表示本公开第一实施方式的半导体装置的立体图。
图2是表示图1的半导体装置的俯视图，是透过密封树脂的图。
图3是表示图1的半导体装置的俯视图，是进一步透过半导体元件的图。
图4是表示图1的半导体装置的仰视图。
图5是表示本公开第一实施方式的半导体元件的俯视图。
图6是表示图1的半导体装置的主视图。
图7是表示图1的半导体装置的背视图。
图8是表示图1的半导体装置的右侧视图。
图9是表示图1的半导体装置的左侧视图。
图10是沿着图3的X－X线的剖视图。
图11是沿着图3的XI－XI线的剖视图。
图12是沿着图3的XII－XII线的剖视图。
图13是沿着图3的XIII－XIII线的剖视图。
图14是图10的局部放大图。
图15是沿着图14的XV－XV线的局部放大剖视图。
图16是图10的局部放大图。
图17是用于说明配置的稀疏密集引起的电极端子的各尺寸的不同的图。
图18是表示电极端子的高度的不均残留时的半导体装置的截面的示意图。
图19是表示本公开第二实施方式的半导体装置的俯视图，是透过了密封树脂及半导体元件的图。
图20是表示本公开第三实施方式的半导体装置的俯视图，是透过了密封树脂的图。
图21是沿着图20的XXI－XXI线的剖视图。
图22是表示本公开第四实施方式的半导体装置的俯视图，是透过了密封树脂的图。
图23是沿着图22的XXIII－XXIII线的剖视图。
图24是沿着图22的XXIV－XXIV线的剖视图。
图25是表示本公开第五实施方式的半导体装置的局部俯视图，是透过了密封树脂的图。
图26是表示本公开第六实施方式的半导体装置的局部俯视图，是透过了密封树脂的图。
具体实施方式
以下，参照附图具体地说明本公开优选的实施方式。
在本公开中，“某物A形成于某物B”及“在某物B上形成有某物A”只要没有特别说明，包含“某物A直接形成于某物B”、及“在某物A和某物B之间介设(插设)其它物(其它物介于某物A和某物B之间)，且某物A形成于某物B”。同样，“某物A配置于某物B”及“在某物B上配置有某物A”只要没有特别说明，包含“某物A直接配置于某物B”、及“在某物A和某物B之间介设其它物，且某物A配置于某物B”。同样，“某物A位于某物B上”只要没有特别说明，包含“某物A与某物B相接，某物A位于某物B上”、及“在某物A和某物B之间介设其它物，且某物A位于某物B上”。另外，“某物A在某方向上观察与某物B重合”只要没有特别说明，包含“某物A与某物B的全部重合”、及“某物A与某物B的一部分重合”。
＜第一实施方式＞
图1～图16表示本公开的半导体装置的一例。本实施方式的半导体装置A10具备多个第一导线10A、10B、10C、多个第二导线21、一对第三导线22、半导体元件30、及密封树脂40。半导体装置A10的封装形式没有特别限定，在本实施方式中，如图1所示，为QFN(QuadFlat Non-leaded package，四边无引线扁平封装)类型。另外，半导体装置A10的用途及功能没有任何限定。作为半导体装置A10的用途，可举出电子设备用途、一般工业设备用途、车载用途等。另外，作为半导体装置A10的功能，例如，可适当举出DC/DC转换器及AC/DC转换器等。在本实施方式中，以作为车载用途的DC/DC转换器而构成的半导体装置A10为例进行说明。
图1是表示半导体装置A10的立体图。图2是表示半导体装置A10的俯视图。在图2中，为了便于理解，透过密封树脂40，以想像线(双点划线)表示密封树脂40的外形。图3是表示半导体装置A10的俯视图。在图3中，为了便于理解，透过密封树脂40及半导体元件30，以想像线(双点划线)表示密封树脂40及半导体元件30的外形。图4是表示半导体装置A10的仰视图。图5是表示半导体元件30的俯视图。在图5中，透过绝缘层35及多个电极端子36，以想像线(双点划线)表示多个电极端子36的外形。图6是表示半导体装置A10的主视图。图7是表示半导体装置A10的背视图。图8是表示半导体装置A10的右侧视图。图9是表示半导体装置A10的左侧视图。图10是沿着图3的X－X线的剖视图。图11是沿着图3的XI－XI线的剖视图。图12是沿着图3的XII－XII线的剖视图。图13是沿着图3的XIII－XIII线的剖视图。图14是图10的局部放大图(后述的电极端子36A附近)。图15是沿着图14的XV－XV线的局部放大剖视图。图16是图10的局部放大图(后述的电极端子36B附近)。
如图1所示，半导体装置A10为板状。具体而言，半导体装置A10为高度相对低的(z方向的尺寸小)六面体，厚度方向观察(俯视)的形状为矩形状。为了便于说明，将半导体装置A10的厚度方向设为z方向，将与z方向正交的沿着半导体装置A10的一边的方向(图2～图4中的上下方向)设为x方向，将与z方向及x方向正交的方向(图2～图4中的左右方向)设为y方向。半导体装置A10的形状及各尺寸没有限定。
如图2所示，多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22构成支承半导体元件30，并且用于将半导体装置A10安装于配线基板的端子。如图10～图13所示，多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22各自的一部分被密封树脂40覆盖。在图1及图4～图9中，对多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22中从密封树脂40露出的部分标注由多个离散点构成的阴影。
多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22例如通过对金属板实施蚀刻加工而形成。也可以取而代之，多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22通过对金属板实施冲裁加工或折弯加工等而形成。多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22相互分开地配置。多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22的构成材料例如为Cu或Cu合金，但本公开不限定于此。
如图3及图4所示，多个第一导线10A、10B、10C各自在z方向观察时为沿x方向延伸的带状。多个第一导线10A、10B、10C各自具有在z方向上相互朝向相反侧的第一主面101及第一背面102。第一主面101朝向z方向的一侧，且与半导体元件30对置。第一主面101被密封树脂40覆盖。第一背面102朝向z方向的另一侧。第一背面102从密封树脂40露出。在第一导线10A、10B、10C上，半导体元件30被第一主面101支承。另外，如图3及图4所示，在图示的例子中，在第一导线10A、第一导线10B、及第一导线10C中的每一导线上，第一主面101的面积大于第一背面102的面积。各第一导线10A、10B、10C具有至少一个在z方向观察时第一主面101不与第一背面102重合的部分(“锚定部分”)。这种锚定部分例如能够通过来自第一背面102侧的半蚀刻处理而形成。各第一导线10A、10B、10C具有一个或多个锚定部分，能够防止各导线从密封树脂40的底面42脱落(以下，将该效果称为“锚定效应”)。
第一导线10A及第一导线10B在半导体装置A10中输入成为电力转换对象的直流电(电压)。在本实施方式中，第一导线10A为正极(P端子)。第一导线10B为负极(N端子)。第一导线10C输出通过后述的半导体元件30的开关电路321进行了电力转换的交流电力(电压)。如图3所示，多个第一导线10A、10B、10C从y方向的一侧朝向另一侧，按照第一导线10A、第一导线10C、第一导线10B的顺序沿着y方向排列。第一导线10A在y方向上位于多个第二导线21和第一导线10C之间。第一导线10C在y方向上位于第一导线10A和第一导线10B之间。
如图3及图4所示，第一导线10A及第一导线10C各自包含主部11及一对侧部12。主部11沿x方向延伸。一对侧部12与主部11的x方向的两端相连，y方向尺寸小于主部11。一对侧部12各自具有第一端面121。如图11所示，第一端面121与第一主面101及第一背面102双方相连，且朝向x方向。第一端面121从密封树脂40露出。
如图3及图4所示，第一导线10B包含主部11、4个侧部12、及多个突出部13。主部11沿x方向延伸。两个侧部12与主部11的x方向的一侧端相连。其它的两个侧部12与主部11的x方向的另一侧端相连。4个侧部12各自具有第一端面121。如图12所示，第一端面121与第一主面101及第一背面102双方相连，且朝向x方向。第一端面121从密封树脂40露出。多个突出部13从主部11的y方向的另一侧突出。在相邻的两个突出部13之间填充有密封树脂40。多个突出部13各自具有副端面131。如图10所示，副端面131与第一主面101及第一背面102双方相连，且朝向y方向的另一侧。副端面131从密封树脂40露出。如图8所示，多个副端面131沿着x方向以规定的间隔排列。此外，第一导线10A、10B、10C不被具有主部11及侧部12的形状作任何限定。
在第一导线10A、第一导线10B、及第一导线10C中的每一导线中，也可以对从密封树脂40露出的第一背面102、一对第一端面121、及多个副端面131实施例如镀Sn。此外，也可以代替镀Sn，例如采用按照Ni、Pd、Au的顺序层叠的多个金属镀敷。
如图3所示，多个第二导线21位于比第一导线10靠y方向的一侧。多个第二导线21中的任一个是后述的半导体元件30的控制电路322的接地端子。向其它的多个第二导线21分别输入用于驱动控制电路322的电力(电压)，或用于向控制电路322传输的电信号。如图3及图4所示，多个第二导线21各自具有第二主面211、第二背面212、及第二端面213。此外，第二导线21的形状没有任何限定。
第二主面211在z方向上朝向与第一导线10的第一主面101相同的一侧，且与半导体元件30对置。第二主面211被密封树脂40覆盖。半导体元件30支承于第二主面211。第二背面212朝向与第二主面211相反侧。第二背面212从密封树脂40露出。第二端面213与第二主面211及第二背面212双方相连，且朝向y方向的一侧。第二端面213从密封树脂40露出。如图9所示，多个第二端面213沿着x方向以规定的间隔排列。另外，配置于x方向两端的两个第二导线21还具有第四端面214。第四端面214是朝向x方向的面，从密封树脂40露出。另外，在图示的例子中，如图3及图4所示，在多个第二导线21中的每一导线中，第二主面211的面积大于第二背面212的面积。各第二导线21中、z方向观察时第二主面211不与第二背面212重合的部分例如通过来自第二背面212侧的半蚀刻处理而形成，通过锚定效应防止各第二导线21从密封树脂40的底面42脱落。
也可以对从密封树脂40露出的多个第二导线21的第二背面212、第二端面213及第四端面214实施例如镀Sn。此外，也可以代替镀Sn，例如采用按照Ni、Pd、Au的顺序层叠的多个金属镀敷。
如图3所示，一对第三导线22在y方向上位于第一导线10A和多个第二导线21之间。一对第三导线22在x方向上相互分开。向一对第三导线22分别输入用于向半导体元件30中构成的控制电路322传输的电信号等。如图3及图4所示，一对第三导线22各自具有第三主面221、第三背面222、及第三端面223。此外，第三导线22的形状没有任何限定。
第三主面221在z方向上朝向与第一导线10的第一主面101相同的一侧，且与半导体元件30对置。第三主面221被密封树脂40覆盖。半导体元件30支承于第三主面221。第三背面222朝向与第三主面221相反侧。第三背面222从密封树脂40露出。第三端面223与第三主面221及第三背面222双方相连，且朝向x方向。第三端面223从密封树脂40露出。第三端面223与各第一导线10的第一端面121一起沿着y方向排列。在图示的例子中，在一对第三导线22中的每一导线中，第三主面221的面积大于第三背面222的面积。各第三导线22中、z方向观察时第三主面221不与第三背面222重合的部分例如通过来自第三背面222侧的半蚀刻处理而形成，通过锚定效应防止各第三导线22从密封树脂40的底面42脱落。
也可以对从密封树脂40露出的一对第三导线22的第三背面222及第三端面223实施例如镀Sn。此外，也可以代替镀Sn，例如采用按照Ni、Pd、Au的顺序层叠的多个金属镀敷。
多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22也可以配置多个从各主面101、211、221向z方向凹陷的凹部。该凹部例如能够通过来自各主面101、211、221侧的半蚀刻处理形成。该凹部通过内侧面与密封树脂40密合，提高各导线和密封树脂40的密合性。另外，该凹部也能够利用于半导体元件30的z方向观察时的定位(xy平面上的定位)中。第一导线10A、10B、10C、第二导线21、及第三导线22的数量、形状、及配置没有限定。
如图2所示，在z方向观察时，半导体元件30配置于半导体装置A10的中央。如图10～图16所示，半导体元件30被多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22支承。半导体元件30被密封树脂40覆盖。半导体元件30具有半导体基板31、半导体层32、钝化膜33、电极34、绝缘层35、及多个电极端子36。半导体元件30是在其内部构成有电路的倒装片型的LSI。
如图2所示，半导体元件30在z方向观察时为矩形状，如图10～图13所示为板状。半导体元件30具有元件主面30a及元件背面30b。元件主面30a在z方向上与多个第一导线10A、10B、10C的第一主面101、多个第二导线21的第二主面211、及一对第三导线22的第三主面221对置。元件背面30b在z方向上朝向与元件主面30a相反侧。如图2中由虚线所示，元件主面30a包含第一区域301及第二区域302。第一区域301是元件主面30a中、包含与多个第一导线10A、10B、10C的第一主面101对置的部分的区域，配置于y方向的另一端侧(图2中右侧)。第二区域302是元件主面30a中、包含与多个第二导线21的第二主面211及一对第三导线22的第三主面221对置的部分的区域，配置于y方向的一端侧(图2中左侧)。
如图14～图16所示，半导体基板31在其z方向下方设置有半导体层32、钝化膜33、电极34、绝缘层35、及多个电极端子36。半导体基板31的构成材料例如为Si(硅)或碳化硅(SiC)。在本实施方式中，半导体基板31的单面构成元件背面30b。
如图10～图13所示，半导体层32在z方向上与第一导线10的第一主面101对置的一侧，层叠于半导体基板31。半导体层32包含基于掺杂的元素量的差异的多种p型半导体及n型半导体。在半导体层32上构成有开关电路321和与开关电路321导通的控制电路322。开关电路321为MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应管)或IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)等。在半导体装置A10表示的例子中，开关电路321被区分成高电压区域(上臂电路)和低电压区域(下臂电路)的两个区域。各个区域由1个n通道型的MOSFET构成。控制电路322构成用于驱动开关电路321的栅极驱动器或与开关电路321的高电压区域对应的自举电路等，并且进行用于正常驱动开关电路321的控制。此外，在半导体层32上还构成有配线层(省略图示)。通过该配线层，开关电路321和控制电路322相互导通。
如图14～图16所示，钝化膜33覆盖半导体层32的下表面。钝化膜33具有电绝缘性。钝化膜33例如通过与半导体层32的下表面相接的氧化硅膜(SiO2)和层叠于该氧化硅膜的氮化硅膜(Si3N4)构成。在本实施方式中，钝化膜33的单面构成元件主面30a。
如图5所示，在元件主面30a上形成有多个电极34。形成于第一区域301的多个电极34的z方向观察形状例如为三角形状或菱形形状等，是y方向上长的形状。在本实施方式中，将顶角朝向y方向一侧(图5中左侧)的等腰三角形状的多个电极34在x方向上以等间隔并排配置于第一区域301的y方向另一侧(图5中右侧)的端部。另外，其它的等腰三角形状的多个电极34将顶角朝向y方向另一侧，在x方向上并排配置于第一区域301的y方向一侧的端部。配置于y方向另一侧的电极34和配置于y方向一侧的电极34使顶角对置地配置。另外，在配置于y方向另一侧的多个电极34和配置于y方向一侧的多个电极34的各间隙配置有菱形形状的电极34。配置于y方向另一侧的电极34分别经由电极端子36与第一导线10B导通。配置于y方向一侧的电极34分别经由电极端子36与第一导线10A导通。配置于各间隙的电极34分别经由电极端子36与第一导线10C导通。形成于第二区域302的多个电极34的z方向观察形状例如为矩形状。在第二区域302中，分别孤立地配置多个电极34。配置于第二区域302的电极34的一部分分别经由电极端子36与第二导线21或第三导线22导通。此外，多个电极34各自的、z方向观察时的形状及配置没有限定。在相邻的电极34之间设置狭缝(间隙)。在图5中表示具有线段状的平面形状的狭缝。狭缝的平面形状不限定于线段状。狭缝的平面形状也可以为波状线状、锯齿状等。
如图14～图16所示，各电极34经由设置于钝化膜33的开口(省略图示)，与半导体层32中构成的配线层连接。由此，电极34与半导体层32的开关电路321及控制电路322中的任一电路导通。在本实施方式中，电极34通过从钝化膜33朝向下方层叠的多个金属层构成，具备第一层34a、第二层34b、及第三层34c。第一层34a与钝化膜33相接，由Cu构成。第二层34b与第一层34a相接，由Ni构成。第三层34c与第二层34b相接，由Pd构成。此外，电极34的结构没有限定。
如图14～图16所示，绝缘层35形成于元件主面30a，覆盖钝化膜33及电极34的一部分。绝缘层35具有电绝缘性。在本实施方式中，绝缘层35的构成材料为酚醛树脂(酚树脂；phenol resin)。此外，绝缘层35的构成材料没有限定，例如也可以是聚酰亚胺树脂等其它的绝缘材料。绝缘层35具备多个开口35a。从多个开口35a分别露出有任一电极34。另外，绝缘层35具备多个重合部35b。多个重合部35b分别与任一开口35a相接，在z方向观察时，与该开口35a露出的电极34的一部分重合。绝缘层35例如通过对由旋转涂布机涂布的感光性树脂材料应用光刻技术而形成。
如图10～图13所示，多个电极端子36设置于z方向上的元件主面30a侧，朝向第一主面101、第二主面211及第三主面221突出。另外，如图14～图16所示，多个电极端子36分别通过绝缘层35的开口35a与任一电极34相接，在z方向观察时，一部分与绝缘层35的重合部35b重合。各电极端子36在z方向观察时的中央部分与电极34相接，在周缘部分与重合部35b重合。多个电极端子36具有导电性。
如图14～图16所示，多个电极端子36具备支柱部361和焊锡部(焊料部)362。支柱部361具备晶种层(seed layer)361a、第一镀敷层361b、第二镀敷层361c。晶种层361a与电极34及绝缘层35相接，含有Cu。晶种层361a例如通过非电镀形成。此外，晶种层361a的构成材料及形成方法没有限定。例如，晶种层361a也可以通过溅射法形成。第一镀敷层361b层叠于晶种层361a，例如由Cu或Cu合金等构成。第一镀敷层361b通过电镀形成。此外，第一镀敷层361b的构成材料没有限定。第二镀敷层361c层叠于第一镀敷层361b。第二镀敷层361c介设(插设)于第一镀敷层361b和焊锡部362之间，发挥抑制第一镀敷层361b和焊锡部362的化合反应的功能。第二镀敷层361c的构成材料没有特别限定，适当选择可抑制化合反应的金属，例如可举出Ni即Fe等。在本实施方式中，第一镀敷层361b含有Cu，焊锡部362含有Sn，因此，第二镀敷层361c例如由Ni构成。在本实施方式中，第二镀敷层361c通过电镀形成。此外，第二镀敷层361c的构成材料及形成方法没有限定。另外，第二镀敷层361c不一定是必须的。在支柱部361的前端面(朝向与电极34相反侧的面，与第一主面101、第二主面211及第三主面221对置的面)上形成有中央部从周缘部凹陷的凹部361d。
焊锡部362具有导电性，介设于支柱部361和多个第一导线10A、10B、10C的第一主面101、多个第二导线21的第二主面211、及第三导线22的第三主面221中的任一面之间，使它们相互导通。在本实施方式中，焊锡部362例如由含有Sn的焊锡(SnAg等)构成。在本实施方式中，与支柱部361相接的焊锡层通过电镀预先形成(参照后述的图17)，在半导体元件30被搭载于第一导线10A、10B、10C、第二导线21、及第三导线22时，经由熔融状态成为焊锡部362。此外，焊锡部362的构成材料及形成方法没有限定。
多个电极端子36包含多个电极端子36A及多个电极端子36B。
多个电极端子36A与半导体层32的开关电路321导通。另外，多个电极端子36A与多个第一导线10A、10B、10C的第一主面101连接。由此，多个第一导线10A、10B、10C与开关电路321导通。电极端子36A的z方向观察时的形状(平面形状)没有任何限定，适当选择圆形状、椭圆形状(椭圆形状)、矩形状、多边形状等。在图示的例子中，各电极端子36A在z方向观察时为相同的椭圆形状(椭圆形状)。如图5所示，电极端子36A被形成为长边方向(长径的方向)与电极34的长边方向平行。另外，在本实施方式中，电极端子36A的长边方向与第一导线10A、10C、10B延伸的方向正交。此外，电极端子36A的长边方向和第一导线10A、10C、10B延伸的方向的关系不限定于该关系。电极端子36A的尺寸等没有任何限定，当举出一例时，长径(y方向的尺寸)例如为300μm，短径(x方向的尺寸)例如为100μm。
如图2中虚线所示，多个电极端子36A配置于元件主面30a的第一区域301。在第一区域301中，多个电极端子36A密集地配置，电极端子36(36A)的面积相对于区域的面积的比例较高。例如，作为非限定性的例子，在第一区域301中，各电极端子36的俯视时的最大尺寸(例如y方向尺寸)大于该电极端子和与其相邻的电极端子36之间的分开距离。即，第一区域301是密集地配置有多个电极端子36的区域。这样，在第一区域301中，电极端子36被形成为密集地配置，因此，进行电镀时的电流密度较小。因此，支柱部361距绝缘层35的高度尺寸(z方向的尺寸)Ya(参照图14、图15、及图17)较小。
在本实施方式中，形成于第一区域301的绝缘层35较厚地形成。因此，如图14、图15、及图17所示，在z方向观察时与电极端子36A重合的重合部35b的厚度尺寸(z方向的尺寸)Xa较大。
如图2中虚线所示，多个电极端子36B配置于元件主面30a的第二区域302。多个电极端子36B与半导体层32的控制电路322导通。另外，多个电极端子36B的大半与多个第二导线21的第二主面211连接。剩余的电极端子36B与一对第三导线22的第三主面221连接。由此，多个第二导线21及一对第三导线22与控制电路322导通。电极端子36B的z方向观察形状(平面形状)没有任何限定，适当选择圆形状、椭圆形状(椭圆形状)、矩形状、多边形状等。在图示的例子中，电极端子36B在z方向观察时为圆形状。电极端子36B的尺寸等没有任何限定，当举出一例时，直径例如为100μm。
对俯视时的各电极端子36的面积(平面面积)进行说明。以配置于第一区域301的各电极端子36A的平面面积大于配置于第二区域302的各电极端子36B的平面面积的方式设定。各电极端子36的平面面积对应于流过1个电极端子36A的电流值大于流过1个电极端子36B的电流值。通常在配置功率系的元件、例如功率晶体管的第一区域301中形成多个电极端子36A。通常在配置逻辑系的元件的第二区域302中形成多个电极端子36B。
对俯视时的各电极端子的形状(平面形状)进行说明。优选配置于第一区域301的电极端子36A的平面形状除了是上述的椭圆状之外，还是细长的矩形状等。优选配置于第二区域302的电极端子36B的平面形状除了是上述的圆状之外，还是正方形或接近正方形的矩形状等。通过这样设定各电极端子36的形状，能够增大每单位面积形成的电极端子36A的总面积和电极端子36B的总面积的比率。因此，能够增大流过多个电极端子36A的电流值之和相对于流过多个电极端子36B的电流值之和的比。能够增大流过多个电极端子36B的电流的每单位面积的值。
在第二区域302中，分别孤立地配置多个电极端子36B，电极端子36(36B)的面积相对于区域的面积的比例较低。即，第二区域302是稀疏地配置有多个电极端子36的区域。例如，作为非限定性的例子，在第二区域302中，各电极端子36的俯视时的最大尺寸(例如直径)小于该电极端子和与其相邻的电极端子36之间的分开距离。这样，在第二区域302中，电极端子36被形成为稀疏地配置，因此，进行电镀时的电流密度较大。因此，支柱部361距绝缘层35的高度尺寸(z方向的尺寸)Yb(参照图16及图17)较大。
在本实施方式中，形成于第二区域302的绝缘层35较薄地形成。因此，如图16及图17所示，在z方向观察时与电极端子36B重合的重合部35b的厚度尺寸(z方向的尺寸)Xb较小。
密集地配置有多个电极端子36的区域具有将具有相同平面形状及相同平面面积的多个电极端子36密集地配置的形态。除此之外，密集地配置有多个电极端子36的区域具有如下形态，在配置了具有不同的平面形状及不同的平面面积的多个电极端子36的区域中，多个电极端子36的总面积相对于该区域的总面积的比率相对大。相反，稀疏地配置有多个电极端子36的区域具有将具有相同的平面形状及相同的平面面积的多个电极端子36稀疏地配置的形态。除此之外，稀疏地配置有多个电极端子36的区域具有如下形态，在配置了具有不同的平面形状及不同的平面面积的多个电极端子36的区域中，多个电极端子36的总面积相对于该区域的总面积的比率相对小。
图17是用于说明配置的疎密集地引起的电极端子36的各尺寸的不同的图。在图17中表示搭载之前的半导体元件30的局部放大剖视图。左上是在第一区域301中密集地配置的电极端子36A附近的局部放大剖视图，是与图15对应的图。右上是在第二区域302中稀疏地配置的电极端子36B附近的局部放大剖视图，是与图16对应的图。
电极端子36A的支柱部361距绝缘层35的高度尺寸Ya小于电极端子36B的支柱部361距绝缘层35的高度尺寸Yb(Ya＜Yb)。另外，与支柱部361相接的焊锡层363也与支柱部361同样，通过电镀形成，因此，也包含焊锡层363的电极端子36A距绝缘层35的高度尺寸Za小于也包含焊锡层363的电极端子36B距绝缘层35的高度尺寸Zb(Za＜Zb)。另一方面，在本实施方式中，与电极端子36A重合的重合部35b的厚度尺寸Xa被设定为大于与电极端子36B重合的重合部35b的厚度尺寸Xb(Xa＞Xb)。因此，电极端子36A距电极34的高度尺寸(Xa+Za)接近电极端子36B距电极34的高度尺寸(Xb+Zb)。厚度尺寸Xa、Xb被设定为抵消高度尺寸Za和高度尺寸Zb之差，高度尺寸(Xa+Za)与高度尺寸(Xb+Zb)成为同程度。
如图14～图16所示，镀敷层60介设于多个第一导线10A、10B、10C的第一主面101、多个第二导线21的第二主面211、及第三导线22的第三主面221中的任一面和电极端子36的焊锡部362之间，使它们相互导通。镀敷层60发挥抑制第一导线10A、10B、10C、第二导线21、及第三导线22和焊锡部362的化合反应的功能。镀敷层60的构成材料没有特别限定，适当选择可抑制化合反应的金属，例如可举出Ni及Fe等。在图示的例子中，镀敷层60被设置为覆盖第一主面101、第二主面211及第三主面221的一部分，不是覆盖第一主面101、第二主面211及第三主面221的整个面的结构。
在本实施方式中，镀敷层60具有第一层61、第二层62、及第三层63。第一层61层叠于多个第一导线10A、10B、10C的第一主面101、多个第二导线21的第二主面211、及第三导线22的第三主面221中的任一面。在本实施方式中，多个第一导线10A、10B、10C、多个第二导线21、及第三导线22含有Cu，焊锡部362含有Sn，因此，第一层61例如由Ni构成。第二层62层叠于第一层61上。第二层62的构成材料没有特别限定，例如含有Pd。第三层63层叠于第二层62上。第三层63的构成材料没有特别限定，例如含有Au。此外，镀敷层60的形成方法没有限定。另外，镀敷层60不一定是必须的。
镀敷层60的z方向观察形状(平面形状)没有任何限定。如图2、图3、图14及图15所示，在图示的例子中，与电极端子36A对应的镀敷层60中，z方向观察形状(平面形状)均为椭圆形状。另一方面，如图2、图3及图16所示，与电极端子36B对应的镀敷层60中，沿着z方向观察的形状均为圆形状。另外，如图14～图16所示，在本实施方式中，在z方向观察时，电极端子36被镀敷层60内包。在图示的例子中，镀敷层60具有第三层63，第三层63相对于焊锡的润湿性比较良好。在该情况下，焊锡部362成为如下形状，在z方向时随着从支柱部361朝向镀敷层60，与z方向正交的截面的面积变大。焊锡部362具有焊锡圆角。由此，可靠地连接电极端子36和镀敷层60。
密封树脂40覆盖半导体元件30的整体和多个第一导线10A、10B、10C，多个第二导线21、及一对第三导线22各自的一部分。密封树脂40例如由包含黑色的环氧树脂的材料构成。此外，密封树脂40的材料没有限定。密封树脂40在z方向观察时为矩形状，如图6～图9所示，具有顶面41、底面42、一对第一侧面431、及一对第二侧面432。
如图10～图13所示，顶面41在z方向上朝向与多个第一导线10A、10B、10C的第一主面101相同的一侧。如图6～图9所示，底面42朝向与顶面41相反侧。如图4所示，多个第一导线10A、10B、10C的第一背面102、多个第二导线21的第二背面212、及一对第三导线22的第三背面222从底面42露出。
如图8及图9所示，一对第一侧面431与顶面41及底面42双方相连，且朝向x方向。一对第一侧面431在x方向上相互分开。如图6、图7、图11～图13所示，多个第一导线10A、10B、10C的第一端面121、第二导线21的第四端面214、第三导线22的第三端面223以与第一侧面431齐平面的方式一对第一侧面431分别露出。
如图6及图7所示，一对第二侧面432均与顶面41、底面42及一对第一侧面431中的任一面相连，且朝向y方向。一对第二侧面432在y方向上相互分开。如图10所示，多个第二导线21的第二端面213以与第二侧面432齐平面的方式从位于y方向的一侧的第二侧面432露出。第一导线10B的多个副端面131以与第二侧面432齐平面的方式从位于y方向的另一侧的第二侧面432露出。
接着，对半导体装置A10的作用效果进行说明。
根据本实施方式，与第一区域301中密集地配置的电极端子36A重合的重合部35b的厚度尺寸Xa较大，大于与第二区域302中稀疏地配置的电极端子36B重合的重合部35b的厚度尺寸Xb。因此，根据电镀中的电流密度的不同，即使电极端子36A的高度尺寸Za小于电极端子36B的高度尺寸Zb，也能够缓和电极端子36A距电极34的高度尺寸(Xa+Za)和电极端子36B距电极34的高度尺寸(Xb+Zb)之差。由此，能够抑制电极端子36距电极34的高度的不均。
在实际的半导体元件30中实测电极端子36A及电极端子36B的尺寸，结果，电极端子36A距绝缘层35的高度尺寸Za的平均值为68.0μm，电极端子36B距绝缘层35的高度尺寸Zb的平均值为74.0μm，其差为6.0(74.0－68.0)μm。另一方面，与电极端子36A重合的重合部35b的厚度尺寸Xa为10.2μm，与电极端子36B重合的重合部35b的厚度尺寸Xb为6.5μm。因此，电极端子36A距绝缘层35的高度尺寸(Xa+Za)为78.2(68.0+10.2)μm，电极端子36B距绝缘层35的高度尺寸(Xb+Zb)为80.5(74.0+6.5)μm，其差为2.3(80.5－78.2)μm。即，电镀中的电流密度的不同引起的的高度的不均通过重合部35b的厚度的不同而被抵消，能够抑制电极端子36距电极34的高度的不均。
如上述，抑制电极端子36的高度的不均，但尽管如此，有时也残留高度的不均。根据本实施方式，如图2所示，电极端子36A形成于第一区域301，电极端子36B形成于第二区域302。而且，第一区域301配置于元件主面30a的y方向的另一端侧(图2中右侧)，第二区域302配置于元件主面30a的y方向的一端侧(图2中左侧)。因此，第一区域301和第二区域302的配置在y方向上不对称。由此，即使在电极端子36A和电极端子36B中一方高于另一方的情况下，半导体元件30也以相对于与z方向正交的面倾斜的状态接合，抑制连接不良的产生。
图18是表示电极端子36的高度的不均残留时的半导体装置A10的截面的示意图。在图18中，例如，表示形成于第一区域301的绝缘层35的厚度不足，电极端子36A的高度相对于电极端子36B的高度低的状态。在该状态下，半导体元件30以倾斜的状态接合，由此，各电极端子36A分别与第一导线10A、10B、10C接合，抑制连接不良的产生。此外，在图18中，为了说明上述效果，极端增大电极端子36的高度之差、及半导体元件30的倾斜。
根据本实施方式，支柱部361在与焊锡部362相接的位置具备由Ni构成的第二镀敷层361c。因此，抑制含有Cu的第一镀敷层361b与含有Sn的焊锡部362的化合反应。由此，能够抑制在支柱部361和焊锡部362的接合界面产生空隙部，产生龟裂的产生。另外，根据本实施方式，在多个第一导线10A、10B、10C的第一主面101、多个第二导线21的第二主面211、及第三导线22的第三主面221和电极端子36的焊锡部362之间介设有含有Ni的镀敷层60。因此，抑制含有Cu的第一导线10A、10B、10C、第二导线21、及第三导线22与含有Sn的焊锡部362的化合反应。由此，能够抑制在第一导线10A、10B、10C、第二导线21、及第三导线22和焊锡部362的接合界面产生空隙部，减少龟裂的产生。
根据本实施方式，半导体元件30通过所谓的倒装片接合，搭载于多个第一导线10A、10B、10C、多个第二导线21、及一对第三导线22。因此，与利用电线使各电极34和各导线导通的半导体装置相比，能够抑制导通路径的电阻，还可以薄型化。进而，在俯视时，在密封树脂40的外形的大小相同的情况下，能够搭载更大的半导体元件30，在搭载相同的半导体元件30的情况下，可以缩小密封树脂40的外形。
图19～图26表示本公开的其它的实施方式。在这些图中，对与上述实施方式相同或类似的要素标注与上述实施方式相同的符号。
＜第二实施方式＞
图19是用于说明本公开第二实施方式的半导体装置A20的图。图19是表示半导体装置A20的俯视图，是与图3对应的图。在图19中，为了便于理解，透过密封树脂40及半导体元件30，以想像线(双点划线)表示密封树脂40及半导体元件30的外形。本实施方式的半导体装置A20在半导体元件30还具备多个电极端子36C的点上与第一实施方式不同。
在本实施方式中，半导体元件30还具备多个电极端子36C。电极端子36C的结构与电极端子36A、36B同样。电极端子36C配置于元件主面30a的第二区域302。但是，电极端子36C是与第一导线10A、10B、10C、第二导线21、及第三导线22中的任一导线均不连接的“虚设(dummy)电极端子”。与之相对，各电极端子36A、36B是与任一导线连接的“功能电极端子”。电极端子36C的z方向观察形状(平面形状)没有任何限定，但面积越大越优选，在本实施方式中，为椭圆形状。电极端子36C为了通过增大配置于第二区域302的电极端子36的面积，抑制进行电镀时的电流密度而设置。由此，能够使电极端子36B距绝缘层35的高度尺寸Zb(支柱部361距绝缘层35的高度尺寸Yb)比不设置电极端子36C的情况缩小。
在本实施方式中，与电极端子36A重合的重合部35b的厚度尺寸Xa大于与电极端子36B及电极端子36C重合的重合部35b的厚度尺寸Xb。因此，通过电镀中的电流密度的不同，即使电极端子36A的高度尺寸Za小于电极端子36B的高度尺寸Zb，也能够缓和电极端子36A距电极34的高度尺寸(Xa+Za)和电极端子36B距电极34的高度尺寸(Xb+Zb)之差。由此，能够抑制电极端子36距电极34的高度的不均。
根据本实施方式，在第二区域302中设置有电极端子36C，因此，配置于第二区域302的电极端子36的总面积变大，抑制进行电镀时的电流密度。由此，电极端子36B距绝缘层35的高度尺寸Zb比不设置电极端子36C的情况变小。因此，能够抑制电极端子36的高度的不均。
＜第三实施方式＞
图20及图21是用于说明本公开第三实施方式的半导体装置A30的图。图20是表示半导体装置A30的俯视图，是与图2对应的图。在图20中，为了便于理解，透过密封树脂40，以想像线(双点划线)表示密封树脂40的外形。图21是沿着图20的XXI－XXI线的剖视图，是与图10对应的图。本实施方式的半导体装置A30中，半导体元件30中的电极端子36的配置与第一实施方式不同。
半导体装置A30不具备第一导线10B，取而代之，还具备多个第二导线21及一对第三导线22。另外，如图20中虚线所示，元件主面30a还包含第三区域303。第一区域301配置于y方向的中央，第二区域302配置于y方向的一端侧，第三区域303配置于y方向的另一端侧。在第三区域303中，与第二区域302同样，配置有与第二导线21或第三导线22连接的多个电极端子36B。在第三区域303中，分别孤立地配置多个电极端子36B，电极端子36(36B)的面积相对于区域的面积的比例较低。即，第三区域303是稀疏地配置有多个电极端子36的区域。在本实施方式中，在y方向上，稀疏地配置有多个电极端子36的第二区域302及第三区域303相对于密集地配置有多个电极端子36的第一区域301，相互配置于相反侧。即，多个电极端子36被稀疏地配置的区域和被密集地配置的区域的配置在y方向上对称。
在本实施方式中，与电极端子36A重合的重合部35b的厚度尺寸Xa大于与电极端子36B重合的重合部35b的厚度尺寸Xb。因此，通过电镀中的电流密度的不同，即使电极端子36A的高度尺寸Za小于电极端子36B的高度尺寸Zb，也能够缓和电极端子36A距电极34的高度尺寸(Xa+Za)合电极端子36B距电极34的高度尺寸(Xb+Zb)之差。由此，能够抑制极端子36距电极34的高度的不均。
根据本实施方式，多个电极端子36被稀疏地配置的区域和被密集地配置的区域的配置在y方向上对称。从应力的观点来看，该情况比多个电极端子36被稀疏地配置的区域和被密集地配置的区域的配置不对称的情况优选。
＜第四实施方式＞
图22～图24是用于说明本公开第四实施方式的半导体装置A40的图。图22是表示半导体装置A40的俯视图，是与图2对应的图。在图22中，为了便于理解，透过密封树脂40，以想像线(双点划线)表示密封树脂40的外形。图23是沿着图22的XXIII－XXIII线的剖视图，是与图10对应的图。图24是沿着图22的XXIV－XXIV线的剖视图，是与图11对应的图。本实施方式的半导体装置A40中，半导体元件30中的电极端子36的配置与第一实施方式不同。
半导体装置A30不具备第一导线10B，取而代之，还具备多个第二导线21及一对第三导线22。另外，如图22中虚线所示，密集地配置有多个电极端子36的第一区域301配置于元件主面30a的中央，稀疏地配置有多个电极端子36的第二区域302以包围第一区域301的周围的方式配置。即，多个电极端子36被稀疏地配置的区域和被密集地配置的区域的配置在y方向上对称，在x方向上也对称。
在本实施方式中，与电极端子36A重合的重合部35b的厚度尺寸Xa大于与电极端子36B重合的重合部35b的厚度尺寸Xb。因此，通过电镀中的电流密度的不同，即使电极端子36A的高度尺寸Za小于电极端子36B的高度尺寸Zb，也能够缓和电极端子36A距电极34的高度尺寸(Xa+Za)合电极端子36B距电极34的高度尺寸(Xb+Zb)之差。由此，能够抑制电极端子36距电极34的高度的不均。
根据本实施方式，多个电极端子36被稀疏地配置的区域和被密集地配置的区域的配置在x方向及y方向上对称。从应力的观点来看，该情况比多个电极端子36被稀疏地配置的区域和被密集地配置的区域的配置不对称的情况优选。
如第三实施方式及第四实施方式所示，通过调整绝缘层35的重合部35b的厚度尺寸，能够抑制电极端子36的高度的不均，因此，不需要将多个电极端子36被稀疏地配置的区域和被密集地配置的区域的配置设为不对称。因此，能够自由地设计多个电极端子36被稀疏地配置的区域和被密集地配置的区域的配置，半导体元件30的设计的自由度变大。
＜第五实施方式＞
图25是用于说明本公开第五实施方式的半导体装置A50的图。图25是表示半导体装置A50的局部俯视图，是与图2对应的图。在图25中，为了便于理解，透过密封树脂40。本实施方式的半导体装置A50在半导体元件30搭载于基板而不是搭载于导线的点上与第一实施方式不同。
在上述第一～第四实施方式中，半导体元件30搭载于多个第一导线10A、10B、10C、多个第二导线21、一对第三导线22，电极端子36与这些导线接合。但是，半导体元件30也可以与导线以外的导电部件接合。在第五实施方式中，对半导体元件30搭载于配线基板，且电极端子36与配线基板的配线接合的半导体装置A50进行说明。
半导体装置A50不具备第一导线10A、10B、10C、第二导线21、及第三导线22，取而代之，具备配线基板80。配线基板80具备基材81及多个配线82。基材81例如是由玻璃环氧树脂或陶瓷等构成的矩形状的板材。此外，基材81的材料及形状没有限定。配线82例如由Cu构成，形成于基材81上。此外，配线82的材料及形状没有限定。
半导体元件30将元件主面30a朝向配线基板80进行倒装片安装。各电极端子36与配线基板80的多个配线82中的任一配线接合。半导体元件30的整体及配线基板80的至少一部分被密封树脂40(图25中省略)覆盖。在配线基板80上可以搭载其它的电子零件，也可以接合用于将半导体装置A50安装于配线基板的导线。
在本实施方式中，与电极端子36A重合的重合部35b的厚度尺寸Xa大于与电极端子36B重合的重合部35b的厚度尺寸Xb。因此，通过电镀中的电流密度的不同，即使电极端子36A的高度尺寸Za小于电极端子36B的高度尺寸Zb，也能够缓和电极端子36A距电极34的高度尺寸(Xa+Za)和电极端子36B距电极34的高度尺寸(Xb+Zb)之差。由此，能够抑制电极端子36距电极34的高度的不均。
＜第六实施方式＞
图26是用于说明本公开第六实施方式的半导体装置A60的图。图26是表示半导体装置A60的局部俯视图，是与图25对应的图。在图26中，为了便于理解，透过密封树脂40。本实施方式的半导体装置A60在半导体元件30具备虚设的电极端子36C的点上与第五实施方式不同。
本实施方式的半导体元件30与第二实施方式的半导体元件30同样，具备配置于元件主面30a的第二区域302的多个电极端子36C。在配线基板80中的、与多个电极端子36C对置的位置未形成配线82。因此，多个电极端子36C与任一配线82均未连接而不导通。
在本实施方式中，与电极端子36A重合的重合部35b的厚度尺寸Xa大于与电极端子36B及电极端子36C重合的重合部35b的厚度尺寸Xb。因此，通过电镀中的电流密度的不同，即使电极端子36A的高度尺寸Za小于电极端子36B的高度尺寸Zb，也能够缓和电极端子36A距电极34的高度尺寸(Xa+Za)和电极端子36B距电极34的高度尺寸(Xb+Zb)之差。由此，能够抑制电极端子36距电极34的高度的不均。
根据本实施方式，在第二区域302中设置有电极端子36C，因此，配置于第二区域302的电极端子36的总面积变大，抑制进行电镀时的电流密度。由此，电极端子36B距绝缘层35的高度尺寸Zb比不设置电极端子36C情况变小。因此，能够抑制电极端子36的高度的不均。
本公开的半导体元件、及半导体装置不限定于上述的实施方式。本公开的半导体元件、及半导体装置的各部的具体的结构可自如地进行各种设计变更。
附注1.
一种半导体元件，其具备：
元件主面及元件背面，它们在厚度方向上相互朝向相反侧；
多个电极，其形成于上述元件主面；
绝缘层，其形成于上述元件主面；
多个电极端子，它们各自与上述多个电极中的任一电极相接，且在上述厚度方向观察时，一部分与上述绝缘层重合，
上述绝缘层具备多个开口和与上述多个开口分别相接的多个重合部，上述多个开口使上述多个电极分别露出，上述多个重合部在上述厚度方向观察时与上述多个电极分别重合，
上述多个电极端子通过上述多个开口与上述多个电极分别相接，且在上述厚度方向观察时与上述多个重合部分别重合，
在上述厚度方向观察时，上述多个电极端子包含相互密集地配置的多个第一电极端子和相互稀疏地配置的多个第二电极端子，
与各第一电极端子重合的重合部的上述厚度方向的尺寸大于与各第二电极端子重合的重合部的上述厚度方向的尺寸。
附注2.
根据附注1所记载的半导体元件，其中，
上述多个电极端子各自具备与上述多个电极中的对应的一个电极相接且含有Cu的支柱部。
附注3.
根据附注2所记载的半导体元件，其中，
上述支柱部具有与上述对应的一个电极相反侧的前端面，上述前端面具有周缘部、和从该周缘部凹陷的中央部。
附注4.
根据附注2或3所记载的半导体元件，其中，
上述支柱部具备与上述对应的一个电极相接的晶种层和层叠于上述晶种层的镀敷层。
附注5.
根据附注4所记载的半导体元件，其中，
上述镀敷层包含由Cu构成的第一镀敷层、及由Ni构成的第二镀敷层。
附注6.
根据附注2～5中任一项所记载的半导体元件，其中，
上述各电极端子具备与上述支柱部相接的焊锡部。
附注7.
根据附注1～6中任一项所记载的半导体元件，其中，
上述绝缘层包含酚醛树脂。
附注8.
根据附注1～7中任一项所记载的半导体元件，其中，
上述元件主面具备配置有上述多个第一电极端子的第一区域和配置有上述多个第二电极端子的第二区域，并且具有在与上述厚度方向正交的第一方向上相互分开的第一端及第二端，
上述第一区域配置于上述元件主面的上述第一端侧，
上述第二区域配置于上述元件主面的上述第二端侧。
附注9.
根据附注1～7中任一项所记载的半导体元件，其中，
上述元件主面具备配置有上述多个第一电极端子的第一区域和配置有上述多个第二电极端子的第二区域，
上述第一区域配置于上述元件主面的中央，
上述第二区域以包围上述第一区域的方式配置。
附注10.
根据附注1～7中任一项所记载的半导体元件，其中，
上述元件主面具备配置有上述多个第一电极端子的第一区域、和配置有上述多个第二电极端子的第二区域及第三区域，
上述第二区域及上述第三区域在与上述厚度方向正交的第一方向上，以上述第一区域为基准相互配置于相反侧。
附注11.
根据附注1～10中任一项所记载的半导体元件，其中，
上述多个第一电极端子各自在上述厚度方向观察时为椭圆形状，
上述多个第二电极端子各自在上述厚度方向观察时为圆形状。
附注12.
根据附注1～11中任一项所记载的半导体元件，其中，
上述多个电极各自含有Cu。
附注13.
根据附注1～12中任一项所记载的半导体元件，其中，
上述多个电极各自具备由Cu构成的第一层、由Ni构成的第二层、及由Pd构成的第三层。
附注14.
一种半导体装置，其具备：
附注1～13中任一项所记载的半导体元件；
密封树脂，其覆盖上述半导体元件。
附注15.
根据附注14所记载的半导体装置，其中，
还具备多个导线，
上述多个电极端子包含与上述多个导线中的任一导线均不接合的虚设电极端子和该虚设电极端子以外的多个功能电极端子，上述多个功能电极端子各自与上述多个导线中的对应的一个导线接合。
附注16.
根据附注15所记载的半导体装置，其中，
还具备导线镀敷层，其介设于上述各功能电极端子和上述对应的一个导线之间，含有Ni。
附注17.
根据附注14所记载的半导体装置，其中，
还具备基材和形成于上述基材的多个配线，
上述多个配线分别与上述多个电极端子的一个接合，
上述多个电极端子包含与上述多个配线中的任一配线均不接合的虚设电极端子。
附图标记说明
A10、A20、A30、A40、A50、A60：半导体装置
10、10A、10B、10C：第一导线
11：主部12：侧部13：突出部
101：第一主面102：第一背面
121：第一端面131：副端面
21：第二导线211：第二主面
212：第二背面213：第二端面
214：第四端面22：第三导线
221：第三主面222：第三背面
223：第三端面30：半导体元件
30a：元件主面301：第一区域
302：第二区域303：第三区域
30b：元件背面31：半导体基板
32：半导体层321：开关电路
322：控制电路33：钝化膜
34：电极34a：第一层34b：第二层
34c：第三层35：绝缘层
35a：开口35b：重合部
36、36A、36B、36C：电极端子
361：支柱部361a：晶种层
361b：第一镀敷层361c：第二镀敷层
361d：凹部362：焊锡部
363：焊锡层40：密封树脂
41：顶面42：底面431：第一侧面
432：第二侧面60：镀敷层
61：第一层62：第二层63：第三层
80：配线基板81：基材82：配线。

Claims (17)

1.一种半导体元件，其包括：
元件主面和元件背面，所述元件主面和所述元件背面在厚度方向上相互朝向相反侧；
多个电极，其形成于所述元件主面；
绝缘层，其形成于所述元件主面；和
多个电极端子，其各自与所述多个电极中的任一电极相接，且在所述厚度方向观察时，一部分与所述绝缘层重合，
所述绝缘层具备多个开口和与所述多个开口分别相接的多个重合部，所述多个开口使所述多个电极分别露出，所述多个重合部在所述厚度方向观察时与所述多个电极分别重合，
所述多个电极端子通过所述多个开口而与所述多个电极分别相接，且在所述厚度方向观察时与所述多个重合部分别重合，
在所述厚度方向观察时，所述多个电极端子包含相互密集地配置的多个第一电极端子和相互稀疏地配置的多个第二电极端子，
与各第一电极端子重合的重合部的所述厚度方向的尺寸大于与各第二电极端子重合的重合部的所述厚度方向的尺寸。
2.根据权利要求1所述的半导体元件，其中，
所述多个电极端子各自具备与所述多个电极中的对应的一个电极相接且含有Cu的支柱部。
3.根据权利要求2所述的半导体元件，其中，
所述支柱部具有与所述对应的一个电极相反侧的前端面，所述前端面具有周缘部和从该周缘部凹陷的中央部。
4.根据权利要求2或3所述的半导体元件，其中，
所述支柱部具备与所述对应的一个电极相接的晶种层和层叠于所述晶种层的镀敷层。
5.根据权利要求4所述的半导体元件，其中，
所述镀敷层包含由Cu构成的第一镀敷层以及由Ni构成的第二镀敷层。
6.根据权利要求2～5中任一项所述的半导体元件，其中，
所述各电极端子具备与所述支柱部相接的焊锡部。
7.根据权利要求1～6中任一项所述的半导体元件，其中，
所述绝缘层包含酚醛树脂。
8.根据权利要求1～7中任一项所述的半导体元件，其中，
所述元件主面具备配置有所述多个第一电极端子的第一区域和配置有所述多个第二电极端子的第二区域，并且具有在与所述厚度方向正交的第一方向上相互分开的第一端和第二端，
所述第一区域配置于所述元件主面的所述第一端侧，
所述第二区域配置于所述元件主面的所述第二端侧。
9.根据权利要求1～7中任一项所述的半导体元件，其中，
所述元件主面具备配置有所述多个第一电极端子的第一区域和配置有所述多个第二电极端子的第二区域，
所述第一区域配置于所述元件主面的中央，
所述第二区域以包围所述第一区域的方式配置。
10.根据权利要求1～7中任一项所述的半导体元件，其中，
所述元件主面具备配置有所述多个第一电极端子的第一区域和配置有所述多个第二电极端子的第二区域以及第三区域，
所述第二区域和所述第三区域在与所述厚度方向正交的第一方向上，以所述第一区域为基准相互配置于相反侧。
11.根据权利要求1～10中任一项所述的半导体元件，其中，
所述多个第一电极端子各自在所述厚度方向观察时为椭圆形状，
所述多个第二电极端子各自在所述厚度方向观察时为圆形状。
12.根据权利要求1～11中任一项所述的半导体元件，其中，
所述多个电极各自含有Cu。
13.根据权利要求1～12中任一项所述的半导体元件，其中，
所述多个电极各自具备由Cu构成的第一层、由Ni构成的第二层和由Pd构成的第三层。
14.一种半导体装置，其具备：
权利要求1～13中任一项所述的半导体元件；和
密封树脂，其覆盖所述半导体元件。
15.根据权利要求14所述的半导体装置，其中，
还具备多个导线，
所述多个电极端子包含与所述多个导线中的任一导线均不接合的虚设电极端子和该虚设电极端子以外的多个功能电极端子，所述多个功能电极端子各自与所述多个导线中的对应的一个导线接合。
16.根据权利要求15所述的半导体装置，其中，
还具备导线镀敷层，其介设于所述各功能电极端子和所述对应的一个导线之间，含有Ni。
17.根据权利要求14所述的半导体装置，其中，
还具备基材和形成于所述基材的多个配线，
所述多个配线分别与所述多个电极端子的一个接合，
所述多个电极端子包含与所述多个配线中的任一配线均不接合的虚设电极端子。
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JP2007142017A (ja) * 2005-11-16 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP5375354B2 (ja) * 2009-06-16 2013-12-25 富士通セミコンダクター株式会社 半導体素子及びその製造方法
JP2013166998A (ja) * 2012-02-16 2013-08-29 Jx Nippon Mining & Metals Corp 無電解Ｎｉめっき被膜を有する構造物、半導体ウェハ及びその製造方法
JP6458599B2 (ja) 2015-03-30 2019-01-30 富士通株式会社 端子の製造方法
JP6456232B2 (ja) * 2015-04-30 2019-01-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6769721B2 (ja) * 2016-03-25 2020-10-14 デクセリアルズ株式会社 電子部品、異方性接続構造体、電子部品の設計方法
JP7161862B2 (ja) * 2018-04-06 2022-10-27 ローム株式会社 配線構造体および電子部品

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