WO2023176404A1 - 半導体装置、および半導体装置の製造方法 - Google Patents

半導体装置、および半導体装置の製造方法 Download PDF

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WO2023176404A1
WO2023176404A1 PCT/JP2023/007081 JP2023007081W WO2023176404A1 WO 2023176404 A1 WO2023176404 A1 WO 2023176404A1 JP 2023007081 W JP2023007081 W JP 2023007081W WO 2023176404 A1 WO2023176404 A1 WO 2023176404A1
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wiring
semiconductor device
electrode
main surface
semiconductor
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PCT/JP2023/007081
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English (en)
French (fr)
Inventor
勇 西村
Original Assignee
ローム株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing the same.
  • Patent Document 1 discloses an example of a semiconductor device including a horizontally structured semiconductor element (HEMT).
  • the semiconductor element has a first electrode and a second electrode.
  • a semiconductor element is bonded to a die pad.
  • the first electrode and the second electrode are electrically connected to a plurality of terminal leads located around the die pad via wires.
  • An object of the present disclosure is to provide a semiconductor device (and a method for manufacturing the same) that is improved over conventional semiconductor devices.
  • an object of the present disclosure is to provide a semiconductor device (and a method for manufacturing the same) that can suppress transmission loss caused by high-frequency transmission inside the device.
  • a semiconductor device provided by a first aspect of the present disclosure includes a substrate having a main surface and a back surface facing opposite to each other in a first direction, a first semiconductor element having a first electrode and a second electrode, and the substrate. and a wiring including a portion located between the first electrode and the second electrode.
  • the first electrode and the second electrode are electrically connected to the wiring.
  • the substrate is provided with a recess that is recessed from the main surface, and the wiring is accommodated in the recess.
  • the wiring has an exposed surface that is flush with the main surface. The surface roughness of the exposed surface is smaller than the surface roughness of the back surface.
  • a method for manufacturing a semiconductor device provided by a second aspect of the present disclosure includes, in a base material having a main surface, a step of forming a recessed part recessed from the main surface in the base material, and a step of forming a wiring housed in the recessed part. and a step of conductively bonding a first semiconductor element to the wiring.
  • the first semiconductor element has a first electrode and a second electrode facing the main surface.
  • the step of electrically bonding the first semiconductor element includes electrically bonding the first electrode and the second electrode to the wiring.
  • the step of forming the wiring includes forming a metal layer covering the recess and the main surface, and grinding the metal layer by chemical mechanical polishing until the entire main surface is exposed.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view corresponding to FIG. 1, and illustration of the sealing resin is omitted.
  • FIG. 3 is a plan view corresponding to FIG. 2, and shows a plurality of first semiconductor elements, a plurality of second semiconductor elements, a driving element, and a control element.
  • FIG. 4 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. 5 is a sectional view taken along line VV in FIG. 2.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 9 is a partially enlarged view of FIG. 2.
  • FIG. 10 is a partially enlarged view of FIG. 5, showing the main surface of the substrate and wiring.
  • FIG. 11 is a partially enlarged view of FIG. 5, showing the back surface of the substrate.
  • FIG. 12 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 13 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 14 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 15 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 16 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG. 1.
  • FIG. 12 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 13 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 14 is
  • FIG. 17 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 18 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG. 1.
  • FIG. 19 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG. 1.
  • FIG. 20 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 21 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 22 is a plan view of a semiconductor device according to a modification of the first embodiment of the present disclosure, and illustration of the sealing resin is omitted.
  • FIG. 23 is a plan view of a semiconductor device according to a second embodiment of the present disclosure, and illustration of a sealing resin is omitted.
  • FIG. 24 is a cross-sectional view taken along line XXIV-XXIV in FIG. 23.
  • FIG. 25 is a cross-sectional view taken along line XXV-XXV in FIG. 23.
  • FIG. 26 is a bottom view of a semiconductor device according to a third embodiment of the present disclosure.
  • FIG. 27 is a cross-sectional view of the semiconductor device shown in FIG. 26.
  • FIG. 28 is a plan view of a semiconductor device according to a fourth embodiment of the present disclosure.
  • FIG. 29 is a cross-sectional view taken along line XXIX-XXIX in FIG. 28.
  • FIG. 30 is a cross-sectional view taken along the line XXX-XXX in FIG. 28.
  • FIG. 31 is a plan view of a semiconductor device according to a fifth embodiment of the present disclosure.
  • FIG. 32 is a sectional view taken along line XXXII-XXXII in FIG. 31.
  • FIG. 33 is a sectional view taken along the line XXXIII-XXXIII in FIG. 31.
  • the semiconductor device A10 includes a substrate 11, a plurality of wirings 12, a plurality of connection wirings 13, a plurality of first semiconductor elements 21, a plurality of second semiconductor elements 22, a bonding layer 29, a drive element 31, a control element 32, and a sealing resin. 40, and a plurality of terminals 50.
  • the semiconductor device A10 is in the form of a resin package that is surface mounted on a wiring board.
  • illustration of the sealing resin 40 is omitted for convenience of understanding.
  • FIG. 2 illustration of the sealing resin 40 is omitted for convenience of understanding.
  • a plurality of first semiconductor elements 21, a plurality of second semiconductor elements 22, a drive element 31, and a control element 32 are shown transparently compared to FIG.
  • the plurality of first semiconductor elements 21, the plurality of second semiconductor elements 22, the drive element 31, and the control element 32 that are transmitted through the light are shown by imaginary lines (two-dot chain lines).
  • the semiconductor device A10 for convenience, the normal direction of the main surface 111 of the substrate 11, which will be described later, will be referred to as a "first direction z.” A direction perpendicular to the first direction z is called a “second direction x.” A direction perpendicular to the first direction z and the second direction x is referred to as a "third direction y.” As shown in FIG. 1, the semiconductor device A10 has a rectangular shape when viewed in the first direction z.
  • the semiconductor device A10 converts DC power supplied to the semiconductor device A10 from the outside into three-phase AC power using the plurality of first semiconductor elements 21 and the plurality of second semiconductor elements 22.
  • the semiconductor device A10 is used, for example, to drive and control a brushless DC motor.
  • a plurality of wirings 12 are arranged on the substrate 11, and at least a portion of each of a plurality of communication wirings 13 is accommodated.
  • the substrate 11 has electrical insulation properties.
  • the substrate 11 is made of a material containing glass.
  • the glass is, for example, soda lime glass, borosilicate glass, or quartz glass. Therefore, the composition of substrate 11 includes silicon dioxide (SiO 2 ).
  • the substrate 11 has a main surface 111, a back surface 112, two side surfaces 113, a plurality of recesses 114, and a plurality of through holes 115.
  • the main surface 111 and the back surface 112 face oppositely to each other in the first direction z.
  • Main surface 111 faces sealing resin 40 .
  • the back surface 112 is exposed to the outside.
  • the semiconductor device A10 may include an insulator that covers the back surface 112.
  • the insulator is made of a material containing, for example, a black epoxy resin.
  • the two side surfaces 113 face oppositely to each other in the second direction x.
  • the two side surfaces 113 are separated from each other in the second direction x.
  • the plurality of recesses 114 are recessed from the substrate 11.
  • the plurality of through holes 115 are located between the back surface 112 and the plurality of substrates 11 in the first direction z.
  • the plurality of through holes 115 are connected to the back surface 112.
  • Each of the plurality of through holes 115 is connected to one of the plurality of recesses 114.
  • the dimension of each of the plurality of through holes 115 in the first direction z is larger than the dimension of each of the plurality of recesses 114 in the first direction z.
  • the plurality of first semiconductor elements 21 face the main surface 111 of the substrate 11, as shown in FIGS. 2, 5, and 6.
  • the plurality of first semiconductor elements 21 are arranged along the third direction y.
  • the plurality of first semiconductor elements 21 are transistors (switching elements) mainly used for power conversion.
  • the plurality of first semiconductor elements 21 are made of a material containing, for example, a nitride semiconductor.
  • the plurality of first semiconductor elements 21 are HEMTs (High Electron Mobility Transistors) made of a material containing gallium nitride (GaN).
  • each of the plurality of first semiconductor elements 21 has a first upper surface 21A, a first electrode 211, a second electrode 212, and two first gate electrodes 213.
  • the first upper surface 21A faces the same side as the main surface 111 of the substrate 11 in the first direction z.
  • the first electrode 211, the second electrode 212, and the two first gate electrodes 213 are located on the opposite side of the first upper surface 21A in the first direction z. Therefore, the first electrode 211, the second electrode 212, and the two first gate electrodes 213 are opposed to the substrate 11.
  • the first electrode 211 and the second electrode 212 extend in the third direction y.
  • the first electrode 211 and the second electrode 212 are separated from each other in the second direction x.
  • a current corresponding to the power before being converted by the first semiconductor element 21 flows through the first electrode 211 . Therefore, the first electrode 211 corresponds to the drain of the first semiconductor element 21.
  • a current corresponding to the power converted by the first semiconductor element 21 flows through the second electrode 212 . Therefore, the second electrode 212 corresponds to the source of the first semiconductor element 21.
  • the two first gate electrodes 213 are located on both sides of the second electrode 212 in the third direction y.
  • a gate voltage for driving the first semiconductor element 21 is applied to at least one of the two first gate electrodes 213 .
  • the area of each of the two first gate electrodes 213 is smaller than the area of each of the first electrode 211 and the second electrode 212 when viewed in the first direction z.
  • the shapes and arrangement of the first electrode 211, second electrode 212, and two first gate electrodes 213 in the first semiconductor element 21 are merely examples.
  • the plurality of second semiconductor elements 22 face the main surface 111 of the substrate 11, as shown in FIGS. 2, 7, and 8.
  • the plurality of second semiconductor elements 22 are separated from the plurality of first semiconductor elements 21 in the second direction x.
  • the plurality of second semiconductor elements 22 are arranged along the third direction y.
  • the plurality of second semiconductor elements 22 are elements having the same structure and the same function as the plurality of first semiconductor elements 21. Therefore, in the description of the plurality of second semiconductor elements 22, content that overlaps with the description of the plurality of first semiconductor elements 21 will be omitted.
  • each of the plurality of second semiconductor elements 22 has a second upper surface 22A, a third electrode 221, a fourth electrode 222, and two second gate electrodes 223.
  • the second upper surface 22A faces the same side as the main surface 111 of the substrate 11 in the first direction z.
  • the third electrode 221, the fourth electrode 222, and the two second gate electrodes 223 are located on the opposite side of the second upper surface 22A in the first direction z. Therefore, the third electrode 221, the fourth electrode 222, and the two second gate electrodes 223 face the substrate 11.
  • the structure and function of the third electrode 221 correspond to the structure and function of the first electrode 211 of the first semiconductor element 21.
  • the structure and function of the fourth electrode 222 correspond to the structure and function of the second electrode 212 of the first semiconductor element 21.
  • the structure and function of the two second gate electrodes 223 correspond to the structure and function of the two first gate electrodes 213 of the first semiconductor element 21.
  • the shapes and arrangement forms of the third electrode 221, the plurality of fourth electrodes 222, and the two second gate electrodes 223 in the second semiconductor element 22 are merely examples.
  • the drive element 31 faces the main surface 111 of the substrate 11, as shown in FIGS. 2, 5, and 6.
  • the drive element 31 is located on the opposite side of the plurality of first semiconductor elements 21 with respect to the plurality of second semiconductor elements 22 in the second direction x.
  • the drive element 31 is electrically connected to the plurality of first semiconductor elements 21 and the plurality of second semiconductor elements 22 .
  • the drive element 31 is a gate driver that applies a gate voltage to the two first gate electrodes 213 of each of the plurality of first semiconductor elements 21 and the two second gate electrodes 223 of each of the plurality of second semiconductor elements 22. It is.
  • the drive element 31 has a plurality of electrodes 311.
  • the plurality of electrodes 311 face the substrate 11.
  • the control element 32 faces the main surface 111 of the substrate 11, as shown in FIGS. 2, 5, and 6.
  • the control element 32 is located on the opposite side of the plurality of first semiconductor elements 21 with respect to the plurality of second semiconductor elements 22 in the second direction x. Furthermore, the control element 32 is located on the opposite side of the plurality of second semiconductor elements 22 with respect to the drive element 31 in the second direction x.
  • the control element 32 is electrically connected to the drive element 31.
  • Control element 32 controls drive element 31 .
  • the control element 32 has a plurality of electrodes 321.
  • the plurality of electrodes 321 face the substrate 11.
  • the plurality of wirings 12 are accommodated in the plurality of recesses 114 of the substrate 11, as shown in FIG. 3 and FIGS. 5 to 8.
  • the plurality of wirings 12 are in contact with the substrate 11.
  • the composition of the plurality of wirings 12 includes, for example, copper (Cu).
  • the plurality of wirings 12, along with the plurality of communication wirings 13 and the plurality of terminals 50, are mounted with the plurality of first semiconductor elements 21, the plurality of second semiconductor elements 22, the drive element 31, the control element 32, and the semiconductor device A10. It forms a conductive path with the wiring board.
  • the plurality of wirings 12 have exposed surfaces 121 that are flush with the main surface 111 of the substrate 11. Therefore, the plurality of wirings 12 do not protrude from the main surface 111.
  • the surface roughness of the exposed surface 121 of each of the plurality of wirings 12 is smaller than the surface roughness of the back surface 112 of the substrate 11.
  • the surface roughness of the main surface 111 is smaller than that of the back surface 112.
  • the plurality of wirings 12 are surrounded by the periphery of the main surface 111 of the substrate 11 when viewed in the first direction z.
  • the plurality of wirings 12 include a plurality of first wirings 12A, a plurality of second wirings 12B, a plurality of third wirings 12C, a plurality of first gate wirings 12D, a plurality of second gate wirings 12E, two detection wirings 12F, and a plurality of detection wirings 12F.
  • the plurality of first wirings 12A are arranged along the third direction y.
  • the first electrodes 211 of the plurality of first semiconductor elements 21 are individually conductively bonded to the plurality of first wirings 12A via the bonding layer 29.
  • Bonding layer 29 is, for example, solder.
  • the bonding layer 29 may be a columnar metal formed along with Cu--Cu bonding.
  • the plurality of second wirings 12B are located on the opposite side from the plurality of first wirings 12A with the plurality of first gate wirings 12D interposed therebetween in the second direction x.
  • the plurality of second wirings 12B are arranged along the third direction y.
  • the second electrodes 212 of the plurality of first semiconductor elements 21 are individually conductively bonded to the plurality of second wirings 12B via the bonding layer 29.
  • the third electrodes 221 of the plurality of second semiconductor elements 22 are individually conductively bonded to the plurality of second wirings 12B via the bonding layer 29. Therefore, the third electrodes 221 of the plurality of second semiconductor elements 22 are individually electrically connected to the second electrodes 212 of the plurality of first semiconductor elements 21 via the plurality of second wirings 12B.
  • the plurality of third wirings 12C are located on the opposite side from the plurality of first gate wirings 12D with respect to the plurality of second wirings 12B in the second direction x.
  • the plurality of third wirings 12C are located next to the plurality of second wirings 12B in the second direction x.
  • the plurality of third wirings 12C are arranged along the third direction y.
  • the fourth electrodes 222 of the plurality of second semiconductor elements 22 are individually conductively bonded to the plurality of third wirings 12C.
  • the two first gate electrodes 213 of each of the plurality of first semiconductor elements 21 are conductively bonded to one of the plurality of first gate wirings 12D via the bonding layer 29.
  • the two second gate electrodes 223 of each of the plurality of second semiconductor elements 22 are conductively bonded to one of the plurality of second gate wirings 12E via the bonding layer 29.
  • one of the plurality of electrodes 311 of the drive element 31 is electrically bonded to each of the plurality of first gate wirings 12D and the plurality of second gate wirings 12E via the bonding layer 29.
  • One of the plurality of electrodes 311 of the drive element 31 is conductively bonded to each of the two detection wirings 12F and the plurality of boot wirings 12G via the bonding layer 29.
  • one of the plurality of electrodes 321 of the control element 32 is electrically bonded to each of the plurality of control wirings 12H via the bonding layer 29. Further, some of the plurality of electrodes 311 of the drive element 31 are individually conductively bonded to some of the plurality of control wirings 12H.
  • the plurality of relay wirings 12I include a portion located between the drive element 31 and the control element 32 in the second direction x.
  • the plurality of relay wirings 12I are arranged along the third direction y.
  • Each of the plurality of relay wirings 12I is conductively bonded to one of the plurality of electrodes 311 of the drive element 31 via the bonding layer 29 and one of the plurality of electrodes 321 of the control element 32 via the bonding layer 29. There is. Thereby, the control element 32 is electrically connected to the drive element 31.
  • the plurality of communication wirings 13 are in contact with the substrate 11.
  • the plurality of communication wirings 13 include a plurality of first wirings 12A, a plurality of second wirings 12B, a plurality of third wirings 12C, two detection wirings 12F, a plurality of boot wirings 12G, a plurality of control wirings 12H, and a plurality of The terminals 50 are brought into electrical continuity. Therefore, each of the plurality of connection wires 13 is connected to any one of the plurality of wires 12 corresponding thereto.
  • the plurality of communication wirings 13 are exposed from the back surface 112 of the substrate 11. As shown in FIG. 3, the plurality of interconnections 13 are surrounded by the periphery of the main surface 111 of the substrate 11 when viewed in the first direction z.
  • the composition of the plurality of interconnections 13 includes, for example, copper (Cu).
  • each of the plurality of connection wires 13 has a first portion 131 and at least one second portion 132.
  • the second portion 132 is located between the first portion 131 and any one of the plurality of wirings 12 in the first direction z.
  • the first portion 131 is exposed from the back surface 112 of the substrate 11 .
  • the second portion 132 is connected to the wiring 12.
  • the area of the first portion 131 is larger than the area of the second portion 132 when viewed in the first direction z.
  • each first portion 131 of the plurality of interconnections 13 has a first end surface 131A exposed from the main surface 111 of the substrate 11. Furthermore, among the first portions 131 of the plurality of communication wirings 13, the first portions 131 of the communication wirings 13 that are electrically connected to the plurality of first wirings 12A and the plurality of communication wirings 13 that are individually electrically connected to the plurality of control wirings 12H. Each first portion 131 has a second end surface 131B facing in the second direction x. The second end surface 131B faces in the same direction as the side surface 113 located closest to the second end surface 131B among the two side surfaces 113 of the substrate 11.
  • the sealing resin 40 covers the plurality of wirings 12, the plurality of first semiconductor elements 21, the plurality of second semiconductor elements 22, the drive element 31, and the control element 32. ing.
  • the sealing resin 40 has electrical insulation properties.
  • the sealing resin 40 is made of a material containing, for example, a black epoxy resin.
  • the sealing resin 40 has a top surface 41. As shown in FIG. The top surface 41 faces the same side as the main surface 111 of the substrate 11 in the first direction z.
  • the sealing resin 40 When viewed in the first direction z, the sealing resin 40 overlaps the main surface 111 of the substrate 11 and the exposed surface 121 of each of the plurality of wirings 12. As shown in FIGS. 5 to 8, in the semiconductor device A10, the sealing resin 40 is in contact with the main surface 111 and the exposed surface 121 of each of the plurality of interconnects 12.
  • the plurality of terminals 50 individually cover the plurality of communication wirings 13 and are exposed to the outside. As shown in FIGS. 5 to 8, the plurality of terminals 50 individually cover the first end surfaces 131A of the plurality of communication wirings 13 exposed from the back surface 112 of the substrate 11.
  • the semiconductor device A10 is mounted on the wiring board by connecting the plurality of terminals 50 to the wiring board via solder.
  • the multiple terminals 50 include multiple metal layers.
  • the plurality of metal layers are stacked in the order of a nickel layer and a gold (Au) layer from the one closest to one of the plurality of interconnections 13.
  • the plurality of metal layers may be one in which a nickel layer, a palladium (Pd) layer, and a gold layer are stacked in this order from the one closest to one of the plurality of interconnections 13.
  • the plurality of terminals 50 include a first terminal 50A, a plurality of second terminals 50B, a third terminal 50C, a plurality of boot terminals 50D, and a plurality of control terminals 50E.
  • the first terminal 50A is electrically connected to the plurality of first wirings 12A and one of the two detection wirings 12F.
  • the third terminal 50C is electrically connected to the plurality of third wirings 12C and the other of the two detection wirings 12F.
  • DC power to be converted by the plurality of first semiconductor elements 21 and the plurality of second semiconductor elements 22 is input to the first terminal 50A and the third terminal 50C.
  • the first terminal 50A is a positive electrode (P terminal).
  • the third terminal 50C is a negative electrode (N terminal).
  • the plurality of second terminals 50B are individually electrically connected to the plurality of second wirings 12B. Further, the plurality of second terminals 50B are individually electrically connected to a plurality of capacitors located outside the semiconductor device A10.
  • the plurality of capacitors are one element of the bootstrap circuit of the semiconductor device A10. Three-phase AC power of U phase, V phase, and W phase converted by the plurality of first semiconductor elements 21 and the plurality of second semiconductor elements 22 is output from the plurality of second terminals 50B.
  • a motor located outside the semiconductor device A10 is driven and controlled by the three-phase AC power.
  • the plurality of boot terminals 50D are individually electrically connected to the plurality of boot wirings 12G. Further, the plurality of boot terminals 50D are electrically connected to a plurality of capacitors located outside the semiconductor device A10.
  • the drive element 31 applies a gate voltage to the two first gate electrodes 213 of any one of the plurality of first semiconductor elements 21, the gate voltage is A current flows through the drive element 31.
  • Each of the plurality of control terminals 50E is individually electrically connected to the plurality of control wirings 12H. Therefore, each of the plurality of control terminals 50E is electrically connected to at least one of the drive element 31 and the control element 32. Electric power for driving the drive element 31 and the control element 32 is input to any one of the plurality of control terminals 50E. An electrical signal to the control element 32 is input to one of the plurality of control terminals 50E. Further, an electrical signal from the control element 32 is outputted from one of the control terminals 50E.
  • FIGS. 12 to 21 The cross-sectional positions in FIGS. 12 to 21 are the same as the cross-sectional positions in FIG.
  • a plurality of first recesses 813 are formed in the base material 81.
  • the base material 81 is a plurality of substrates 11 included in the semiconductor device A10 connected in a direction perpendicular to the first direction z.
  • the base material 81 has a main surface 811 and a back surface 812 facing oppositely to each other in the first direction z.
  • the base material 81 is made of a material containing glass.
  • a first mask layer 881 is formed on the back surface 812 by lithography patterning.
  • a plurality of first recesses 813 recessed from the back surface 812 are formed by reactive ion etching (RIE).
  • RIE reactive ion etching
  • a plurality of first metal layers 82 individually accommodated in a plurality of first recesses 813 are formed.
  • the plurality of first metal layers 82 become the first portions 131 of the plurality of interconnections 13 included in the semiconductor device A10.
  • a base layer is formed to cover the back surface 812 of the base material 81 and the surface of the base material 81 that defines the plurality of first recesses 813.
  • the base layer includes a metal thin film made of titanium and in contact with the base material 81, and a metal thin film laminated on the metal thin film and made of copper.
  • the base layer is formed by sputtering. Next, lithography patterning is performed on the base layer.
  • a plurality of copper plating layers individually accommodated in the plurality of first recesses 813 are formed by electrolytic plating using the base layer as a conductive path.
  • the mask layer for lithographic patterning is removed.
  • the base layer covering the back surface 812 is removed by wet etching using a mixed solution of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ).
  • a plurality of second recesses 814 are formed in the base material 81.
  • a second mask layer 882 is formed on the main surface 811 by lithography patterning.
  • a plurality of second recesses 814 recessed from the main surface 811 are formed by reactive ion etching.
  • second mask layer 882 is removed.
  • the formation of the plurality of second recesses 814 is completed.
  • any of the plurality of second recesses 814 overlaps with any of the plurality of first recesses 813.
  • each of the plurality of second recesses 814 is made not to connect to any of the plurality of first recesses 813.
  • a plurality of third recesses 815 are formed in the base material 81.
  • a third mask layer 883 is formed on the main surface 811 by lithography patterning.
  • a plurality of third recesses 815 recessed from the main surface 811 are formed by reactive ion etching.
  • each of the plurality of second recesses 814 formed by the process shown in FIG. 14 becomes a part of any one of the plurality of third recesses 815.
  • one that includes any one of the plurality of second recesses 814 is connected to one of the plurality of first recesses 813 in this step.
  • the third mask layer 883 is removed.
  • the formation of the plurality of third recesses 815 is completed.
  • a portion of each of the plurality of third recesses 815 becomes one of the plurality of recesses 114 of the substrate 11 included in the semiconductor device A10.
  • a plurality of wirings 12 accommodated in a plurality of third recesses 815 of the base material 81 are formed.
  • the plurality of communication wirings 13 accommodated in the plurality of third recesses 815 and the plurality of first recesses 813 of the base material 81 are formed.
  • a second metal layer 83 is formed to cover the main surface 811 of the base material 81 and the plurality of third recesses 815 of the base material 81.
  • the main surface 811, the surface of the base material 81 defining the plurality of third recesses 815, and the plurality of first metal layers 82 exposed from the plurality of third recesses 815 are formed.
  • the base layer includes a metal thin film made of titanium and in contact with the base material 81 and the plurality of first metal layers 82, and a metal thin film laminated on the metal thin film and made of copper.
  • the base layer is formed by sputtering.
  • a copper plating layer is formed by electrolytic plating using the base layer as a conductive path.
  • the dimension of the portion of the copper plating layer located on the main surface 811 in the first direction z is set to be equal to or larger than a predetermined value.
  • the second metal layer 83 is ground by chemical mechanical polishing (CMP) until the entire main surface 811 of the base material 81 is exposed. As a result, a plurality of wirings 12 each having an exposed surface 121 is formed. At the same time, a plurality of connection wirings 13 are formed. That is, the ground second metal layer 83 becomes the second portions 132 of the plurality of wirings 12 and the plurality of communication wirings 13. The surface roughness of each of the exposed surfaces 121 of the plurality of wirings 12 and the main surface 811 is smaller than the surface roughness of the back surface 812 of the base material 81.
  • CMP chemical mechanical polishing
  • the plurality of first semiconductor elements 21, the plurality of second semiconductor elements 22, the drive element 31, and the control element 32 are conductively bonded to the plurality of wirings 12.
  • the conductive bonding method described below is for the case where the bonding layer 29 is solder.
  • the plurality of first semiconductor elements 21, the plurality of second semiconductor elements 22, the drive element 31, and the control element 32 may be electrically bonded to the plurality of wirings 12 by Cu--Cu bonding.
  • the four electrodes 222 and the two second gate electrodes 223 are temporarily attached to the bonding layer 29.
  • the plurality of electrodes 311 of the drive element 31 and the plurality of electrodes 321 of the control element 32 are temporarily attached to the bonding layer 29 using a flip chip bonder.
  • the bonding layer 29 is melted by reflow.
  • the molten bonding layer 29 is solidified by cooling.
  • the first electrode 211, the second electrode 212, and the two first gate electrodes 213 of the plurality of first semiconductor elements 21, and the third electrode 221, the fourth electrode 222, and the two The second gate electrode 223 is electrically connected to the plurality of wirings 12 .
  • the plurality of electrodes 311 of the drive element 31 and the plurality of electrodes 321 of the control element 32 are electrically connected to the plurality of wirings 12 .
  • a mold resin 84 is formed to cover the plurality of wirings 12, the plurality of first semiconductor elements 21, the plurality of second semiconductor elements 22, the drive element 31, and the control element 32.
  • the mold resin 84 is a plurality of sealing resins 40 included in the semiconductor device A10 connected in a direction orthogonal to the first direction z.
  • the mold resin 84 is made of a material containing a black epoxy resin containing filler.
  • the mold resin 84 is formed by compression molding. At this time, the mold resin 84 is formed so as to be in contact with the main surface 811 of the base material 81.
  • a plurality of terminals 50 are formed to individually cover the plurality of communication wirings 13 exposed from the back surface 812 of the base material 81.
  • the plurality of terminals 50 are formed by electroless plating.
  • the base material 81 and the mold resin 84 are attached in both the second direction x and the third direction y. Divide into a plurality of pieces by cutting in a grid pattern. A dicing blade or the like is used for cutting. Thereby, the base material 81 and the mold resin 84, which have become individual pieces, become the substrate 11 and the sealing resin 40 included in the semiconductor device A10. Through the above steps, the semiconductor device A10 is obtained.
  • FIG. 22 a semiconductor device A11, which is a modification of the semiconductor device A10, will be described.
  • illustration of the sealing resin 40 is omitted for convenience of understanding.
  • the configuration of the plurality of first wirings 12A among the plurality of wirings 12 is different from the configuration of the semiconductor device A10.
  • Each of the plurality of first wirings 12A is divided into a plurality of regions.
  • the plurality of regions extend in the second direction x.
  • the plurality of regions are separated from each other in the third direction y.
  • the semiconductor device A10 includes a substrate 11 having a main surface 111 and a back surface 112, a first semiconductor element 21 having a first electrode 211 and a second electrode 212, and a structure between the substrate 11 and the first electrode 211 and the second electrode 212.
  • the wiring 12 includes a portion located at .
  • the first electrode 211 and the second electrode 212 are electrically connected to the wiring 12 .
  • the substrate 11 is provided with a recess 114 recessed from the main surface 111.
  • the wiring 12 is accommodated in the recess 114.
  • the wiring 12 has an exposed surface 121 that is flush with the main surface 111 .
  • the surface roughness of the exposed surface 121 is smaller than that of the back surface 112.
  • the exposed surface 121 of the wiring 12 of the semiconductor device A10 is exposed to the second metal layer 83 until the entire main surface 811 of the base material 81 is exposed in the step of forming the wiring 12 shown in FIG. 17 in the manufacturing process of the semiconductor device A10. obtained by grinding by chemical mechanical polishing. Thereby, the surface roughness of each of the exposed surface 121 and the main surface 111 of the substrate 11 becomes smaller than the surface roughness of the back surface 112 of the substrate 11.
  • the wiring 12 is accommodated in the recess 114 of the substrate 11.
  • the dimensions of the semiconductor device A10 in the first direction z can be reduced.
  • the semiconductor device A10 further includes a communication wiring 13, at least a portion of which is accommodated in the substrate 11.
  • the communication wiring 13 is connected to the wiring 12 and exposed from the back surface 112 of the substrate 11.
  • the communication wiring 13 has a first part 131 and a second part 132 located between the first part 131 and the wiring 12 in the first direction z.
  • the area of the first portion 131 is larger than the area of the second portion 132 when viewed in the first direction z.
  • heat generated from the first semiconductor element 21 is conducted to the wiring 12.
  • the heat conducted to the wiring 12 is conducted to the connection wiring 13. Therefore, by adopting this configuration, the thermal resistance of the communication wiring 13 in the first direction z is reduced, so that the heat conducted to the communication wiring 13 can be released to the outside more quickly.
  • FIGS. 23 to 25 A semiconductor device A20 according to a second embodiment of the present disclosure will be described based on FIGS. 23 to 25.
  • the same or similar elements as those of the semiconductor device A10 described above are denoted by the same reference numerals, and redundant explanation will be omitted.
  • illustration of the sealing resin 40 is omitted for convenience of understanding.
  • the semiconductor device A20 differs from the semiconductor device A10 in that it further includes an insulating layer 19.
  • the insulating layer 19 covers the main surface 111 of the substrate 11, the exposed surface 121 of the plurality of wirings 12, the plurality of first semiconductor elements 21, the plurality of second semiconductor elements 22, the driving It includes a portion located between the element 31 and the control element 32.
  • the dimension of the insulating layer 19 in the first direction z is smaller than the dimension of the sealing resin 40 in the first direction z.
  • the insulating layer 19 covers the main surface 111 and the exposed surfaces 121 of the plurality of interconnects 12.
  • the composition of the insulating layer 19 includes silicon dioxide, for example.
  • the composition of the insulating layer 19 may include silicon nitride (Si 3 N 4 ).
  • the insulating layer 19 is formed by plasma CVD (Chemical Vapor Deposition) under relatively low temperature conditions.
  • the insulating layer 19 is provided with a plurality of openings 191 penetrating in the first direction z.
  • the bonding layer 29 is housed in the plurality of openings 191 .
  • the insulating layer 19 includes a portion sandwiched between the plurality of wirings 12, the plurality of first semiconductor elements 21, the plurality of second semiconductor elements 22, the drive element 31, and the control element 32.
  • the plurality of first semiconductor elements 21, the plurality of second semiconductor elements 22, the drive element 31, and the control element 32 are in contact with the insulating layer 19.
  • the semiconductor device A20 includes a substrate 11 having a main surface 111 and a back surface 112, a first semiconductor element 21 having a first electrode 211 and a second electrode 212, and a structure between the substrate 11 and the first electrode 211 and the second electrode 212.
  • the wiring 12 includes a portion located at .
  • the first electrode 211 and the second electrode 212 are electrically connected to the wiring 12 .
  • the substrate 11 is provided with a recess 114 recessed from the main surface 111.
  • the wiring 12 is accommodated in the recess 114.
  • the wiring 12 has an exposed surface 121 that is flush with the main surface 111 .
  • the surface roughness of the exposed surface 121 is smaller than that of the back surface 112.
  • the semiconductor device A20 even in the semiconductor device A20, it is possible to suppress transmission loss related to high frequency transmission inside the semiconductor device A20. Further, the semiconductor device A20 has the same configuration as the semiconductor device A10, so that the same effects as the semiconductor device A10 can be achieved.
  • the semiconductor device A20 further includes an insulating layer 19 located between the main surface 111 of the substrate 11, the exposed surface 121 of the wiring 12, and the first semiconductor element 21. With this configuration, formation of a gap between the wiring 12 and the first semiconductor element 21 is prevented compared to the configuration of the semiconductor device A10. Therefore, it is possible to improve the dielectric strength of the semiconductor device A20.
  • the insulating layer 19 is provided with a plurality of openings 191 penetrating in the first direction z.
  • the bonding layer 29 is housed in the plurality of openings 191 .
  • the molten bonding layer 29 comes into contact with the surface defining the plurality of openings 191, the self-alignment effect of the molten bonding layer 29 can be further improved.
  • FIGS. 26 and 27 A semiconductor device A30 according to a third embodiment of the present disclosure will be described based on FIGS. 26 and 27.
  • the same or similar elements as those of the semiconductor device A10 described above are denoted by the same reference numerals, and redundant explanation will be omitted.
  • the cross-sectional position in FIG. 27 is the same as the cross-sectional position in FIG. 5 showing the semiconductor device A10.
  • the configurations of the plurality of connection wirings 13 and the plurality of terminals 50 are different from the configuration of the semiconductor device A10.
  • the second end surface 131B of the communication wiring 13 that is connected to the plurality of first wirings 12A among the plurality of communication wirings 13 is exposed from one of the two side surfaces 113 of the substrate 11.
  • the second end surface 131B of each of the plurality of communication wirings 13 individually connected to the plurality of control wirings 12H among the plurality of communication wirings 13 is exposed from the other of the two side surfaces 113 of the substrate 11.
  • the first terminal 50A and the plurality of control terminals 50E each have a bottom portion 51 and a side portion 52.
  • the bottom portion 51 is located on the opposite side of the plurality of interconnections 12 with respect to the plurality of communication interconnections 13 in the first direction z.
  • the bottom portion 51 individually covers the first end surface 131A of each of the plurality of communication wirings 13 exposed from the back surface 112 of the substrate 11.
  • the side portion 52 extends from the bottom portion 51 in the first direction z.
  • the side portion 52 individually covers the second end surface 131B of each of the plurality of communication wirings 13 exposed from either of the two side surfaces 113 of the substrate 11.
  • the semiconductor device A30 includes a substrate 11 having a main surface 111 and a back surface 112, a first semiconductor element 21 having a first electrode 211 and a second electrode 212, and a structure between the substrate 11 and the first electrode 211 and the second electrode 212.
  • the wiring 12 includes a portion located at .
  • the first electrode 211 and the second electrode 212 are electrically connected to the wiring 12 .
  • the substrate 11 is provided with a recess 114 recessed from the main surface 111.
  • the wiring 12 is accommodated in the recess 114.
  • the wiring 12 has an exposed surface 121 that is flush with the main surface 111 .
  • the surface roughness of the exposed surface 121 is smaller than that of the back surface 112.
  • the semiconductor device A30 has the same configuration as the semiconductor device A10, so that it can achieve the same effects as the semiconductor device A10.
  • the terminal 50 has a bottom portion 51 and side portions 52. With this configuration, melted solder adheres to the side portion 52 when the semiconductor device A30 is mounted on the wiring board. This promotes the formation of solder fillets. Therefore, the bonding strength of the semiconductor device A30 to the wiring board can be improved. Further, since the solder attached to the side portion 52 is easily visible, the mounting state of the semiconductor device A30 on the wiring board can be visually confirmed from the outside.
  • a semiconductor device A40 according to a fourth embodiment of the present disclosure will be described based on FIGS. 28 to 30.
  • the same or similar elements as those of the semiconductor device A10 described above are denoted by the same reference numerals, and redundant explanation will be omitted.
  • the configurations of the plurality of first semiconductor elements 21 and the plurality of second semiconductor elements 22 are different from the configuration of the semiconductor device A10.
  • the first upper surface 21A of each of the plurality of first semiconductor elements 21 and the second upper surface 22A of each of the plurality of second semiconductor elements 22 are connected to the top surface 41 of the sealing resin 40. exposed to the outside.
  • Each of the first upper surface 21A and the second upper surface 22A is flush with the top surface 41. Therefore, the dimension of the sealing resin 40 in the first direction z is smaller than the dimension of the sealing resin 40 included in the semiconductor device A10 in the first direction z.
  • the semiconductor device A40 includes a substrate 11 having a main surface 111 and a back surface 112, a first semiconductor element 21 having a first electrode 211 and a second electrode 212, and a structure between the substrate 11 and the first electrode 211 and the second electrode 212.
  • the wiring 12 includes a portion located at .
  • the first electrode 211 and the second electrode 212 are electrically connected to the wiring 12 .
  • the substrate 11 is provided with a recess 114 recessed from the main surface 111.
  • the wiring 12 is accommodated in the recess 114.
  • the wiring 12 has an exposed surface 121 that is flush with the main surface 111 .
  • the surface roughness of the exposed surface 121 is smaller than that of the back surface 112.
  • the semiconductor device A40 even in the semiconductor device A40, it is possible to suppress transmission loss related to high frequency transmission inside the semiconductor device A40. Furthermore, the semiconductor device A40 has the same configuration as the semiconductor device A10, so that it can achieve the same effects as the semiconductor device A10.
  • the first semiconductor element 21 is exposed to the outside from the top surface 41 of the sealing resin 40. With this configuration, heat generated from the first semiconductor element 21 can be efficiently released to the outside when the semiconductor device A40 is used. Furthermore, since the first upper surface 21A of the first semiconductor element 21 is flush with the top surface 41, the dimension of the sealing resin 40 in the first direction z can be made smaller. This contributes to miniaturization of the semiconductor device A40.
  • a semiconductor device A50 according to a fifth embodiment of the present disclosure will be described based on FIGS. 31 to 33.
  • the same or similar elements as those of the semiconductor device A10 described above are denoted by the same reference numerals, and redundant explanation will be omitted.
  • the semiconductor device A50 differs from the semiconductor device A10 in that it further includes a heat dissipation layer 60.
  • the heat dissipation layer 60 is located on the opposite side of the substrate 11 with respect to the plurality of first semiconductor elements 21 and the plurality of second semiconductor elements 22.
  • the heat dissipation layer 60 is in contact with the first upper surface 21A of each of the plurality of first semiconductor elements 21 and the second upper surface 22A of each of the plurality of second semiconductor elements 22.
  • the heat dissipation layer 60 is exposed to the outside from the top surface 41 of the sealing resin 40.
  • the periphery of the heat dissipation layer 60 surrounds the plurality of first semiconductor elements 21 and the plurality of second semiconductor elements 22 when viewed in the first direction z.
  • the composition of the heat dissipation layer 60 includes copper, for example.
  • the semiconductor device A50 includes a substrate 11 having a main surface 111 and a back surface 112, a first semiconductor element 21 having a first electrode 211 and a second electrode 212, and a structure between the substrate 11 and the first electrode 211 and the second electrode 212.
  • the wiring 12 includes a portion located at .
  • the first electrode 211 and the second electrode 212 are electrically connected to the wiring 12 .
  • the substrate 11 is provided with a recess 114 recessed from the main surface 111.
  • the wiring 12 is accommodated in the recess 114.
  • the wiring 12 has an exposed surface 121 that is flush with the main surface 111 .
  • the surface roughness of the exposed surface 121 is smaller than that of the back surface 112.
  • the semiconductor device A50 even in the semiconductor device A50, it is possible to suppress transmission loss related to high frequency transmission inside the semiconductor device A50. Furthermore, the semiconductor device A50 has the same configuration as the semiconductor device A10, so that it can achieve the same effects as the semiconductor device A10.
  • the semiconductor device A50 further includes a heat dissipation layer 60 located on the opposite side of the substrate 11 with respect to the first semiconductor element 21 in the first direction z.
  • the heat dissipation layer 60 is in contact with the first semiconductor element 21 .
  • the heat dissipation layer 60 is exposed to the outside from the sealing resin 40.
  • the present disclosure includes the embodiments described in the appendix below. Additional note 1. a substrate having a main surface and a back surface facing opposite to each other in a first direction; a first semiconductor element having a first electrode and a second electrode; Wiring including a portion located between the substrate and the first electrode and the second electrode, The first electrode and the second electrode are electrically connected to the wiring, The substrate is provided with a recess that is recessed from the main surface, The wiring is housed in the recess, The wiring has an exposed surface that is flush with the main surface, A semiconductor device, wherein the exposed surface has a surface roughness smaller than that of the back surface.
  • Appendix 3. further comprising a sealing resin that covers at least a portion of the first semiconductor element, The semiconductor device according to appendix 2, wherein the sealing resin overlaps the main surface and the exposed surface when viewed in the first direction.
  • Appendix 4. The semiconductor device according to appendix 3, wherein the sealing resin is in contact with the main surface and the exposed surface.
  • Appendix 5. further comprising an insulating layer located between the main surface and the exposed surface and the first semiconductor element, The semiconductor device according to appendix 3, wherein a dimension of the insulating layer in the first direction is smaller than a dimension of the sealing resin in the first direction.
  • Appendix 6. further comprising a communication wiring, at least a portion of which is housed in the substrate; The communication wiring is connected to the wiring, 6.
  • the semiconductor device according to any one of appendices 1 to 5, wherein the communication wiring is exposed from the back surface.
  • Appendix 7. The semiconductor device according to appendix 6, wherein the communication wiring and the wiring are in contact with the substrate.
  • Appendix 8. The semiconductor device according to appendix 7, wherein the composition of the substrate includes silicon dioxide.
  • Appendix 9. The communication wiring has a first part and a second part located between the first part and the wiring in the first direction, The first part is exposed from the back surface, The second part is connected to the wiring, 9.
  • the semiconductor device according to appendix 7 or 8, wherein the area of the first portion is larger than the area of the first portion when viewed in the first direction. Appendix 10.
  • Appendix 11. The semiconductor device according to appendix 10, wherein the communication wiring and the wiring are surrounded by a periphery of the main surface when viewed in the first direction.
  • Appendix 12. the terminal has a bottom portion and a side portion; The bottom portion is located on the opposite side of the wiring in the first direction with respect to the communication wiring, The semiconductor device according to appendix 10, wherein the side portion extends in the first direction from the bottom portion.
  • Appendix 13 The sealing resin has a top surface facing the same side as the main surface in the first direction, 6.
  • Appendix 14 further comprising a heat dissipation layer located on the opposite side of the substrate with respect to the first semiconductor element in the first direction, The heat dissipation layer is in contact with the first semiconductor element, 6.
  • Appendix 15. further comprising a second semiconductor element electrically connected to the second electrode, 6.
  • the wiring includes a first wiring conductively bonded to the first electrode, The first wiring is divided into a plurality of regions, The semiconductor device according to appendix 15, wherein the plurality of regions extend in the second direction and are separated from each other in a third direction perpendicular to the first direction and the second direction.
  • Appendix 17. further comprising a drive element electrically connected to the first semiconductor element and the second semiconductor element, and a control element electrically connected to the drive element, The semiconductor device according to appendix 15, wherein the drive element and the control element are located on the opposite side of the first semiconductor element with respect to the second semiconductor element in the second direction.
  • a base material having a main surface, forming a concave portion recessed from the main surface in the base material; forming a wiring housed in the recess; conductively bonding a first semiconductor element to the wiring,
  • the first semiconductor element has a first electrode and a second electrode facing the main surface,
  • the step of conductively bonding the first semiconductor element includes conductively bonding the first electrode and the second electrode to the wiring,
  • the step of forming the wiring includes forming a metal layer covering the recess and the main surface, and grinding the metal layer by chemical mechanical polishing until the entire main surface is exposed.
  • A10, A20, A30, A40, A50 Semiconductor device 11: Substrate 111: Main surface 112: Back surface 113: Side surface 114: Recess 115: Through hole 12: Wiring 12A: First wiring 12B: Second wiring 12C: Third wiring 12D: First gate wiring 12E: Second gate wiring 12F: Detection wiring 12G: Boot wiring 12H: Control wiring 12I: Relay wiring 121: Exposed surface 13: Connection wiring 131: First part 131A: First end surface 131B: Second End surface 132: Second part 19: Insulating layer 191: Opening 21: First semiconductor element 21A: First upper surface 211: First electrode 212: Second electrode 213: First gate electrode 22: Second semiconductor element 22A: Second Top surface 221: Third electrode 222: Fourth electrode 223: Second gate electrode 29: Bonding layer 31: Drive element 311: Electrode 32: Control element 321: Electrode 40: Sealing resin 41: Top surface 50: Terminal 50A: No.

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Abstract

半導体装置は、基板と、第１半導体素子と、配線とを備える。前記基板は、第１方向において互いに反対側を向く主面および裏面を有する。前記第１半導体素子は、第１電極および第２電極を有する。前記配線は、前記基板と前記第１電極および前記第２電極との間に位置する部分を含む。前記第１電極および前記第２電極は、前記配線に導電接合されている。前記基板には、前記主面から凹む凹部が設けられており、前記配線は、前記凹部に収容されている。前記配線は、前記主面と面一である露出面を有する。前記露出面の表面粗さは、前記裏面の表面粗さよりも小さい。

Description

半導体装置、および半導体装置の製造方法
　本開示は、半導体装置およびその製造方法に関する。
　特許文献１には、横型構造の半導体素子（ＨＥＭＴ）を備える半導体装置の一例が開示されている。半導体素子は、第１電極および第２電極を有する。当該半導体装置においては、半導体素子はダイパッドに接合されている。第１電極および第２電極は、ワイヤを介してダイパッドの周辺に位置する複数の端子リードに導通している。
　特許文献１に開示されている半導体装置においては、より効率的な電力変換を達成すべく、高周波である電気信号の伝送が求められることがある。高周波の電気信号に対応する電流は、導電体の表面近傍に集中して流れる。したがって、ワイヤや端子リードの表面が比較的粗い状態であると、表面近傍における電流の流れが阻害される。したがって、高周波伝送にかかる伝送損失が大きくなるという課題がある。
特開２０２０－１８８０８５号公報
　本開示は、従来よりも改良が施された半導体装置（延いてはその製造方法）を提供することを一の課題とする。特に本開示は、先述の事情に鑑み、装置の内部における高周波伝送にかかる伝送損失を抑制することが可能な半導体装置（延いてはその製造方法）を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、第１方向において互いに反対側を向く主面および裏面を有する基板と、第１電極および第２電極を有する第１半導体素子と、前記基板と前記第１電極および前記第２電極との間に位置する部分を含む配線と、を備える。前記第１電極および前記第２電極は、前記配線に導電接合されている。前記基板には、前記主面から凹む凹部が設けられており、前記配線は、前記凹部に収容されている。前記配線は、前記主面と面一である露出面を有する。前記露出面の表面粗さは、前記裏面の表面粗さよりも小さい。
　本開示の第２の側面によって提供される半導体装置の製造方法は、主面を有する基材において、前記主面から凹む凹部を前記基材に形成する工程と、前記凹部に収容された配線を形成する工程と、前記配線に第１半導体素子を導電接合する工程と、を備える。前記第１半導体素子は、前記主面に対向する第１電極および第２電極を有する。前記第１半導体素子を導電接合する工程は、前記配線に前記第１電極および前記第２電極が導電接合することを含む。前記配線を形成する工程は、前記凹部および前記主面を覆う金属層を形成することと、前記主面の全体が露出するまで前記金属層を化学機械研磨により研削することと、を含む。
　上記構成によれば、半導体装置の内部における高周波伝送にかかる伝送損失を抑制することが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体装置の平面図である。 図２は、図１に対応する平面図であり、封止樹脂の図示を省略している。 図３は、図２に対応する平面図であり、複数の第１半導体素子、複数の第２半導体素子、駆動素子および制御素子を透過している。 図４は、図１に示す半導体装置の底面図である。 図５は、図２のＶ－Ｖ線に沿う断面図である。 図６は、図２のＶＩ－ＶＩ線に沿う断面図である。 図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９は、図２の部分拡大図である。 図１０は、図５の部分拡大図であり、基板の主面、および配線を示している。 図１１は、図５の部分拡大図であり、基板の裏面を示している。 図１２は、図１に示す半導体装置の製造工程を説明する断面図である。 図１３は、図１に示す半導体装置の製造工程を説明する断面図である。 図１４は、図１に示す半導体装置の製造工程を説明する断面図である。 図１５は、図１に示す半導体装置の製造工程を説明する断面図である。 図１６は、図１に示す半導体装置の製造工程を説明する断面図である。 図１７は、図１に示す半導体装置の製造工程を説明する断面図である。 図１８は、図１に示す半導体装置の製造工程を説明する断面図である。 図１９は、図１に示す半導体装置の製造工程を説明する断面図である。 図２０は、図１に示す半導体装置の製造工程を説明する断面図である。 図２１は、図１に示す半導体装置の製造工程を説明する断面図である。 図２２は、本開示の第１実施形態の変形例にかかる半導体装置の平面図であり、封止樹脂の図示を省略している。 図２３は、本開示の第２実施形態にかかる半導体装置の平面図であり、封止樹脂の図示を省略している。 図２４は、図２３のＸＸＩＶ－ＸＸＩＶ線に沿う断面図である。 図２５は、図２３のＸＸＶ－ＸＸＶ線に沿う断面図である。 図２６は、本開示の第３実施形態にかかる半導体装置の底面図である。 図２７は、図２６に示す半導体装置の断面図である。 図２８は、本開示の第４実施形態にかかる半導体装置の平面図である。 図２９は、図２８のＸＸＩＸ－ＸＸＩＸ線に沿う断面図である。 図３０は、図２８のＸＸＸ－ＸＸＸ線に沿う断面図である。 図３１は、本開示の第５実施形態にかかる半導体装置の平面図である。 図３２は、図３１のＸＸＸＩＩ－ＸＸＸＩＩ線に沿う断面図である。 図３３は、図３１のＸＸＸＩＩＩ－ＸＸＸＩＩＩ線に沿う断面図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　第１実施形態：
　図１～図１１に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１１、複数の配線１２、複数の連絡配線１３、複数の第１半導体素子２１、複数の第２半導体素子２２、接合層２９、駆動素子３１、制御素子３２、封止樹脂４０、および複数の端子５０を備える。半導体装置Ａ１０は、配線基板に表面実装される樹脂パッケージ形式によるものである。ここで、図２は、理解の便宜上、封止樹脂４０の図示を省略している。図３は、理解の便宜上、図２に対して複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２を透過している。図３では、透過した複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２を想像線（二点鎖線）で示している。
　半導体装置Ａ１０の説明においては、便宜上、後述する基板１１の主面１１１の法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘに対して直交する方向を「第３方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、第１方向ｚに視て矩形状である。
　半導体装置Ａ１０は、外部から半導体装置Ａ１０に供給された直流電力を、複数の第１半導体素子２１、および複数の第２半導体素子２２により三相交流電力に変換する。半導体装置Ａ１０は、たとえばブラシレスＤＣモータの駆動制御に用いられる。
　基板１１には、図５～図８に示すように、複数の配線１２が配置されるとともに、複数の連絡配線１３の各々の少なくとも一部が収容されている。基板１１は、電気絶縁性を有する。基板１１は、ガラスを含む材料からなる。当該ガラスは、たとえば、ソーダ石灰ガラス、ホウケイ酸ガラスおよび石英ガラスのいずれかである。したがって、基板１１の組成は、二酸化ケイ素（ＳｉＯ2）を含む。
　図５および図６に示すように、基板１１は、主面１１１、裏面１１２、２つの側面１１３、複数の凹部１１４、および複数の貫通孔１１５を有する。主面１１１および裏面１１２は、第１方向ｚにおいて互いに反対側を向く。主面１１１は、封止樹脂４０に対向している。裏面１１２は、外部に露出している。この他、半導体装置Ａ１０は、裏面１１２を覆う絶縁体を具備してもよい。当該絶縁体は、たとえば黒色のエポキシ樹脂を含む材料からなる。半導体装置Ａ１０を配線基板に実装した際、裏面１１２が当該配線基板に対向する。
　図２～図６に示すように、２つの側面１１３は、第２方向ｘにおいて互いに反対側を向く。２つの側面１１３は、第２方向ｘにおいて互いに離れている。
　図５～図１０に示すように、複数の凹部１１４は、基板１１から凹んでいる。図５～図８に示すように、複数の貫通孔１１５は、第１方向ｚにおいて裏面１１２と複数の基板１１との間に位置する。複数の貫通孔１１５は、裏面１１２につながっている。複数の貫通孔１１５の各々は、複数の凹部１１４のいずれかにつながっている。複数の貫通孔１１５の各々の第１方向ｚの寸法は、複数の凹部１１４の各々の第１方向ｚの寸法よりも大きい。
　複数の第１半導体素子２１は、図２、図５および図６に示すように、基板１１の主面１１１に対向している。複数の第１半導体素子２１は、第３方向ｙに沿って配列されている。複数の第１半導体素子２１は、主として電力変換に用いられるトランジスタ（スイッチング素子）である。複数の第１半導体素子２１は、たとえば窒化物半導体を含む材料からなる。半導体装置Ａ１０においては、複数の第１半導体素子２１は、窒化ガリウム（ＧａＮ）を含む材料からなるＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）である。
　図２、図５および図６に示すように、複数の第１半導体素子２１の各々は、第１上面２１Ａ、第１電極２１１、第２電極２１２、および２つの第１ゲート電極２１３を有する。第１上面２１Ａは、第１方向ｚにおいて基板１１の主面１１１と同じ側を向く。第１電極２１１、第２電極２１２、および２つの第１ゲート電極２１３は、第１方向ｚにおいて第１上面２１Ａが位置する側とは反対側に位置する。したがって、第１電極２１１、第２電極２１２、および２つの第１ゲート電極２１３は、基板１１に対向している。
　図２に示すように、第１電極２１１および第２電極２１２は、第３方向ｙに延びている。第１電極２１１および第２電極２１２は、第２方向ｘにおいて互いに離れている。第１電極２１１には、第１半導体素子２１により変換される前の電力に対応する電流が流れる。したがって、第１電極２１１は、第１半導体素子２１のドレインに相当する。第２電極２１２には、第１半導体素子２１により変換された後の電力に対応する電流が流れる。したがって、第２電極２１２は、第１半導体素子２１のソースに相当する。
　図２に示すように、２つの第１ゲート電極２１３は、第２電極２１２の第３方向ｙの両側に位置する。２つの第１ゲート電極２１３の少なくともいずれかには、第１半導体素子２１を駆動するためのゲート電圧が印加される。第１方向ｚに視て、２つの第１ゲート電極２１３の各々の面積は、第１電極２１１および第２電極２１２の各々の面積よりも小さい。第１半導体素子２１における第１電極２１１、第２電極２１２、および２つの第１ゲート電極２１３の形状および配置形態は一例である。
　複数の第２半導体素子２２は、図２、図７および図８に示すように、基板１１の主面１１１に対向している。複数の第２半導体素子２２は、第２方向ｘにおいて複数の第１半導体素子２１から離れている。複数の第２半導体素子２２は、第３方向ｙに沿って配列されている。複数の第２半導体素子２２は、複数の第１半導体素子２１と同一構造および同一機能の素子である。したがって、複数の第２半導体素子２２の説明においては、複数の第１半導体素子２１の説明と重複する内容を省略する。
　図２、図７および図８に示すように、複数の第２半導体素子２２の各々は、第２上面２２Ａ、第３電極２２１、第４電極２２２、および２つの第２ゲート電極２２３を有する。第２上面２２Ａは、第１方向ｚにおいて基板１１の主面１１１と同じ側を向く。第３電極２２１、第４電極２２２、および２つの第２ゲート電極２２３は、第１方向ｚにおいて第２上面２２Ａが位置する側とは反対側に位置する。したがって、第３電極２２１、第４電極２２２、および２つの第２ゲート電極２２３は、基板１１に対向している。
　第３電極２２１の構造および機能は、第１半導体素子２１の第１電極２１１の構造および機能に相当する。第４電極２２２の構造および機能は、第１半導体素子２１の第２電極２１２の構造および機能に相当する。２つの第２ゲート電極２２３の構造および機能は、第１半導体素子２１の２つの第１ゲート電極２１３の構造および機能に相当する。第１半導体素子２１の場合と同様に、第２半導体素子２２における第３電極２２１、複数の第４電極２２２、および２つの第２ゲート電極２２３の形状および配置形態は一例である。
　駆動素子３１は、図２、図５および図６に示すように、基板１１の主面１１１に対向している。駆動素子３１は、第２方向ｘにおいて複数の第２半導体素子２２を基準として複数の第１半導体素子２１とは反対側に位置する。駆動素子３１は、複数の第１半導体素子２１、および複数の第２半導体素子２２に導通している。駆動素子３１は、複数の第１半導体素子２１の各々の２つの第１ゲート電極２１３と、複数の第２半導体素子２２の各々の２つの第２ゲート電極２２３とにゲート電圧を印加するゲートドライバである。駆動素子３１は、複数の電極３１１を有する。複数の電極３１１は、基板１１に対向している。
　制御素子３２は、図２、図５および図６に示すように、基板１１の主面１１１に対向している。制御素子３２は、第２方向ｘにおいて複数の第２半導体素子２２を基準として複数の第１半導体素子２１とは反対側に位置する。さらに制御素子３２は、第２方向ｘにおいて駆動素子３１を基準として複数の第２半導体素子２２とは反対側に位置する。制御素子３２は、駆動素子３１に導通している。制御素子３２は、駆動素子３１を制御する。制御素子３２は、複数の電極３２１を有する。複数の電極３２１は、基板１１に対向している。
　複数の配線１２は、図３、および図５～図８に示すように、基板１１の複数の凹部１１４に収容されている。複数の配線１２は、基板１１に接している。複数の配線１２の組成は、たとえば銅（Ｃｕ）を含む。複数の配線１２は、複数の連絡配線１３、および複数の端子５０とともに、複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２と、半導体装置Ａ１０が実装される配線基板との導電経路を構成している。
　図５～図９に示すように、複数の配線１２は、基板１１の主面１１１と面一である露出面１２１を有する。したがって、複数の配線１２は、主面１１１から突出していない。図１０および図１１に示すように、複数の配線１２の各々の露出面１２１の表面粗さは、基板１１の裏面１１２の表面粗さよりも小さい。あわせて、主面１１１の表面粗さは、裏面１１２の表面粗さよりも小さい。
　図３に示すように、第１方向ｚに視て、複数の配線１２は、基板１１の主面１１１の周縁に囲まれている。複数の配線１２は、複数の第１配線１２Ａ、複数の第２配線１２Ｂ、複数の第３配線１２Ｃ、複数の第１ゲート配線１２Ｄ、複数の第２ゲート配線１２Ｅ、２つの検出配線１２Ｆ、複数のブート配線１２Ｇ、複数の制御配線１２Ｈ、および複数の中継配線１２Ｉを含む。
　図３に示すように、複数の第１配線１２Ａは、第３方向ｙに沿って配列されている。図５に示すように、複数の第１半導体素子２１の第１電極２１１は、接合層２９を介して複数の第１配線１２Ａに個別に導電接合されている。接合層２９は、たとえばハンダである。この他、接合層２９は、Ｃｕ－Ｃｕ接合に伴って形成される柱状金属でもよい。
　図３に示すように、複数の第２配線１２Ｂは、第２方向ｘにおいて複数の第１ゲート配線１２Ｄを間に挟んで複数の第１配線１２Ａとは反対側に位置する。複数の第２配線１２Ｂは、第３方向ｙに沿って配列されている。図５に示すように、複数の第１半導体素子２１の第２電極２１２は、接合層２９を介して複数の第２配線１２Ｂに個別に導電接合されている。さらに図７に示すように、複数の第２半導体素子２２の第３電極２２１は、接合層２９を介して複数の第２配線１２Ｂに個別に導電接合されている。したがって、複数の第２半導体素子２２の第３電極２２１は、複数の第２配線１２Ｂを介して複数の第１半導体素子２１の第２電極２１２に個別に導通している。
　図３に示すように、複数の第３配線１２Ｃは、第２方向ｘにおいて複数の第２配線１２Ｂを基準として複数の第１ゲート配線１２Ｄとは反対側に位置する。複数の第３配線１２Ｃは、第２方向ｘにおいて複数の第２配線１２Ｂの隣に位置する。複数の第３配線１２Ｃは、第３方向ｙに沿って配列されている。図８に示すように、複数の第２半導体素子２２の第４電極２２２は、複数の第３配線１２Ｃに個別に導電接合されている。
　図６に示すように、複数の第１半導体素子２１の各々の２つの第１ゲート電極２１３は、接合層２９を介して複数の第１ゲート配線１２Ｄのいずれかに導電接合されている。図８に示すように、複数の第２半導体素子２２の各々の２つの第２ゲート電極２２３は、接合層２９を介して複数の第２ゲート配線１２Ｅのいずれかに導電接合されている。さらに、複数の第１ゲート配線１２Ｄ、および複数の第２ゲート配線１２Ｅの各々には、接合層２９を介して駆動素子３１の複数の電極３１１のいずれかが導電接合されている。
　２つの検出配線１２Ｆ、および複数のブート配線１２Ｇの各々には、接合層２９を介して駆動素子３１の複数の電極３１１のいずれかが導電接合されている。
　図５に示すように、複数の制御配線１２Ｈの各々には、接合層２９を介して制御素子３２の複数の電極３２１のいずれかが導電接合されている。さらに複数の制御配線１２Ｈのいくつかには、駆動素子３１の複数の電極３１１のいくつかが個別に導電接合されている。
　図３に示すように、複数の中継配線１２Ｉは、第２方向ｘにおいて駆動素子３１と制御素子３２との間に位置する部分を含む。複数の中継配線１２Ｉは、第３方向ｙに沿って配列されている。複数の中継配線１２Ｉの各々には、接合層２９を介して駆動素子３１の複数の電極３１１のいずれかと、接合層２９を介して制御素子３２の複数の電極３２１のいずれかとが導電接合されている。これにより、制御素子３２は、駆動素子３１に導通している。
　複数の連絡配線１３は、図５～図８に示すように、少なくとも一部が基板１１に収容されている。複数の連絡配線１３は、基板１１に接している。複数の連絡配線１３は、複数の第１配線１２Ａ、複数の第２配線１２Ｂ、複数の第３配線１２Ｃ、２つの検出配線１２Ｆ、複数のブート配線１２Ｇ、および複数の制御配線１２Ｈと、複数の端子５０とを相互に導通させる。したがって、複数の連絡配線１３の各々は、これらに該当する複数の配線１２のいずれかにつながっている。複数の連絡配線１３は、基板１１の裏面１１２から露出している。図３に示すように、第１方向ｚに視て、複数の連絡配線１３は、基板１１の主面１１１の周縁に囲まれている。複数の連絡配線１３の組成は、たとえば銅（Ｃｕ）を含む。
　図３～図８に示すように、複数の連絡配線１３の各々は、第１部１３１と、少なくとも１つ以上の第２部１３２とを有する。第２部１３２は、第１方向ｚにおいて第１部１３１と複数の配線１２のいずれかとの間に位置する。第１部１３１は、基板１１の裏面１１２から露出している。第２部１３２は、配線１２につながっている。図９に示すように、第１方向ｚに視て、第１部１３１の面積は、第２部１３２の面積よりも大きい。
　図５～図８に示すように、複数の連絡配線１３の各々の第１部１３１は、基板１１の主面１１１から露出する第１端面１３１Ａを有する。さらに、複数の連絡配線１３の第１部１３１のうち、複数の第１配線１２Ａに導通する連絡配線１３の第１部１３１と、複数の制御配線１２Ｈに個別に導通する複数の連絡配線１３の各々の第１部１３１とは、第２方向ｘを向く第２端面１３１Ｂを有する。第２端面１３１Ｂは、基板１１の２つの側面１１３のうち第２端面１３１Ｂから最も近くに位置する側面１１３と同じ向きを向く。
　封止樹脂４０は、図１、および図５～図８に示すように、複数の配線１２、複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２を覆っている。封止樹脂４０は、電気絶縁性を有する。封止樹脂４０は、たとえば黒色のエポキシ樹脂を含む材料からなる。図１、および図５～図８に示すように、封止樹脂４０は、頂面４１を有する。頂面４１は、第１方向ｚにおいて基板１１の主面１１１と同じ側を向く。
　第１方向ｚに視て、封止樹脂４０は、基板１１の主面１１１と、複数の配線１２の各々の露出面１２１とに重なる。図５～図８に示すように、半導体装置Ａ１０においては、封止樹脂４０は、主面１１１と、複数の配線１２の各々の露出面１２１とに接している。
　複数の端子５０は、図４に示すように、複数の連絡配線１３を個別に覆い、かつ外部に露出している。図５～図８に示すように、複数の端子５０は、基板１１の裏面１１２から露出する複数の連絡配線１３の第１端面１３１Ａを個別に覆っている。複数の端子５０がハンダを介して配線基板に導線接合されることによって、半導体装置Ａ１０が配線基板に実装される。複数の端子５０は、複数の金属層を含む。当該複数の金属層は、複数の連絡配線１３のいずれかに近い方から、ニッケル層および金（Ａｕ）層の順に積層されたものである。この他、当該複数の金属層は、複数の連絡配線１３のいずれかに近い方から、ニッケル層、パラジウム（Ｐｄ）層および金層の順に積層されたものでもよい。
　図４に示すように、複数の端子５０は、第１端子５０Ａ、複数の第２端子５０Ｂ、第３端子５０Ｃ、複数のブート端子５０Ｄ、および複数の制御端子５０Ｅを含む。
　第１端子５０Ａは、複数の第１配線１２Ａと、２つの検出配線１２Ｆの一方とに導通している。第３端子５０Ｃは、複数の第３配線１２Ｃと、２つの検出配線１２Ｆの他方とに導通している。第１端子５０Ａおよび第３端子５０Ｃには、複数の第１半導体素子２１、および複数の第２半導体素子２２が変換する対象である直流電力が入力される。第１端子５０Ａは、正極（Ｐ端子）である。第３端子５０Ｃは、負極（Ｎ端子）である。
　複数の第２端子５０Ｂは、複数の第２配線１２Ｂに個別に導通している。さらに複数の第２端子５０Ｂは、半導体装置Ａ１０の外部に位置する複数のコンデンサに個別に導通している。当該複数のコンデンサは、半導体装置Ａ１０にかかるブートストラップ回路の一要素である。複数の第２端子５０Ｂから、複数の第１半導体素子２１、および複数の第２半導体素子２２により変換されたＵ相、Ｖ相およびＷ相の三相交流電力が出力される。当該三相交流電力により、半導体装置Ａ１０の外部に位置するモータが駆動制御される。
　複数のブート端子５０Ｄは、複数のブート配線１２Ｇに個別に導通している。さらに複数のブート端子５０Ｄは、半導体装置Ａ１０の外部に位置する複数のコンデンサに導通している。駆動素子３１が複数の第１半導体素子２１のいずれかの２つの第１ゲート電極２１３にゲート電圧を印加する際、当該複数のコンデンサのいずれかに導通するブート端子５０Ｄおよびブート配線１２Ｇを介して駆動素子３１に電流が流れる。
　複数の制御端子５０Ｅの各々は、複数の制御配線１２Ｈに個別に導通している。したがって、複数の制御端子５０Ｅの各々は、駆動素子３１および制御素子３２の少なくともいずれかに導通している。複数の制御端子５０Ｅのいずれかには、駆動素子３１および制御素子３２を駆動するための電力が入力される。複数の制御端子５０Ｅのいずれかには、制御素子３２への電気信号が入力される。さらに制御端子５０Ｅのいずれかから、制御素子３２からの電気信号が出力される。
　次に、図１２～図２１に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図１２～図２１の断面位置は、図５の断面位置と同一である。
　最初に、図１２に示すように、基材８１に複数の第１凹部８１３を形成する。基材８１は、半導体装置Ａ１０が具備する基板１１が第１方向ｚに対して直交する方向に複数連なったものである。基材８１は、第１方向ｚにおいて互いに反対側を向く主面８１１および裏面８１２を有する。基材８１は、ガラスを含む材料からなる。複数の第１凹部８１３の形成にあたっては、まず、リソグラフィパターニングによって裏面８１２に対して第１マスク層８８１を形成する。次いで、反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）により、裏面８１２から凹む複数の第１凹部８１３を形成する。最後に、第１マスク層８８１を除去する。以上により、複数の第１凹部８１３の形成が完了する。
　次いで、図１３に示すように、複数の第１凹部８１３に個別に収容された複数の第１金属層８２を形成する。複数の第１金属層８２は、半導体装置Ａ１０が具備する複数の連絡配線１３の第１部１３１となる。複数の第１金属層８２の形成にあたっては、まず、基材８１の裏面８１２と、複数の第１凹部８１３を規定する基材８１の面とを覆う下地層を形成する。下地層は、基材８１に接し、かつチタンからなる金属薄膜と、当該金属薄膜に積層され、かつ銅からなる金属薄膜とを含む。下地層は、スパッタリングにより形成される。次いで、下地層に対してリソグラフィパターニングを施す。次いで、下地層を導電経路とした電解めっきにより複数の第１凹部８１３に個別に収納された複数の銅めっき層を形成する。次いで、リソグラフィパターニングにかかるマスク層を除去する。最後に、裏面８１２を覆う下地層を硫酸（Ｈ2ＳＯ4）および過酸化水素（Ｈ2Ｏ2）の混合溶液を用いたウェットエッチングにより除去される。以上により、複数の第１金属層８２の形成が完了する。
　次いで、図１４に示すように、基材８１に複数の第２凹部８１４を形成する。複数の第２凹部８１４の形成にあたっては、まず、リソグラフィパターニングによって主面８１１に対して第２マスク層８８２を形成する。次いで、反応性イオンエッチングにより、主面８１１から凹む複数の第２凹部８１４を形成する。最後に、第２マスク層８８２を除去する。以上により、複数の第２凹部８１４の形成が完了する。第１方向ｚに視て、複数の第２凹部８１４のいずれかは、複数の第１凹部８１３のいずれかに重なる。ただし、本工程においては、複数の第２凹部８１４の各々が、複数の第１凹部８１３のいずれにもつながらないようにする。
　次いで、図１５に示すように、基材８１に複数の第３凹部８１５を形成する。複数の第３凹部８１５の形成にあたっては、まず、リソグラフィパターニングによって主面８１１に対して第３マスク層８８３を形成する。次いで、反応性イオンエッチングにより、主面８１１から凹む複数の第３凹部８１５を形成する。ここで、図１４に示す工程により形成された複数の第２凹部８１４の各々は、複数の第３凹部８１５のいずれかの一部となる。さらに、複数の第３凹部８１５のうち、複数の第２凹部８１４のいずれかを一部とするものは、本工程において複数の第１凹部８１３のいずれかにつながるようにする。最後に、第３マスク層８８３を除去する。以上により、複数の第３凹部８１５の形成が完了する。複数の第３凹部８１５の各々の一部は、半導体装置Ａ１０が具備する基板１１の複数の凹部１１４のいずれかとなる。
　次いで、図１６および図１７に示すように、基材８１の複数の第３凹部８１５に収容された複数の配線１２を形成する。あわせて、複数の第３凹部８１５と、基材８１の複数の第１凹部８１３とに収容された複数の連絡配線１３を形成する。
　まず、図１６に示すように、基材８１の主面８１１と、基材８１の複数の第３凹部８１５とを覆う第２金属層８３を形成する。第２金属層８３の形成にあたっては、まず、主面８１１と、複数の第３凹部８１５を規定する基材８１の面と、複数の第３凹部８１５から露出する複数の第１金属層８２の面とを覆う下地層を形成する。下地層は、基材８１、および複数の第１金属層８２に接し、かつチタンからなる金属薄膜と、当該金属薄膜に積層され、かつ銅からなる金属薄膜とを含む。下地層は、スパッタリングにより形成される。次いで、下地層を導電経路とした電解めっきにより銅めっき層を形成する。この際、主面８１１の上に位置する当該銅めっき層の部分の第１方向ｚの寸法が所定値以上となるようにする。以上により、第２金属層８３の形成が完了する。
　次いで、図１７に示すように、基材８１の主面８１１の全体が露出するまで第２金属層８３を化学機械研磨（Chemical Mechanical Polishing；ＣＭＰ）により研削する。これにより、各々が露出面１２１を有する複数の配線１２が形成される。あわせて、複数の連絡配線１３が形成される。すなわち、研削された第２金属層８３は、複数の配線１２と、複数の連絡配線１３の第２部１３２となる。複数の配線１２の露出面１２１と、主面８１１との各々の表面粗さは、基材８１の裏面８１２の表面粗さよりも小さい。
　次いで、図１８に示すように、複数の配線１２に、複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２を導電接合する。以下に示す導電接合の方法は、接合層２９がハンダである場合である。この他、Ｃｕ－Ｃｕ接合によって、複数の配線１２に、複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２を導電接合してもよい。
　まず、フリップチップボンダを用いて、複数の第１半導体素子２１の第１電極２１１、第２電極２１２および２つの第１ゲート電極２１３と、複数の第２半導体素子２２の第３電極２２１、第４電極２２２および２つの第２ゲート電極２２３とを、接合層２９に仮付けする。次いで、フリップチップボンダを用いて、駆動素子３１の複数の電極３１１と、制御素子３２の複数の電極３２１とを、接合層２９に仮付けする。次いで、接合層２９をリフローにより溶融させる。最後に、溶融した接合層２９を冷却により固化させる。これにより、複数の第１半導体素子２１の第１電極２１１、第２電極２１２および２つの第１ゲート電極２１３と、複数の第２半導体素子２２の第３電極２２１、第４電極２２２および２つの第２ゲート電極２２３とが、複数の配線１２に導電接合される。あわせて、駆動素子３１の複数の電極３１１と、制御素子３２の複数の電極３２１とが、複数の配線１２に導電接合される。
　次いで、図１９に示すように、複数の配線１２、複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２を覆うモールド樹脂８４を形成する。モールド樹脂８４は、半導体装置Ａ１０が具備する封止樹脂４０が第１方向ｚに対して直交する方向に複数連なったものである。モールド樹脂８４は、フィラーが含有された黒色のエポキシ樹脂を含む材料からなる。モールド樹脂８４は、コンプレッション成型により形成される。この際、モールド樹脂８４は、基材８１の主面８１１に接するように形成される。
　次いで、図２０に示すように、基材８１の裏面８１２から露出する複数の連絡配線１３を個別に覆う複数の端子５０を形成する。複数の端子５０は、無電解めっきにより形成される。
　最後に、図２１に示すように、モールド樹脂８４の第１方向ｚを向く面にテープ８９を貼り付けた後、基材８１およびモールド樹脂８４を第２方向ｘおよび第３方向ｙの双方に沿った格子状に切断することにより、複数の個片に分割する。切断には、ダイシングブレードなどが用いられる。これにより、個片となった基材８１およびモールド樹脂８４が、半導体装置Ａ１０が具備する基板１１および封止樹脂４０となる。以上の工程を経ることにより、半導体装置Ａ１０が得られる。
　変形例：
　次に、図２２に基づき、半導体装置Ａ１０の変形例である半導体装置Ａ１１について説明する。ここで、図２２は、理解の便宜上、封止樹脂４０の図示を省略している。
　図２２に示すように、半導体装置Ａ１１においては、複数の配線１２のうち複数の第１配線１２Ａの構成が、半導体装置Ａ１０の当該構成と異なる。複数の第１配線１２Ａの各々は、複数の領域に分割されている。当該複数の領域は、第２方向ｘに延びている。当該複数の領域は、第３方向ｙにおいて互いに離れている。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、主面１１１および裏面１１２を有する基板１１と、第１電極２１１および第２電極２１２を有する第１半導体素子２１と、基板１１と第１電極２１１および第２電極２１２との間に位置する部分を含む配線１２とを備える。第１電極２１１および第２電極２１２は、配線１２に導電接合されている。基板１１には、主面１１１から凹む凹部１１４が設けられている。配線１２は、凹部１１４に収容されている。配線１２は、主面１１１と面一である露出面１２１を有する。露出面１２１の表面粗さは、裏面１１２の表面粗さよりも小さい。本構成をとることにより、配線１２において露出面１２１の付近を流れる電流の損失が低減される。ここで、配線１２に流れる電流のうち信号周波数が相対的に高い電流は、露出面１２１の付近を流れる。したがって、配線１２においては、高周波伝送に寄与する電流がより円滑に流れる。したがって、本構成によれば、半導体装置Ａ１０の内部における高周波伝送にかかる伝送損失を抑制することが可能となる。
　半導体装置Ａ１０の配線１２の露出面１２１は、半導体装置Ａ１０の製造工程のうち図１７に示す配線１２を形成する工程において、基材８１の主面８１１の全体が露出するまで第２金属層８３を化学機械研磨により研削することによって得られる。これにより、露出面１２１と、基板１１の主面１１１の各々の表面粗さは、基板１１の裏面１１２の表面粗さよりも小さいものとなる。
　配線１２は、基板１１の凹部１１４に収容されている。本構成をとることにより、半導体装置Ａ１０の第１方向ｚの寸法を縮小することができる。
　半導体装置Ａ１０は、少なくとも一部が基板１１に収容された連絡配線１３をさらに備える。連絡配線１３は、配線１２につながり、かつ基板１１の裏面１１２から露出している。本構成をとることにより、配線１２の全体が封止樹脂４０に覆われた構成であっても、半導体装置Ａ１０の寸法を拡大することなく配線１２から半導体装置Ａ１０が実装される配線基板に至る導電経路を確保することができる。
　連絡配線１３は、第１部１３１と、第１方向ｚにおいて第１部１３１と配線１２との間に位置する第２部１３２とを有する。第１方向ｚに視て、第１部１３１の面積は、第２部１３２の面積よりも大きい。ここで、半導体装置Ａ１０の使用の際、第１半導体素子２１から発した熱は、配線１２に伝導される。配線１２に伝導された熱は、連絡配線１３に伝導される。そこで、本構成をとることにより、連絡配線１３の第１方向ｚにおける熱抵抗が低減されるため、連絡配線１３に伝導された熱をより速やかに外部に放出することができる。
　第２実施形態：
　図２３～図２５に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２３は、理解の便宜上、封止樹脂４０の図示を省略している。
　半導体装置Ａ２０においては、絶縁層１９をさらに備えることが、半導体装置Ａ１０の場合と異なる。
　絶縁層１９は、図２４および図２５に示すように、基板１１の主面１１１、および複数の配線１２の露出面１２１と、複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２との間に位置する部分を含む。絶縁層１９の第１方向ｚの寸法は、封止樹脂４０の第１方向ｚの寸法よりも小さい。図２３に示すように、絶縁層１９は、主面１１１と、複数の配線１２の露出面１２１とを覆っている。絶縁層１９の組成は、たとえば二酸化ケイ素を含む。この他、絶縁層１９の組成は、窒化ケイ素（Ｓｉ3Ｎ4）を含む場合でもよい。絶縁層１９は、比較的低温条件下でのプラズマＣＶＤ（Chemical Vapor Deposition）により形成される。
　図２４および図２５に示すように、絶縁層１９には、第１方向ｚに貫通する複数の開口１９１が設けられている。複数の開口１９１には、接合層２９が収容されている。絶縁層１９は、複数の配線１２と、複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２と、の間に挟まれた部分を含む。半導体装置Ａ２０においては、複数の第１半導体素子２１、複数の第２半導体素子２２、駆動素子３１および制御素子３２は、絶縁層１９に接している。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、主面１１１および裏面１１２を有する基板１１と、第１電極２１１および第２電極２１２を有する第１半導体素子２１と、基板１１と第１電極２１１および第２電極２１２との間に位置する部分を含む配線１２とを備える。第１電極２１１および第２電極２１２は、配線１２に導電接合されている。基板１１には、主面１１１から凹む凹部１１４が設けられている。配線１２は、凹部１１４に収容されている。配線１２は、主面１１１と面一である露出面１２１を有する。露出面１２１の表面粗さは、裏面１１２の表面粗さよりも小さい。したがって、本構成によれば、半導体装置Ａ２０においても、半導体装置Ａ２０の内部における高周波伝送にかかる伝送損失を抑制することが可能となる。さらに半導体装置Ａ２０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ２０は、基板１１の主面１１１、および配線１２の露出面１２１と、第１半導体素子２１との間に位置する絶縁層１９をさらに備える。本構成をとることにより、半導体装置Ａ１０の構成と比較して、配線１２と第１半導体素子２１との間に空隙が形成されることが防止される。したがって、半導体装置Ａ２０の絶縁耐圧の向上を図ることが可能となる。
　絶縁層１９には、第１方向ｚに貫通する複数の開口１９１が設けられている。複数の開口１９１には、接合層２９が収容されている。本構成をとることにより、第１半導体素子２１の第１電極２１１および第２電極２１２を配線１２にハンダを用いて導電接合する際、溶融した接合層２９は複数の開口１９１において堰き止められる。ここで、配線１２の露出面１２１は、比較的滑らかである。このため、露出面１２１の上において、溶融した接合層２９は、より濡れ拡がりやすい。したがって、本作用効果は、本願発明の欠点を補うものとなる。
　さらに、溶融した接合層２９が複数の開口１９１を規定する面に接触することにより、溶融した接合層２９が備えるセルフアライメントの作用効果をより向上させることができる。
　第３実施形態：
　図２６および図２７に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２７の断面位置は、半導体装置Ａ１０を示す図５の断面位置と同一である。
　半導体装置Ａ３０においては、複数の連絡配線１３、および複数の端子５０の構成が、半導体装置Ａ１０の当該構成と異なる。
　図２７に示すように、複数の連絡配線１３のうち複数の第１配線１２Ａにつながる連絡配線１３の第２端面１３１Ｂは、基板１１の２つの側面１１３の一方から露出している。複数の連絡配線１３のうち複数の制御配線１２Ｈに個別につながる複数の連絡配線１３の各々の第２端面１３１Ｂは、基板１１の２つの側面１１３の他方から露出している。
　図２６および図２７に示すように、複数の端子５０のうち第１端子５０Ａ、および複数の制御端子５０Ｅの各々は、底部５１および側部５２を有する。底部５１は、第１方向ｚにおいて複数の連絡配線１３を基準として複数の配線１２とは反対側に位置する。底部５１は、基板１１の裏面１１２から露出する複数の連絡配線１３の各々の第１端面１３１Ａを個別に覆っている。側部５２は、底部５１から第１方向ｚに延びている。側部５２は、基板１１の２つの側面１１３のいずれかから露出する複数の連絡配線１３の各々の第２端面１３１Ｂを個別に覆っている。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、主面１１１および裏面１１２を有する基板１１と、第１電極２１１および第２電極２１２を有する第１半導体素子２１と、基板１１と第１電極２１１および第２電極２１２との間に位置する部分を含む配線１２とを備える。第１電極２１１および第２電極２１２は、配線１２に導電接合されている。基板１１には、主面１１１から凹む凹部１１４が設けられている。配線１２は、凹部１１４に収容されている。配線１２は、主面１１１と面一である露出面１２１を有する。露出面１２１の表面粗さは、裏面１１２の表面粗さよりも小さい。したがって、本構成によれば、半導体装置Ａ３０においても、半導体装置Ａ３０の内部における高周波伝送にかかる伝送損失を抑制することが可能となる。さらに半導体装置Ａ３０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ３０においては、端子５０は、底部５１および側部５２を有する。本構成をとることにより、半導体装置Ａ３０を配線基板に実装する際、溶融したハンダが側部５２に付着する。これにより、ハンダフィレットの形成が促進される。したがって、配線基板に対する半導体装置Ａ３０の接合強度を向上させることができる。さらに、側部５２に付着したハンダは容易に視認できるため、配線基板に対する半導体装置Ａ３０の実装状態を外観目視により確認可能である。
　第４実施形態：
　図２８～図３０に基づき、本開示の第４実施形態にかかる半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
　半導体装置Ａ４０においては、複数の第１半導体素子２１、および複数の第２半導体素子２２の構成が、半導体装置Ａ１０の当該構成と異なる。
　図２８～図３０に示すように、複数の第１半導体素子２１の各々の第１上面２１Ａと、複数の第２半導体素子２２の各々の第２上面２２Ａは、封止樹脂４０の頂面４１から外部に露出している。第１上面２１Ａおよび第２上面２２Ａの各々は、頂面４１と面一である。したがって、封止樹脂４０の第１方向ｚの寸法は、半導体装置Ａ１０が具備する封止樹脂４０の第１方向ｚの寸法よりも小さい。
　次に、半導体装置Ａ４０の作用効果について説明する。
　半導体装置Ａ４０は、主面１１１および裏面１１２を有する基板１１と、第１電極２１１および第２電極２１２を有する第１半導体素子２１と、基板１１と第１電極２１１および第２電極２１２との間に位置する部分を含む配線１２とを備える。第１電極２１１および第２電極２１２は、配線１２に導電接合されている。基板１１には、主面１１１から凹む凹部１１４が設けられている。配線１２は、凹部１１４に収容されている。配線１２は、主面１１１と面一である露出面１２１を有する。露出面１２１の表面粗さは、裏面１１２の表面粗さよりも小さい。したがって、本構成によれば、半導体装置Ａ４０においても、半導体装置Ａ４０の内部における高周波伝送にかかる伝送損失を抑制することが可能となる。さらに半導体装置Ａ４０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ４０においては、第１半導体素子２１は、封止樹脂４０の頂面４１から外部に露出している。本構成をとることにより、半導体装置Ａ４０の使用の際、第１半導体素子２１から発生した熱を効率よく外部に放出することができる。さらに、第１半導体素子２１の第１上面２１Ａが頂面４１と面一であるため、封止樹脂４０の第１方向ｚの寸法をより小さくすることができる。このことは、半導体装置Ａ４０の小型化に寄与する。
　第５実施形態：
　図３１～図３３に基づき、本開示の第５実施形態にかかる半導体装置Ａ５０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
　半導体装置Ａ５０においては、放熱層６０をさらに備えることが、半導体装置Ａ１０の場合と異なる。
　放熱層６０は、図３２および図３３に示すように、複数の第１半導体素子２１、および複数の第２半導体素子２２を基準として基板１１とは反対側に位置する。放熱層６０は、複数の第１半導体素子２１の各々の第１上面２１Ａと、複数の第２半導体素子２２の各々の第２上面２２Ａとに接している。図３１～図３３に示すように、放熱層６０は、封止樹脂４０の頂面４１から外部に露出している。第１方向ｚに視て、放熱層６０の周縁は、複数の第１半導体素子２１、および複数の第２半導体素子２２を囲んでいる。放熱層６０の組成は、たとえば銅を含む。
　次に、半導体装置Ａ５０の作用効果について説明する。
　半導体装置Ａ５０は、主面１１１および裏面１１２を有する基板１１と、第１電極２１１および第２電極２１２を有する第１半導体素子２１と、基板１１と第１電極２１１および第２電極２１２との間に位置する部分を含む配線１２とを備える。第１電極２１１および第２電極２１２は、配線１２に導電接合されている。基板１１には、主面１１１から凹む凹部１１４が設けられている。配線１２は、凹部１１４に収容されている。配線１２は、主面１１１と面一である露出面１２１を有する。露出面１２１の表面粗さは、裏面１１２の表面粗さよりも小さい。したがって、本構成によれば、半導体装置Ａ５０においても、半導体装置Ａ５０の内部における高周波伝送にかかる伝送損失を抑制することが可能となる。さらに半導体装置Ａ５０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ５０は、第１方向ｚにおいて第１半導体素子２１を基準として基板１１とは反対側に位置する放熱層６０をさらに備える。放熱層６０は、第１半導体素子２１に接している。放熱層６０は、封止樹脂４０から外部に露出している。本構成をとることにより、半導体装置Ａ５０の使用の際、第１半導体素子２１から発生した熱は放熱層６０に伝導される。放熱層６０に伝導された熱は、第１方向ｚに対して直交する方向に拡散される。したがって、半導体装置Ａ４０の場合と比較して、第１半導体素子２１から発生した熱をより効率よく外部に放出することができる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　第１方向において互いに反対側を向く主面および裏面を有する基板と、
　第１電極および第２電極を有する第１半導体素子と、
　前記基板と前記第１電極および前記第２電極との間に位置する部分を含む配線と、を備え、
　前記第１電極および前記第２電極は、前記配線に導電接合されており、
　前記基板には、前記主面から凹む凹部が設けられており、
　前記配線は、前記凹部に収容されており、
　前記配線は、前記主面と面一である露出面を有し、
　前記露出面の表面粗さは、前記裏面の表面粗さよりも小さい、半導体装置。
　付記２．
　前記主面の表面粗さは、前記裏面の表面粗さよりも小さい、付記１に記載の半導体装置。
　付記３．
　前記第１半導体素子の少なくとも一部を覆う封止樹脂をさらに備え、
　前記第１方向に視て、前記封止樹脂は、前記主面および前記露出面に重なる、付記２に記載の半導体装置。
　付記４．
　前記封止樹脂は、前記主面および前記露出面に接する、付記３に記載の半導体装置。
　付記５．
　前記主面および前記露出面と、前記第１半導体素子と、の間に位置する絶縁層をさらに備え、
　前記絶縁層の前記第１方向の寸法は、前記封止樹脂の前記第１方向の寸法よりも小さい、付記３に記載の半導体装置。
　付記６．
　少なくとも一部が前記基板に収容された連絡配線をさらに備え、
　前記連絡配線は、前記配線につながっており、
　前記連絡配線は、前記裏面から露出している、付記１ないし５のいずれかに記載の半導体装置。
　付記７．
　前記連絡配線および前記配線は、前記基板に接している、付記６に記載の半導体装置。
　付記８．
　前記基板の組成は、二酸化ケイ素を含む、付記７に記載の半導体装置。
　付記９．
　前記連絡配線は、第１部と、前記第１方向において前記第１部と前記配線との間に位置する第２部と、を有し、
　前記第１部は、前記裏面から露出しており、
　前記第２部は、前記配線につながっており、
　前記第１方向に視て、前記第１部の面積は、前記第１部の面積よりも大きい、付記７または８に記載の半導体装置。
　付記１０．
　前記連絡配線を覆い、かつ外部に露出する端子をさらに備える、付記６に記載の半導体装置。
　付記１１．
　前記第１方向に視て、前記連絡配線および前記配線は、前記主面の周縁に囲まれている、付記１０に記載の半導体装置。
　付記１２．
　前記端子は、底部および側部を有し、
　前記底部は、前記第１方向において前記連絡配線を基準として前記配線とは反対側に位置しており、
　前記側部は、前記底部から前記第１方向に延びている、付記１０に記載の半導体装置。
　付記１３．
　前記封止樹脂は、前記第１方向において前記主面と同じ側を向く頂面を有し、
　前記第１半導体素子は、前記頂面から外部に露出している、付記３ないし５のいずれかに記載の半導体装置。
　付記１４．
　前記第１方向において前記第１半導体素子を基準として前記基板とは反対側に位置する放熱層をさらに備え、
　前記放熱層は、前記第１半導体素子に接しており、
　前記放熱層は、前記封止樹脂から露出している、付記３ないし５のいずれかに記載の半導体装置。
　付記１５．
　前記第２電極に導通する第２半導体素子をさらに備え、
　前記第２半導体素子は、前記第１方向に対して直交する第２方向において前記第１半導体素子から離れている、付記１ないし５のいずれかに記載の半導体装置。
　付記１６．
　前記配線は、前記第１電極に導電接合された第１配線を含み、
　前記第１配線は、複数の領域に分割されており、
　前記複数の領域は、前記第２方向に延びるとともに、前記第１方向および前記第２方向に対して直交する第３方向において互いに離れている、付記１５に記載の半導体装置。
　付記１７．
　前記第１半導体素子および前記第２半導体素子に導通する駆動素子と、前記駆動素子に導通する制御素子と、をさらに備え、
　前記駆動素子および前記制御素子は、前記第２方向において前記第２半導体素子を基準として前記第１半導体素子とは反対側に位置する、付記１５に記載の半導体装置。
　付記１８．
　主面を有する基材において、前記主面から凹む凹部を前記基材に形成する工程と、
　前記凹部に収容された配線を形成する工程と、
　前記配線に第１半導体素子を導電接合する工程と、を備え、
　前記第１半導体素子は、前記主面に対向する第１電極および第２電極を有し、
　前記第１半導体素子を導電接合する工程は、前記配線に前記第１電極および前記第２電極を導電接合することを含み、
　前記配線を形成する工程は、前記凹部および前記主面を覆う金属層を形成することと、前記主面の全体が露出するまで前記金属層を化学機械研磨により研削することと、を含む、半導体装置の製造方法。
Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０：半導体装置
１１：基板　　　　１１１：主面
１１２：裏面　　　　１１３：側面
１１４：凹部　　　　１１５：貫通孔
１２：配線　　　　１２Ａ：第１配線
１２Ｂ：第２配線　　　　１２Ｃ：第３配線
１２Ｄ：第１ゲート配線　　　　１２Ｅ：第２ゲート配線
１２Ｆ：検出配線　　　　１２Ｇ：ブート配線
１２Ｈ：制御配線　　　　１２Ｉ：中継配線
１２１：露出面　　　　１３：連絡配線
１３１：第１部　　　　１３１Ａ：第１端面
１３１Ｂ：第２端面　　　　１３２：第２部
１９：絶縁層　　　　１９１：開口
２１：第１半導体素子　　　　２１Ａ：第１上面
２１１：第１電極　　　　２１２：第２電極
２１３：第１ゲート電極　　　　２２：第２半導体素子
２２Ａ：第２上面　　　　２２１：第３電極
２２２：第４電極　　　　２２３：第２ゲート電極
２９：接合層　　　　３１：駆動素子
３１１：電極　　　　３２：制御素子
３２１：電極　　　　４０：封止樹脂
４１：頂面　　　　５０：端子
５０Ａ：第１端子　　　　５０Ｂ：第２端子
５０Ｃ：第３端子　　　　５０Ｄ：ブート端子
５０Ｅ：制御端子　　　　５１：底部
５２：側部　　　　６０：放熱層
８１：基材　　　　８１１：主面
８１２：裏面　　　　８１３：第１凹部
８１４：第２凹部　　　　８１５：第３凹部
８２：第１金属層　　　　８３：第２金属層
８４：モールド樹脂　　　　８８１：第１マスク層
８８２：第２マスク層　　　　８８３：第３マスク層
８９：テープ　　　　ｚ：第１方向
ｘ：第２方向　　　　ｙ：第３方向

Claims (18)

  1. 　第１方向において互いに反対側を向く主面および裏面を有する基板と、
    　第１電極および第２電極を有する第１半導体素子と、
    　前記基板と前記第１電極および前記第２電極との間に位置する部分を含む配線と、を備え、
    　前記第１電極および前記第２電極は、前記配線に導電接合されており、
    　前記基板には、前記主面から凹む凹部が設けられており、
    　前記配線は、前記凹部に収容されており、
    　前記配線は、前記主面と面一である露出面を有し、
    　前記露出面の表面粗さは、前記裏面の表面粗さよりも小さい、半導体装置。
  2. 　前記主面の表面粗さは、前記裏面の表面粗さよりも小さい、請求項１に記載の半導体装置。
  3. 　前記第１半導体素子の少なくとも一部を覆う封止樹脂をさらに備え、
    　前記第１方向に視て、前記封止樹脂は、前記主面および前記露出面に重なる、請求項２に記載の半導体装置。
  4. 　前記封止樹脂は、前記主面および前記露出面に接する、請求項３に記載の半導体装置。
  5. 　前記主面および前記露出面と、前記第１半導体素子と、の間に位置する部分を含む絶縁層をさらに備え、
    　前記絶縁層の前記第１方向の寸法は、前記封止樹脂の前記第１方向の寸法よりも小さい、請求項３に記載の半導体装置。
  6. 　少なくとも一部が前記基板に収容された連絡配線をさらに備え、
    　前記連絡配線は、前記配線につながっており、
    　前記連絡配線は、前記裏面から露出している、請求項１ないし５のいずれかに記載の半導体装置。
  7. 　前記連絡配線および前記配線は、前記基板に接している、請求項６に記載の半導体装置。
  8. 　前記基板の組成は、二酸化ケイ素を含む、請求項７に記載の半導体装置。
  9. 　前記連絡配線は、第１部と、前記第１方向において前記第１部と前記配線との間に位置する第２部と、を有し、
    　前記第１部は、前記裏面から露出しており、
    　前記第２部は、前記配線につながっており、
    　前記第１方向に視て、前記第１部の面積は、前記第２部の面積よりも大きい、請求項７または８に記載の半導体装置。
  10. 　前記連絡配線を覆い、かつ外部に露出する端子をさらに備える、請求項６に記載の半導体装置。
  11. 　前記第１方向に視て、前記連絡配線および前記配線は、前記主面の周縁に囲まれている、請求項１０に記載の半導体装置。
  12. 　前記端子は、底部および側部を有し、
    　前記底部は、前記第１方向において前記連絡配線を基準として前記配線とは反対側に位置しており、
    　前記側部は、前記底部から前記第１方向に延びている、請求項１０に記載の半導体装置。
  13. 　前記封止樹脂は、前記第１方向において前記主面と同じ側を向く頂面を有し、
    　前記第１半導体素子は、前記頂面から外部に露出している、請求項３ないし５のいずれかに記載の半導体装置。
  14. 　前記第１方向において前記第１半導体素子を基準として前記基板とは反対側に位置する放熱層をさらに備え、
    　前記放熱層は、前記第１半導体素子に接しており、
    　前記放熱層は、前記封止樹脂から露出している、請求項３ないし５のいずれかに記載の半導体装置。
  15. 　前記第２電極に導通する第２半導体素子をさらに備え、
    　前記第２半導体素子は、前記第１方向に対して直交する第２方向において前記第１半導体素子から離れている、請求項１ないし５のいずれかに記載の半導体装置。
  16. 　前記配線は、前記第１電極に導電接合された第１配線を含み、
    　前記第１配線は、複数の領域に分割されており、
    　前記複数の領域は、前記第２方向に延びるとともに、前記第１方向および前記第２方向に対して直交する第３方向において互いに離れている、請求項１５に記載の半導体装置。
  17. 　前記第１半導体素子および前記第２半導体素子に導通する駆動素子と、前記駆動素子に導通する制御素子と、をさらに備え、
    　前記駆動素子および前記制御素子は、前記第２方向において前記第２半導体素子を基準として前記第１半導体素子とは反対側に位置する、請求項１５に記載の半導体装置。
  18. 　主面を有する基材において、前記主面から凹む凹部を前記基材に形成する工程と、
    　前記凹部に収容された配線を形成する工程と、
    　前記配線に第１半導体素子を導電接合する工程と、を備え、
    　前記第１半導体素子は、前記主面に対向する第１電極および第２電極を有し、
    　前記第１半導体素子を導電接合する工程は、前記配線に前記第１電極および前記第２電極を導電接合することを含み、
    　前記配線を形成する工程は、前記凹部および前記主面を覆う金属層を形成することと、前記主面の全体が露出するまで前記金属層を化学機械研磨により研削することと、を含む、半導体装置の製造方法。
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