WO2024018798A1 - 半導体装置 - Google Patents

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WO2024018798A1
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WO
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layer
semiconductor device
insulating layer
exposed
sealing resin
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PCT/JP2023/022613
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Inventor
寛之 新開
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ローム株式会社
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    • H—ELECTRICITY
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape

Definitions

  • the present disclosure relates to a semiconductor device.
  • Patent Document 1 discloses an example of a semiconductor device including a horizontally structured semiconductor element (HEMT).
  • the semiconductor element has a first electrode and a second electrode.
  • a semiconductor element is bonded to a die pad.
  • the first electrode and the second electrode are electrically connected to a plurality of terminal leads located around the die pad via wires.
  • An object of the present disclosure is to provide a semiconductor device that is improved over conventional ones.
  • an object of the present disclosure is to provide a semiconductor device that can reduce noise while reducing the size of the device.
  • a semiconductor device provided by a first aspect of the present disclosure includes a semiconductor element having a wiring layer and a plurality of electrodes facing the wiring layer, and the plurality of electrodes being conductively bonded to the wiring layer; an insulating layer that covers a wiring layer; a sealing resin that is located on the opposite side of the wiring layer with respect to the insulating layer in a first direction and surrounds at least the semiconductor element when viewed in the first direction; A metal film that covers the semiconductor element and includes a portion located between the insulating layer and the sealing resin. A portion of the insulating layer is located between the wiring layer and the semiconductor element.
  • the sealing resin has a first side surface facing in a direction perpendicular to the first direction. The insulating layer is exposed to the outside from the first side surface.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure, through which a sealing resin is seen.
  • FIG. 2 is a plan view corresponding to FIG. 1, further showing the semiconductor element, the insulating layer, and the metal film.
  • FIG. 3 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 2.
  • FIG. 5 is a sectional view taken along line VV in FIG. 2.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a partially enlarged view of FIG. 4.
  • FIG. 8 is a partially enlarged view of FIG. 5.
  • FIG. 9 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 10 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 11 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 12 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 13 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 14 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 15 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 16 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG. 1.
  • FIG. 10 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 11 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 12 is a cross-sectional view illustrating the manufacturing process of the semiconductor
  • FIG. 17 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 18 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG. 1.
  • FIG. 19 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG. 1.
  • FIG. 20 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 21 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 22 is a cross-sectional view illustrating the manufacturing process of the semiconductor device shown in FIG. 1.
  • FIG. 23 is a cross-sectional view of a semiconductor device according to a modification of the first embodiment of the present disclosure.
  • FIG. 24 is a plan view of a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 25 is a cross-sectional view taken along line XXV-XXV in FIG. 24.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI in FIG. 24.
  • FIG. 27 is a plan view of a semiconductor device according to a third embodiment of the present disclosure, through which the sealing resin is seen.
  • FIG. 28 is a plan view corresponding to FIG. 27, in which the semiconductor element, the insulating layer, and the metal film are further penetrated.
  • FIG. 29 is a cross-sectional view taken along line XXIX-XXIX in FIG. 28.
  • FIG. 30 is a cross-sectional view taken along the line XXX-XXX in FIG. 28.
  • FIG. 31 is a cross-sectional view taken along line XXXI-XXI in FIG. 28.
  • the semiconductor device A10 includes a base material 10, a plurality of wiring layers 21, a plurality of terminals 22, a heat dissipation layer 23, a plurality of dummy terminals 24, a semiconductor element 30, a plurality of bonding layers 39, an insulating layer 41, a metal film 42, and a sealing layer. It includes a resin 50 and a plurality of coating layers 60.
  • the semiconductor device A10 is in the form of a resin package that is surface mounted on a wiring board.
  • the resin package format is a QFN (quad flat non-leaded package) in which a plurality of leads do not protrude from the sealing resin 50.
  • FIG. 1 for convenience of understanding, the sealing resin 50 is shown.
  • FIG. 2 further shows the semiconductor element 30, the insulating layer 41, and the metal film 42 compared to FIG.
  • the transparent sealing resin 50 is shown by an imaginary line (two-dot chain line).
  • the semiconductor element 30 and the sealing resin 50 that are transmitted through the light are shown by imaginary lines.
  • the IV-IV line and the VV line are each shown by a dashed-dotted line.
  • the semiconductor device A10 for convenience, the normal direction of the main surface 11 of the base material 10, which will be described later, will be referred to as a "first direction z.”
  • One direction perpendicular to the first direction z is called a "second direction x.”
  • a direction perpendicular to the first direction z and the second direction x is referred to as a "third direction y.”
  • the semiconductor device A10 has a rectangular shape when viewed in the first direction z (in plan view).
  • the base material 10 supports a plurality of wiring layers 21, as shown in FIGS. 4 to 6.
  • the base material 10 has electrical insulation properties.
  • the base material 10 is made of a material containing black epoxy resin.
  • the base material 10 has a main surface 11, a back surface 12, and a plurality of second side surfaces 13.
  • the main surface 11 and the back surface 12 face opposite to each other in the first direction z.
  • the main surface 11 faces the plurality of wiring layers 21 .
  • the back surface 12 is exposed to the outside.
  • the plurality of second side surfaces 13 face in a direction perpendicular to the first direction z.
  • the plurality of second side surfaces 13 are connected to the main surface 11 and the back surface 12.
  • the plurality of second side surfaces 13 include two second side surfaces 13 facing in the second direction x and two second side surfaces 13 facing in the third direction y.
  • the plurality of wiring layers 21 are supported on the main surface 11 of the base material 10, as shown in FIGS. 4 to 6.
  • the plurality of wiring layers 21, together with the plurality of terminals 22, constitute a conductive path between the semiconductor element 30 and the wiring board on which the semiconductor device A10 is mounted.
  • the composition of the plurality of wiring layers 21 includes titanium (Ti) and copper (Cu).
  • each of the plurality of wiring layers 21 has an end surface 211.
  • the end surface 211 faces in a direction perpendicular to the first direction z. End surface 211 is exposed from insulating layer 41.
  • the plurality of wiring layers 21 include ground wiring 21A.
  • the ground wiring 21A functions as a ground (GND) for the semiconductor device A10.
  • the ground wiring 21A has an exposed surface 212 facing the same side as the main surface 11 of the base material 10 in the first direction z. Exposed surface 212 is exposed from insulating layer 41 .
  • the plurality of terminals 22 are housed in the base material 10, as shown in FIGS. 4 to 6. Each of the plurality of terminals 22 is connected to one of the plurality of wiring layers 21.
  • the composition of the plurality of terminals 22 includes copper.
  • each of the plurality of terminals 22 has a first exposed surface 221 and a second exposed surface 222.
  • the first exposed surface 221 faces the same side as the back surface 12 of the base material 10 in the first direction z.
  • the first exposed surface 221 is exposed from the back surface 12.
  • the second exposed surface 222 faces in a direction perpendicular to the first direction z.
  • the second exposed surface 222 is exposed from any one of the plurality of second side surfaces 13 of the base material 10.
  • the second exposed surface 222 is flush with any end surface 211 of the plurality of wiring layers 21 .
  • the heat dissipation layer 23 overlaps the semiconductor element 30 when viewed in the first direction z. As shown in FIGS. 4 and 5, the heat dissipation layer 23 is accommodated in the base material 10. The heat dissipation layer 23 is connected to any one of the plurality of wiring layers 21. The composition of the heat dissipation layer 23 is the same as that of the plurality of terminals 22.
  • the heat dissipation layer 23 has a third exposed surface 231.
  • the third exposed surface 231 faces the same side as the back surface 12 of the base material 10 in the first direction z.
  • the third exposed surface 231 is exposed from the back surface 12.
  • the plurality of dummy terminals 24 are located at the four corners of the base material 10 when viewed in the first direction z. As shown in FIG. 6, the plurality of dummy terminals 24 are housed in the base material 10. The plurality of dummy terminals 24 are located apart from the plurality of wiring layers 21, the plurality of terminals 22, and the plurality of heat dissipation layers 23. The composition of the plurality of dummy terminals 24 is the same as the composition of the plurality of terminals 22.
  • each of the plurality of dummy terminals 24 has a fourth exposed surface 241 and a fifth exposed surface 242.
  • the fourth exposed surface 241 faces the same side as the back surface 12 of the base material 10 in the first direction z.
  • the fourth exposed surface 241 is exposed from the back surface 12.
  • the fifth exposed surface 242 faces in a direction perpendicular to the first direction z.
  • the fifth exposed surface 242 is exposed from any one of the plurality of second side surfaces 13 of the base material 10.
  • each of the plurality of bonding layers 39 is disposed on one of the plurality of wiring layers 21 and is connected to one of the plurality of wiring layers 21.
  • the plurality of bonding layers 39 are conductors.
  • each of the plurality of bonding layers 39 has a seat portion 391 and a bonding portion 392.
  • the seat portion 391 is connected to any one of the plurality of wiring layers 21.
  • the composition of the seat portion 391 includes nickel (Ni).
  • Joint portion 392 is located above seat portion 391 .
  • the composition of the joint portion 392 includes tin (Sn) and silver (Ag).
  • the composition of the joint portion 392 may include tin and antimony (Sb).
  • the semiconductor element 30 is conductively bonded to the plurality of wiring layers 21 via the plurality of bonding layers 39.
  • the semiconductor element 30 has a peripheral surface 301, a main body 31, a plurality of electrodes 32, and a passivation film 33.
  • the peripheral surface 301 faces in a direction perpendicular to the first direction z.
  • the main body portion 31 and the passivation film 33 include a peripheral surface 301 .
  • the main body portion 31 is located on the opposite side of the plurality of wiring layers 21 with respect to the plurality of electrodes 32 in the first direction z.
  • the main body portion 31 includes a semiconductor substrate, a semiconductor layer stacked on the semiconductor substrate, and a rewiring layer electrically connected to the semiconductor layer. Various circuits are configured in the semiconductor layer.
  • the main body portion 31 has an upper surface 311. The upper surface 311 faces the same side as the main surface 11 of the base material 10 in the first direction z.
  • each of the plurality of electrodes 32 face the plurality of wiring layers 21.
  • each of the plurality of electrodes 32 has a base portion 321 and a columnar portion 322.
  • the base portion 321 is connected to the main body portion 31.
  • the columnar portion 322 protrudes from the base portion 321 toward the plurality of wiring layers 21 .
  • the composition of the columnar portion 322 includes copper.
  • the columnar portions 322 of each of the plurality of electrodes 32 are individually conductively bonded to the bonding portions 392 of the plurality of bonding layers 39 . Thereby, the plurality of electrodes 32 are electrically connected to the plurality of wiring layers 21.
  • the passivation film 33 covers the surface of the main body portion 31 facing opposite to the upper surface 311 in the first direction z.
  • the passivation film 33 has electrical insulation properties.
  • a plurality of openings 331 are provided in the passivation film 33.
  • the base portion 321 of each of the plurality of electrodes 32 is individually accommodated in the plurality of openings 331.
  • the passivation film 33 is made of a material containing polyimide.
  • the insulating layer 41 covers the plurality of wiring layers 21, as shown in FIG. 1 and FIGS. 4 to 6.
  • the insulating layer 41 is made of a material containing black and soft resin.
  • An example of the material for the insulating layer 41 is a resin material used for underfill.
  • a portion of the insulating layer 41 is located between the plurality of wiring layers 21 and the semiconductor element 30 in the first direction z.
  • the insulating layer 41 is in contact with the main surface 11 of the base material 10.
  • the insulating layer 41 is in contact with the columnar portions 322 of each of the plurality of electrodes 32 of the semiconductor element 30 and the peripheral surface 301 of the semiconductor element 30 .
  • the insulating layer 41 is further in contact with the upper surface 311 of the main body 31 of the semiconductor element 30.
  • FIG. 8 the insulating layer 41 is further in contact with the upper surface 311 of the main body 31 of the semiconductor element 30.
  • the metal film 42 covers the semiconductor element 30, as shown in FIGS. 1, 4, and 5.
  • the metal film 42 includes a portion located between the insulating layer 41 and the sealing resin 50. As shown in FIG. 8, the metal film 42 is separated from the semiconductor element 30 with an insulating layer 41 in between.
  • the metal film 42 is in contact with the exposed surface 212 of the ground wiring 21A among the plurality of wiring layers 21. Thereby, the metal film 42 is electrically connected to the ground wiring 21A. Therefore, the potential of the metal film 42 is equivalent to the potential of the ground wiring 21A.
  • the metal film 42 has a first film 421 and a second film 422.
  • the first film 421 is in contact with the insulating layer 41.
  • the semiconductor device A10 the first film 421 is in contact with the semiconductor element 30.
  • the composition of the first film 421 includes titanium.
  • the second film 422 is stacked on the first film 421.
  • the composition of the second film 422 includes copper.
  • the sealing resin 50 is located on the opposite side of the plurality of wiring layers 21 with respect to the insulating layer 41 in the first direction z. As shown in FIGS. 1, 4, and 5, the sealing resin 50 surrounds at least the semiconductor element 30 when viewed in the first direction z. In the semiconductor device A10, the sealing resin 50 overlaps the semiconductor element 30 when viewed in the first direction z.
  • the base material 10 is made of a material containing black epoxy resin.
  • the sealing resin 50 has a top surface 51 and a plurality of first side surfaces 52.
  • the top surface 51 faces the same side as the main surface 11 of the base material 10 in the first direction z.
  • the plurality of first side surfaces 52 are connected to the top surface 51.
  • Each of the plurality of first side surfaces 52 includes a first region 521 and a second region 522.
  • the first region 521 is connected to the top surface 51 and faces in a direction perpendicular to the first direction z.
  • the second region 522 is located on the opposite side of the top surface 51 with respect to the first region 521 in the first direction z, and is connected to the first region 521.
  • the first region 521 overlaps the top surface 51 when viewed in the first direction z.
  • the maximum dimension of the insulating layer 41 in the first direction z is smaller than the maximum dimension of the sealing resin 50 in the first direction z.
  • the insulating layer 41 and the first film 421 of the metal film 42 are exposed to the outside from the second region 522 of the plurality of first side surfaces 52.
  • a cavity 53 is provided between the first film 421 and the sealing resin 50 in the first direction z. The cavity 53 communicates with the outside.
  • the thermal conductivity of the insulating layer 41 is lower than that of the sealing resin 50. Furthermore, the insulating layer 41 contains a first filler. The sealing resin 50 contains a second filler. The weight percentage (wt%) of the first filler in the insulating layer 41 is lower than the weight percentage of the second filler in the sealing resin 50.
  • the plurality of covering layers 60 are exposed to the outside, as shown in FIGS. 2 and 3. As shown in FIGS. 3 to 5, some of the plurality of covering layers 60 cover the first exposed surface 221 and second exposed surface 222 of each of the plurality of terminals 22 and each of the plurality of wiring layers 21.
  • the end face 211 is individually covered. Any one of the plurality of coating layers 60 individually covers the third exposed surface 231 of the heat dissipation layer 23. Further, four of the plurality of covering layers 60 individually cover the fourth exposed surface 241 and the fifth exposed surface 242 of each of the plurality of dummy terminals 24.
  • the plurality of covering layers 60 are electrical conductors.
  • the semiconductor device A10 is mounted on the wiring board by conductively bonding the plurality of covering layers 60 to the wiring board via solder.
  • Each of the plurality of covering layers 60 includes a plurality of metal layers.
  • the plurality of metal layers are stacked in the order of a nickel layer and a gold (Au) layer from the one closest to one of the plurality of terminals 22.
  • the plurality of metal layers may be one in which a nickel layer, a palladium (Pd) layer, and a gold layer are stacked in this order from the one closest to one of the plurality of terminals 22. Therefore, the composition of the plurality of coating layers 60 includes gold.
  • FIGS. 9 to 22 The cross-sectional positions in FIGS. 9 to 22 are the same as the cross-sectional positions in FIG. 4.
  • an intermediate layer 82 is formed to cover one side of the support member 81 in the first direction z.
  • the intermediate layer 82 includes a metal thin film made of titanium and in contact with the support member 81, and a metal thin film made of copper and laminated on the metal thin film.
  • the intermediate layer 82 is formed by depositing each of these metal thin films by sputtering.
  • a plurality of conductive layers 83 protruding from the intermediate layer 82 in the first direction z are formed. A portion of each of the plurality of conductive layers 83 becomes one of the plurality of terminals 22 and the heat dissipation layer 23 included in the semiconductor device A10.
  • lithography patterning is performed on the intermediate layer 82.
  • a plurality of conductive layers 83 are deposited by electroplating using the intermediate layer 82 as a conductive path.
  • the mask layer for lithographic patterning is removed. Through the above steps, a plurality of conductive layers 83 are formed.
  • a first resin layer 84 covering the plurality of conductive layers 83 is formed.
  • a portion of the first resin layer 84 becomes the base material 10 included in the semiconductor device A10.
  • the first resin layer 84 is made of a material containing black epoxy resin.
  • the first resin layer 84 is formed by compression molding. At this time, the first resin layer 84 is formed so as to be in contact with the intermediate layer 82 and to cover the entire plurality of conductive layers 83 .
  • a portion of each of the plurality of conductive layers 83 and a portion of the first resin layer 84 are removed by grinding. These portions to be removed are portions located on the side opposite to the side facing the intermediate layer 82 in the first direction z. As a result, the plurality of conductive layers 83 are exposed from the surface of the first resin layer 84 facing in the first direction z.
  • a plurality of wiring layers 21 are formed which are in contact with the surface of the first resin layer 84 facing in the first direction z and each connected to one or more of the plurality of conductive layers 83.
  • the entirety of each portion of the plurality of conductive layers 83 and the first resin layer 84 located on the side opposite to the side facing the intermediate layer 82 in the first direction z is formed.
  • a covering base layer (not shown) is formed.
  • the composition of the base layer is the same as that of the intermediate layer 82 described above.
  • the base layer is formed by sputtering.
  • lithography patterning is performed on the base layer.
  • a plurality of wiring layers 21 are deposited by electrolytic plating using the base layer as a conductive path.
  • the mask layer for lithographic patterning is removed. Through the above steps, a plurality of wiring layers 21 are formed.
  • a plurality of bonding layers 39 are formed, each of which is connected to one of the plurality of wiring layers 21.
  • lithography patterning is performed on the aforementioned base layer and the plurality of wiring layers 21.
  • a plurality of nickel layers are deposited by electrolytic plating using the base layer and the plurality of wiring layers 21 as conductive paths.
  • Each of the plurality of nickel layers corresponds to the seat portion 391 of each of the plurality of bonding layers 39 shown in FIG.
  • a plurality of alloy layers containing tin are individually deposited on the plurality of nickel layers by electrolytic plating using the base layer, the plurality of wiring layers 21, and the plurality of nickel layers as conductive paths.
  • Each of the plurality of alloy layers corresponds to the bonding portion 392 of each of the plurality of bonding layers 39 shown in FIG. 8 .
  • the mask layer for lithographic patterning is removed.
  • the underlying layer is removed by wet etching using a mixed solution of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ).
  • the semiconductor element 30 is conductively bonded to the plurality of wiring layers 21.
  • the semiconductor element 30 is conductively bonded to the plurality of wiring layers 21 by flip-chip bonding.
  • the plurality of electrodes 32 of the semiconductor element 30 are individually temporarily attached to the plurality of bonding layers 39.
  • the bonding portion 392 (see FIG. 8) of each of the plurality of bonding layers 39 is melted by reflow.
  • the molten joint 392 is solidified by cooling.
  • an insulating layer 41 covering the plurality of wiring layers 21 is formed.
  • the weight percentage of the first filler mentioned above in the insulating layer 41 is the same as that of the filler in the second resin layer 85 mentioned later (corresponding to the second filler included in the sealing resin 50 mentioned above). ) is set lower than the weight percentage of At this time, the insulating layer 41 is inserted between the plurality of wiring layers 21 and the semiconductor element 30 in the first direction z. Furthermore, the exposed surface 212 is made to appear on the ground wiring 21A among the plurality of wiring layers 21.
  • a metal film 42 covering the semiconductor element 30 and the insulating layer 41 is formed.
  • a first film 421 (see FIG. 8) made of titanium is formed by sputtering.
  • the first film 421 is formed so as to be in contact with the semiconductor element 30 and the insulating layer 41 .
  • a second film 422 (see FIG. 8) made of copper is formed by sputtering.
  • the second film 422 is formed to cover the entire first film 421 .
  • a second resin layer 85 covering the metal film 42 is formed.
  • a part of the second resin layer 85 becomes the sealing resin 50 included in the semiconductor device A10.
  • the second resin layer 85 is made of a material containing a black epoxy resin containing a filler (the second filler included in the sealing resin 50 described above).
  • the second resin layer 85 is formed by compression molding. At this time, the second resin layer 85 is formed so as to surround at least the semiconductor element 30 when viewed in the first direction z.
  • the support member 81 and the intermediate layer 82 are removed by grinding. At this time, a portion of each of the plurality of conductive layers 83 and a portion of the first resin layer 84 are removed by grinding.
  • a tape 88 is attached to the surface of the second resin layer 85 facing in the first direction z.
  • Tape 88 is a dicing tape.
  • the first blade 891 having a width b1
  • a portion of each of the plurality of conductive layers 83, a portion of the first resin layer 84, a portion of each of the plurality of wiring layers 21, and the insulating layer 41 are removed.
  • a plurality of grooves 851 recessed in the first direction z are formed.
  • the plurality of grooves 851 are formed in a lattice shape along each of the second direction x and the third direction y.
  • each of the plurality of conductive layers 83 becomes one of the plurality of terminals 22 included in the semiconductor device A10 or the heat dissipation layer 23 included in the semiconductor device A10.
  • the first resin layer 84 becomes the base material 10 included in the semiconductor device A10.
  • the surface of the base material 10 that faces the first direction z and is exposed to the outside is the back surface 12 of the base material 10 .
  • a plurality of coating layers 60 are formed to individually cover the surfaces of the plurality of terminals 22 and the heat dissipation layer 23 exposed to the outside from the base material 10.
  • the plurality of covering layers 60 are formed by electroless plating.
  • the second resin layer 85 is cut using a second blade 892 having a width b2.
  • the width b2 is smaller than the width b1 of the first blade 891.
  • the insulating layer 41 is in contact with the entire peripheral surface 301 of the semiconductor element 30. Furthermore, the insulating layer 41 is in contact with the entire upper surface 311 of the main body 31 of the semiconductor element 30 .
  • the dimension of the portion of the insulating layer 41 in contact with the entire upper surface 311 in the first direction z is larger than the dimension of the portion in the first direction z in the semiconductor device A10.
  • the semiconductor device A10 includes an insulating layer 41 that covers the wiring layer 21, a sealing resin 50 that surrounds at least the semiconductor element 30 when viewed in the first direction z, and a sealing resin 50 that covers the semiconductor element 30 and is sealed with the insulating layer 41.
  • the metal film 42 includes a portion located between the metal film 42 and the resin 50. A portion of the insulating layer 41 is located between the wiring layer 21 and the sealing resin 50.
  • the insulating layer 41 is exposed to the outside from the first side surface 52 of the sealing resin 50.
  • the maximum dimension of the insulating layer 41 in the first direction z is smaller than the maximum dimension of the sealing resin 50 in the first direction z.
  • the wiring layer 21 and the metal film 42 are electrically insulated, and the metal film 42 overlaps the peripheral surface 301 of the semiconductor element 30 when viewed in a direction perpendicular to the first direction z. can do. This further improves the noise reduction effect in the semiconductor device A10.
  • the plurality of electrodes 32 of the semiconductor element 30 that are conductively bonded to the wiring layer 21 have a base 321 and a columnar part 322 that protrudes from the base 321 toward the wiring layer 21.
  • the columnar portion 322 is electrically conductively bonded to the wiring layer 21 and is in contact with the insulating layer 41 .
  • the thermal conductivity of the insulating layer 41 is set higher than that of the sealing resin 50, the heat emitted from the semiconductor element 30 is transferred from the columnar part 322 of each of the plurality of electrodes 32 to the insulating layer 41. conduction becomes easier. Furthermore, since the insulating layer 41 is exposed to the outside from the first side surface 52 of the sealing resin 50, it is possible to improve the heat dissipation of the semiconductor device A10.
  • the insulating layer 41 contains a first filler.
  • the sealing resin 50 contains a second filler.
  • the weight percent of the first filler in the insulating layer 41 is lower than the weight percent of the sealing resin 50.
  • the insulating layer 41 is in contact with the peripheral surface 301 of the semiconductor element 30.
  • the metal film 42 is separated from the semiconductor element 30 via the insulating layer 41.
  • the semiconductor device A10 further includes a base material 10 that supports a wiring layer 21, and a terminal 22 accommodated in the base material 10 and connected to the wiring layer 21.
  • the terminals 22 are exposed from the back surface 12 of the base material 10.
  • the semiconductor device A10 further includes a coating layer 60 that covers the portion of the terminal 22 exposed from the base material 10. Covering layer 60 has electrical conductivity.
  • the composition of the coating layer 60 includes gold.
  • the terminal 22 is also exposed from the second side surface 13 of the base material 10.
  • the covering layer 60 also covers the portion of the terminal 22 exposed from the second side surface 13.
  • the semiconductor device A10 further includes a heat dissipation layer 23 housed in the base material 10.
  • the heat dissipation layer 23 is connected to the wiring layer 21.
  • the heat dissipation layer 23 is exposed to the outside from the back surface 12 of the base material 10. With this configuration, heat generated from the semiconductor element 30 is conducted to the heat dissipation layer 23 via the plurality of electrodes 32 and the wiring layer 21. Thereby, it is possible to improve the heat dissipation of the semiconductor device A10.
  • the composition of the metal film 42 includes titanium. By adopting this configuration, it is possible to prevent the metal film 42 from peeling off from the insulating layer 41 even if the insulating layer 41 contains resin. Furthermore, a cavity 53 is provided between the metal film 42 and the sealing resin 50 in the first direction z. The cavity 53 communicates with the outside. By adopting this configuration, it is possible to suppress a decrease in the dielectric strength voltage of the semiconductor device A10 due to the provision of the metal film 42.
  • the semiconductor device A10 further includes a plurality of dummy terminals 24 arranged at the four corners of the base material 10 when viewed in the first direction z.
  • thermal stress acts on the terminals 22.
  • the thermal stress tends to concentrate at the four corners of the semiconductor device A10 when viewed in the first direction z. Therefore, by adopting this configuration, thermal stress can be concentrated on the plurality of dummy terminals 24, so that the thermal stress acting on the terminals 22 can be reduced. This makes it difficult for cracks to occur in the solder used to conductively connect the wiring board and the terminals 22, so that inhibition of conduction between the terminals 22 and the wiring board can be more effectively prevented.
  • FIGS. 24 to 26 A semiconductor device A20 according to a second embodiment of the present disclosure will be described based on FIGS. 24 to 26.
  • the same or similar elements as those of the semiconductor device A10 described above are denoted by the same reference numerals, and redundant explanation will be omitted.
  • the XXV-XXV line and the XXVI-XXVI line are each shown by a dashed-dotted line.
  • the configurations of the metal film 42 and the sealing resin 50 are different from the configurations of the semiconductor device A10.
  • the sealing resin 50 is provided with an opening 54 that opens from the top surface 51.
  • the entire semiconductor element 30 is included in the opening 54 when viewed in the first direction z.
  • the metal film 42 is exposed to the outside through the opening 54. Therefore, the metal film 42 is exposed to the outside from the top surface 51.
  • the region of the metal film 42 exposed from the top surface 51 of the sealing resin 50 is located away from the top surface 51 in the first direction z.
  • the area may be flush with the top surface 51.
  • the semiconductor device A20 includes an insulating layer 41 that covers the wiring layer 21, a sealing resin 50 that surrounds at least the semiconductor element 30 when viewed in the first direction z, and a sealing resin 50 that covers the semiconductor element 30 and seals with the insulating layer 41.
  • the metal film 42 includes a portion located between the metal film 42 and the resin 50.
  • a portion of the insulating layer 41 is located between the wiring layer 21 and the sealing resin 50.
  • the insulating layer 41 is exposed to the outside from the first side surface 52 of the sealing resin 50. Therefore, according to this configuration, even in the semiconductor device A20, it is possible to reduce noise while reducing the size of the semiconductor device A20. Further, the semiconductor device A20 has the same configuration as the semiconductor device A10, so that the same effects as the semiconductor device A10 can be achieved.
  • the metal film 42 is exposed to the outside from the top surface 51 of the sealing resin 50. With this configuration, heat generated from the semiconductor element 30 is released to the outside through the metal film 42 in addition to the heat dissipation layer 23. Therefore, the heat dissipation of the semiconductor device A20 can be further improved.
  • FIG. 27 A semiconductor device A30 according to a third embodiment of the present disclosure will be described based on FIGS. 27 to 31.
  • the same or similar elements as those of the semiconductor device A10 described above are denoted by the same reference numerals, and redundant explanation will be omitted.
  • the sealing resin 50 is shown in FIG. 27, for convenience of understanding.
  • the semiconductor element 30, the insulating layer 41, and the metal film 42 are further transparent compared to FIG. 27.
  • the transparent sealing resin 50 is shown with imaginary lines.
  • the semiconductor element 30 and the sealing resin 50 that are transmitted through the light are shown by imaginary lines.
  • the XXIX-XXIX line and the XXX-XX line are each shown by a dashed-dotted line.
  • the semiconductor device A30 differs from the semiconductor device A10 in that it further includes a plurality of protruding layers 25.
  • the plurality of protruding layers 25 are located on the opposite side from the plurality of terminals 22 with respect to the plurality of wiring layers 21 in the first direction z. Each of the plurality of protruding layers 25 is connected to one of the plurality of wiring layers 21.
  • the plurality of protruding layers 25 are conductors.
  • the composition of the plurality of protruding layers 25 includes copper.
  • the plurality of protruding layers 25 individually overlap the plurality of terminals 22 when viewed in the first direction z.
  • an insulating layer 41 is located between the plurality of protruding layers 25 and the metal film 42 in the first direction z. Therefore, the metal film 42 is separated from the plurality of protruding layers 25 with the insulating layer 41 interposed therebetween.
  • each of the plurality of protruding layers 25 has a sixth exposed surface 251.
  • the sixth exposed surface 251 faces in a direction perpendicular to the first direction z.
  • the sixth exposed surface 251 is exposed from the first side surface 52 of the sealing resin 50.
  • the sixth exposed surface 251 is flush with any end surface 211 of the plurality of wiring layers 21 .
  • the second exposed surface 222 of any one of the plurality of terminals 22 and the end surface 211 of any one of the plurality of wiring layers 21 as well as the sixth exposed surface 251 are covered with one of the plurality of coating layers 60 .
  • the semiconductor device A30 includes an insulating layer 41 that covers the wiring layer 21, a sealing resin 50 that surrounds at least the semiconductor element 30 when viewed in the first direction z, and a sealing resin 50 that covers the semiconductor element 30 and is sealed with the insulating layer 41.
  • a metal film 42 including a portion located between the metal film 42 and the resin 50 is provided.
  • a portion of the insulating layer 41 is located between the wiring layer 21 and the sealing resin 50. Further, the insulating layer 41 is exposed to the outside from the first side surface 52 of the sealing resin 50. Therefore, according to this configuration, even in the semiconductor device A30, it is possible to reduce noise while reducing the size of the semiconductor device A30. Further, the semiconductor device A30 has the same configuration as the semiconductor device A10, so that it can achieve the same effects as the semiconductor device A10.
  • the semiconductor device A30 further includes a protrusion layer 25 that is a conductor.
  • the protrusion layer 25 is located on the opposite side of the terminal 22 with respect to the wiring layer 21 in the first direction z.
  • the protruding layer 25 overlaps the terminal 22 when viewed in the first direction z.
  • An insulating layer 41 is located between the protrusion layer 25 and the metal film 42.
  • the protruding layer 25 is exposed from the first side surface 52 of the sealing resin 50.
  • a portion of the protruding layer 25 exposed from the first side surface 52 is covered with a covering layer 60.
  • the dimension of the solder fillet formed in contact with the covering layer 60 in the first direction z is further expanded, so that the volume of the solder fillet is increased. Therefore, it is possible to further improve the bonding strength of the semiconductor device A30 to the wiring board.
  • a wiring layer a semiconductor element having a plurality of electrodes facing the wiring layer, and the plurality of electrodes being conductively bonded to the wiring layer; an insulating layer covering the wiring layer; a sealing resin located on the opposite side of the wiring layer with respect to the insulating layer in a first direction and surrounding at least the semiconductor element when viewed in the first direction; a metal film that covers the semiconductor element and includes a portion located between the insulating layer and the sealing resin; A part of the insulating layer is located between the wiring layer and the semiconductor element, The sealing resin has a first side facing in a direction perpendicular to the first direction, The semiconductor device, wherein the insulating layer is exposed to the outside from the first side surface.
  • Appendix 2 The semiconductor device according to appendix 1, wherein a maximum dimension of the insulating layer in the first direction is smaller than a maximum dimension of the sealing resin in the first direction.
  • Appendix 3. The plurality of electrodes have a base and a columnar part protruding from the base toward the wiring layer, The semiconductor device according to appendix 2, wherein the columnar portion is conductively bonded to the wiring layer and in contact with the insulating layer.
  • the insulating layer contains a first filler
  • the sealing resin contains a second filler
  • the semiconductor device according to appendix 2 or 3 wherein a weight percentage of the first filler in the insulating layer is lower than a weight percentage of the second filler in the sealing resin.
  • Appendix 5. 5 The semiconductor device according to appendix 1, wherein a maximum dimension of the insulating layer in the first direction is smaller than a maximum dimension of the sealing resin in the first direction.
  • Appendix 3. The plurality of electrodes have a base
  • Appendix 6. The semiconductor element has a peripheral surface facing in a direction perpendicular to the first direction, 6. The semiconductor device according to any one of appendices 2 to 5, wherein the insulating layer is in contact with the peripheral surface.
  • Appendix 7. The semiconductor element has an upper surface facing the opposite side to the side facing the wiring layer in the first direction, The semiconductor device according to appendix 6, wherein the insulating layer is in contact with the upper surface.
  • the sealing resin has a top surface facing the same side as the top surface in the first direction, 8.
  • Appendix 9. The semiconductor device according to any one of appendices 2 to 8, wherein the metal film has a composition including copper.
  • Appendix 10. The composition of the metal film includes titanium, The semiconductor device according to appendix 9, wherein the metal film is exposed to the outside from the first side surface.
  • Appendix 11. A cavity is provided between the metal film and the sealing resin in the first direction, The semiconductor device according to appendix 10, wherein the cavity communicates with the outside.
  • Appendix 12. further comprising a base material that supports the wiring layer, 12.
  • the base material has a back surface facing the side opposite to the side facing the wiring layer with respect to the first direction, The semiconductor device according to appendix 12, wherein the terminal is exposed from the back surface.
  • the base material has a second side surface facing in a direction perpendicular to the first direction, The semiconductor device according to attachment 13, wherein the terminal is exposed from the second side surface.
  • Appendix 15. further comprising a coating layer that covers a portion of the terminal exposed from the base material, The coating layer is a conductor, The semiconductor device according to appendix 14, wherein the composition of the coating layer includes gold. Appendix 16.
  • A10, A20, A30: Semiconductor device 10 Base material 11: Main surface 12: Back surface 13: Second side surface 21: Wiring layer 21A: Ground wiring 211: End surface 212: Exposed surface 22: Terminal 221: First exposed surface 222: Second exposed surface 23: Heat dissipation layer 231: Third exposed surface 24: Dummy terminal 241: Fourth exposed surface 242: Fifth exposed surface 25: Protrusion layer 251: Sixth exposed surface 30: Semiconductor element 301: Peripheral surface 31: Main body portion 311: Upper surface 32: Electrode 321: Base portion 322: Column portion 33: Passivation film 331: Opening 39: Bonding layer 391: Seat portion 392: Bonding portion 41: Insulating layer 42: Metal film 421: First film 422: First 2 film 50: Sealing resin 51: Top surface 52: First side surface 521: First region 522: Second region 53: Cavity 54: Opening 60: Covering layer 81: Support member 82: Intermediate layer 83: Conductive layer 84: First resin layer

Landscapes

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Abstract

半導体装置は、配線層、半導体素子、絶縁層、封止樹脂および金属膜を備える。前記半導体素子は、前記配線層に対向し且つ当該配線層に導電接合された複数の電極を有する。前記絶縁層は、前記配線層を覆う。前記封止樹脂は、第１方向において前記絶縁層を基準として前記配線層とは反対側に位置するとともに、前記第１方向に視て少なくとも前記半導体素子の周りを囲む。前記金属膜は、前記半導体素子を覆うとともに、前記絶縁層と前記封止樹脂との間に位置する部分を含む。前記絶縁層の一部は、前記配線層と前記半導体素子との間に位置している。前記封止樹脂は、前記第１方向に対して直交する方向を向く第１側面を有する。前記絶縁層は、前記第１側面から外部に露出している。

Description

半導体装置
　本開示は、半導体装置に関する。
　特許文献１には、横型構造の半導体素子（ＨＥＭＴ）を備える半導体装置の一例が開示されている。半導体素子は、第１電極および第２電極を有する。当該半導体装置においては、半導体素子はダイパッドに接合されている。第１電極および第２電極は、ワイヤを介してダイパッドの周辺に位置する複数の端子リードに導通している。
　特許文献１に開示されている半導体装置においては、より効率的な電力変換を達成すべく、高周波である電気信号の伝送が求められることがある。そのためには、従来の半導体装置の小型化の要請に応えつつ、半導体素子の駆動に影響する外部からのノイズを低減する必要がある。さらに、当該半導体素子の駆動に伴って発生するノイズは、外部の周辺機器などに影響を及ぼすことがある。したがって、外部からのノイズと、当該半導体素子の駆動に伴って発生するノイズとの両者の低減を図ることが求められる。
特開２０２０－１８８０８５号公報
　本開示は、従来よりも改良が施された半導体装置を提供することを一の課題とする。特に本開示は、先述の事情に鑑み、装置の小型化を図りつつ、ノイズの低減を図ることが可能な半導体装置を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、配線層と、前記配線層に対向する複数の電極を有するとともに、前記複数の電極が前記配線層に導電接合された半導体素子と、前記配線層を覆う絶縁層と、第１方向において前記絶縁層を基準として前記配線層とは反対側に位置するとともに、前記第１方向に視て少なくとも前記半導体素子の周りを囲む封止樹脂と、前記半導体素子を覆うとともに、前記絶縁層と前記封止樹脂との間に位置する部分を含む金属膜と、備える。前記絶縁層の一部は、前記配線層と前記半導体素子との間に位置している。前記封止樹脂は、前記第１方向に対して直交する方向を向く第１側面を有する。前記絶縁層は、前記第１側面から外部に露出している。
　上記構成によれば、半導体装置の小型化を図りつつ、ノイズの低減を図ることが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図２は、図１に対応する平面図であり、半導体素子、絶縁層および金属膜をさらに透過している。 図３は、図１に示す半導体装置の底面図である。 図４は、図２のＩＶ－ＩＶ線に沿う断面図である。 図５は、図２のＶ－Ｖ線に沿う断面図である。 図６は、図２のＶＩ－ＶＩ線に沿う断面図である。 図７は、図４の部分拡大図である。 図８は、図５の部分拡大図である。 図９は、図１に示す半導体装置の製造工程を説明する断面図である。 図１０は、図１に示す半導体装置の製造工程を説明する断面図である。 図１１は、図１に示す半導体装置の製造工程を説明する断面図である。 図１２は、図１に示す半導体装置の製造工程を説明する断面図である。 図１３は、図１に示す半導体装置の製造工程を説明する断面図である。 図１４は、図１に示す半導体装置の製造工程を説明する断面図である。 図１５は、図１に示す半導体装置の製造工程を説明する断面図である。 図１６は、図１に示す半導体装置の製造工程を説明する断面図である。 図１７は、図１に示す半導体装置の製造工程を説明する断面図である。 図１８は、図１に示す半導体装置の製造工程を説明する断面図である。 図１９は、図１に示す半導体装置の製造工程を説明する断面図である。 図２０は、図１に示す半導体装置の製造工程を説明する断面図である。 図２１は、図１に示す半導体装置の製造工程を説明する断面図である。 図２２は、図１に示す半導体装置の製造工程を説明する断面図である。 図２３は、本開示の第１実施形態の変形例にかかる半導体装置の断面図である。 図２４は、本開示の第２実施形態にかかる半導体装置の平面図である。 図２５は、図２４のＸＸＶ－ＸＸＶ線に沿う断面図である。 図２６は、図２４のＸＸＶＩ－ＸＸＶＩ線に沿う断面図である。 図２７は、本開示の第３実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図２８は、図２７に対応する平面図であり、半導体素子、絶縁層および金属膜をさらに透過している。 図２９は、図２８のＸＸＩＸ－ＸＸＩＸ線に沿う断面図である。 図３０は、図２８のＸＸＸ－ＸＸＸ線に沿う断面図である。 図３１は、図２８のＸＸＸＩ－ＸＸＸＩ線に沿う断面図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　第１実施形態：
　図１～図８に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基材１０、複数の配線層２１、複数の端子２２、放熱層２３、複数のダミー端子２４、半導体素子３０、複数の接合層３９、絶縁層４１、金属膜４２、封止樹脂５０、および複数の被覆層６０を備える。半導体装置Ａ１０は、配線基板に表面実装される樹脂パッケージ形式によるものである。当該樹脂パッケージ形式は、封止樹脂５０から複数のリードが突出しないＱＦＮ（quad flat non-leaded package）である。ここで、図１は、理解の便宜上、封止樹脂５０を透過している。図２は、理解の便宜上、図１に対して半導体素子３０、絶縁層４１および金属膜４２をさらに透過している。図１では、透過した封止樹脂５０を想像線（二点鎖線）で示している。図２では、透過した半導体素子３０および封止樹脂５０をそれぞれ想像線で示している。さらに図２では、ＩＶ－ＩＶ線、およびＶ－Ｖ線をそれぞれ一点鎖線で示している。
　半導体装置Ａ１０の説明においては、便宜上、後述する基材１０の主面１１の法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する１つの方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘに対して直交する方向を「第３方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、第１方向ｚに視て（平面視において）矩形状である。
　基材１０は、図４～図６に示すように、複数の配線層２１を支持する。基材１０は、電気絶縁性を有する。基材１０は、黒色のエポキシ樹脂を含む材料からなる。基材１０は、主面１１、裏面１２、および複数の第２側面１３を有する。主面１１および裏面１２は、第１方向ｚにおいて互いに反対側を向く。主面１１は、複数の配線層２１に対向している。裏面１２は、外部に露出している。半導体装置Ａ１０を配線基板に実装した際、裏面１２が当該配線基板に対向する。複数の第２側面１３は、第１方向ｚに対して直交する方向を向く。複数の第２側面１３は、主面１１および裏面１２につながっている。複数の第２側面１３は、第２方向ｘを向く２つの第２側面１３と、第３方向ｙを向く２つの第２側面１３とを含む。
　複数の配線層２１は、図４～図６に示すように、基材１０の主面１１に支持されている。複数の配線層２１は、複数の端子２２とともに、半導体素子３０と半導体装置Ａ１０が実装される配線基板との導電経路を構成している。複数の配線層２１の組成は、チタン（Ｔｉ）および銅（Ｃｕ）を含む。
　図４および図５に示すように、複数の配線層２１の各々は、端面２１１を有する。端面２１１は、第１方向ｚに対して直交する方向を向く。端面２１１は、絶縁層４１から露出している。
　複数の配線層２１は、接地配線２１Ａを含む。接地配線２１Ａは、半導体装置Ａ１０の接地（ＧＮＤ）として機能する。接地配線２１Ａには、第１方向ｚのうち基材１０の主面１１と同じ側を向く露出面２１２が設定されている。露出面２１２は、絶縁層４１から露出している。
　複数の端子２２は、図４～図６に示すように、基材１０に収容されている。複数の端子２２の各々は、複数の配線層２１のいずれかにつながっている。複数の端子２２の組成は、銅を含む。
　図３～図５に示すように、複数の端子２２の各々は、第１露出面２２１および第２露出面２２２を有する。第１露出面２２１は、第１方向ｚにおいて基材１０の裏面１２と同じ側を向く。第１露出面２２１は、裏面１２から露出している。第２露出面２２２は、第１方向ｚに対して直交する方向を向く。第２露出面２２２は、基材１０の複数の第２側面１３のいずれかから露出している。第２露出面２２２は、複数の配線層２１のいずれかの端面２１１と面一である。
　放熱層２３は、図２および図３に示すように、第１方向ｚに視て半導体素子３０に重なっている。図４および図５に示すように、放熱層２３は、基材１０に収容されている。放熱層２３は、複数の配線層２１のいずれかにつながっている。放熱層２３の組成は、複数の端子２２の組成と同一である。
　図３～図５に示すように、放熱層２３は、第３露出面２３１を有する。第３露出面２３１は、第１方向ｚにおいて基材１０の裏面１２と同じ側を向く。第３露出面２３１は、裏面１２から露出している。
　複数のダミー端子２４は、図２および図３に示すように、第１方向ｚに視て基材１０の四隅に位置する。図６に示すように、複数のダミー端子２４は、基材１０に収容されている。複数のダミー端子２４は、複数の配線層２１、複数の端子２２、および複数の放熱層２３から離れて位置する。複数のダミー端子２４の組成は、複数の端子２２の組成と同一である。
　図３および図６に示すように、複数のダミー端子２４の各々は、第４露出面２４１および第５露出面２４２を有する。第４露出面２４１は、第１方向ｚにおいて基材１０の裏面１２と同じ側を向く。第４露出面２４１は、裏面１２から露出している。第５露出面２４２は、第１方向ｚに対して直交する方向を向く。第５露出面２４２は、基材１０の複数の第２側面１３のいずれかから露出している。
　複数の接合層３９の各々は、図３～図５に示すように、複数の配線層２１のいずれかの上に配置され、かつ複数の配線層２１のいずれかにつながっている。複数の接合層３９は、導電体である。図８に示すように、複数の接合層３９の各々は、座部３９１および接合部３９２を有する。座部３９１は、複数の配線層２１のいずれかにつながっている。座部３９１の組成は、ニッケル（Ｎｉ）を含む。接合部３９２は、座部３９１の上に位置する。接合部３９２の組成は、錫（Ｓｎ）および銀（Ａｇ）を含む。この他、接合部３９２の組成は、錫およびアンチモン（Ｓｂ）を含む場合でもよい。
　半導体素子３０は、図４および図５に示すように、複数の接合層３９を介して複数の配線層２１に導電接合されている。図８に示すように、半導体素子３０は、周面３０１、本体部３１、複数の電極３２、およびパッシベーション膜３３を有する。
　図４および図５に示すように、周面３０１は、第１方向ｚに対して直交する方向を向く。本体部３１およびパッシベーション膜３３は、周面３０１を含む。図４および図５に示すように、本体部３１は、第１方向ｚにおいて複数の電極３２を基準として複数の配線層２１とは反対側に位置する。本体部３１は、半導体基板と、当該半導体基板に積層された半導体層と、当該半導体層に導通する再配線層とを含む。半導体層には、各種回路が構成されている。本体部３１は、上面３１１を有する。上面３１１は、第１方向ｚにおいて基材１０の主面１１と同じ側を向く。
　図４および図５に示すように、複数の電極３２は、複数の配線層２１に対向している。図８に示すように、複数の電極３２の各々は、基部３２１および柱状部３２２を有する。基部３２１は、本体部３１につながっている。柱状部３２２は、基部３２１から複数の配線層２１に向けて突出している。柱状部３２２の組成は、銅を含む。複数の電極３２の各々の柱状部３２２は、複数の接合層３９の各々の接合部３９２に個別に導電接合されている。これにより、複数の電極３２が複数の配線層２１に導電接合されている。
　図８に示すように、パッシベーション膜３３は、第１方向ｚにおいて上面３１１とは反対側を向く本体部３１の表面を覆っている。パッシベーション膜３３は、電気絶縁性を有する。パッシベーション膜３３には、複数の開口３３１が設けられている。複数の電極３２の各々の基部３２１は、複数の開口３３１に個別に収容されている。パッシベーション膜３３は、ポリイミドを含む材料からなる。
　絶縁層４１は、図１、および図４～図６に示すように、複数の配線層２１を覆っている。絶縁層４１は、黒色かつ軟質の樹脂を含む材料からなる。絶縁層４１の材料の一例として、アンダーフィルに用いられる樹脂材料が挙げられる。絶縁層４１の一部は、第１方向ｚにおいて複数の配線層２１と半導体素子３０との間に位置する。絶縁層４１は、基材１０の主面１１に接している。絶縁層４１は、半導体素子３０の複数の電極３２の各々の柱状部３２２と、半導体素子３０の周面３０１とに接している。図８に示すように、さらに絶縁層４１は、半導体素子３０の本体部３１の上面３１１に接している。
　金属膜４２は、図１、図４および図５に示すように、半導体素子３０を覆っている。金属膜４２は、絶縁層４１と封止樹脂５０との間に位置する部分を含む。図８に示すように、金属膜４２は、絶縁層４１を介して半導体素子３０から離れている。金属膜４２は、複数の配線層２１のうち接地配線２１Ａの露出面２１２に接している。これにより、金属膜４２は、接地配線２１Ａに導通している。したがって、金属膜４２の電位は、接地配線２１Ａの電位と等価となる。
　図８に示すように、金属膜４２は、第１膜４２１および第２膜４２２を有する。第１膜４２１は、絶縁層４１に接している。半導体装置Ａ１０においては、第１膜４２１は、半導体素子３０に接している。第１膜４２１の組成は、チタンを含む。第２膜４２２は、第１膜４２１に積層されている。第２膜４２２の組成は、銅を含む。
　封止樹脂５０は、図４および図５に示すように、第１方向ｚにおいて絶縁層４１を基準として複数の配線層２１とは反対側に位置する。図１、図４および図５に示すように、封止樹脂５０は、第１方向ｚに視て、少なくとも半導体素子３０の周りを囲んでいる。半導体装置Ａ１０においては、第１方向ｚに視て、封止樹脂５０は、半導体素子３０に重なる。基材１０は、黒色のエポキシ樹脂を含む材料からなる。
　図４～図６に示すように、封止樹脂５０は、頂面５１、および複数の第１側面５２を有する。頂面５１は、第１方向ｚにおいて基材１０の主面１１と同じ側を向く。複数の第１側面５２は、頂面５１につながっている。複数の第１側面５２の各々は、第１領域５２１および第２領域５２２を含む。第１領域５２１は、頂面５１につながり、かつ第１方向ｚに対して直交する方向を向く。第２領域５２２は、第１方向ｚにおいて第１領域５２１を基準として頂面５１とは反対側に位置し、かつ第１領域５２１につながっている。第１方向ｚに視て、第１領域５２１は、頂面５１に重なっている。
　図４～図６に示すように、絶縁層４１の第１方向ｚにおける最大寸法は、封止樹脂５０の第１方向ｚにおける最大寸法よりも小さい。
　図７に示すように、絶縁層４１と、金属膜４２の第１膜４２１とは、複数の第１側面５２の第２領域５２２から外部に露出している。第１方向ｚにおいて第１膜４２１と封止樹脂５０との間には、空洞部５３が設けられている。空洞部５３は、外部に通じている。
　絶縁層４１の熱伝導率は、封止樹脂５０の熱伝導率よりも低い。さらに、絶縁層４１には、第１フィラーが含有されている。封止樹脂５０には、第２フィラーが含有されている。絶縁層４１における第１フィラーの重量パーセント（ｗｔ％）は、封止樹脂５０における第２フィラーの重量パーセントよりも低い。
　複数の被覆層６０は、図２および図３に示すように、外部に露出している。図３～図５に示すように、複数の被覆層６０のうちのいくつかは、複数の端子２２の各々の第１露出面２２１および第２露出面２２２と、複数の配線層２１の各々の端面２１１とを個別に覆っている。複数の被覆層６０のいずれかは、放熱層２３の第３露出面２３１を個別に覆っている。さらに複数の被覆層６０のうち４つの被覆層６０は、複数のダミー端子２４の各々の第４露出面２４１および第５露出面２４２を個別に覆っている。
　複数の被覆層６０は、導電体である。複数の被覆層６０がハンダを介して配線基板に導電接合されることによって、半導体装置Ａ１０が配線基板に実装される。複数の被覆層６０の各々は、複数の金属層を含む。当該複数の金属層は、複数の端子２２のいずれかに近い方から、ニッケル層および金（Ａｕ）層の順に積層されたものである。この他、当該複数の金属層は、複数の端子２２のいずれかに近い方から、ニッケル層、パラジウム（Ｐｄ）層および金層の順に積層されたものでもよい。したがって、複数の被覆層６０の組成は、金を含む。
　次に、図９～図２２に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図９～図２２の断面位置は、図４の断面位置と同一である。
　最初に、図９に示すように、支持部材８１の第１方向ｚの一方側を覆う中間層８２を形成する。中間層８２は、支持部材８１に接し、かつチタンからなる金属薄膜と、当該金属薄膜に積層され、かつ銅からなる金属薄膜とからなる。中間層８２は、スパッタリングによりこれらの金属薄膜をそれぞれ成膜することによって形成される。
　次いで、図１０に示すように、中間層８２から第１方向ｚに突出する複数の導電層８３を形成する。複数の導電層８３の各々の一部が、半導体装置Ａ１０が具備する複数の端子２２、および放熱層２３のいずれかとなる。複数の導電層８３の形成にあたっては、まず、中間層８２に対してリソグラフィパターニングを施す。次いで、中間層８２を導電経路とした電解めっきにより、複数の導電層８３を析出させる。最後に、リソグラフィパターニングにかかるマスク層を除去する。以上により、複数の導電層８３の形成がなされる。
　次いで、図１１に示すように、複数の導電層８３を覆う第１樹脂層８４を形成する。第１樹脂層８４の一部が、半導体装置Ａ１０が具備する基材１０となる。第１樹脂層８４は、黒色のエポキシ樹脂を含む材料からなる。第１樹脂層８４は、コンプレッション成型により形成される。この際、第１樹脂層８４は、中間層８２に接し、かつ複数の導電層８３の全体を覆うように形成される。
　次いで、図１２に示すように、複数の導電層８３の各々の一部と、第１樹脂層８４の一部とを研削により除去する。これらの除去対象となる部分は、第１方向ｚにおいて中間層８２に対向する側とは反対側に位置する部分である。これにより、第１方向ｚを向く第１樹脂層８４の表面から複数の導電層８３が露出する。
　次いで、図１３に示すように、第１方向ｚを向く第１樹脂層８４の表面に接するとともに、各々が複数の導電層８３のいずれか１つ以上につながる複数の配線層２１を形成する。複数の配線層２１の形成にあたっては、まず、第１方向ｚにおいて中間層８２に対向する側とは反対側に位置する複数の導電層８３、および第１樹脂層８４の各々の部分の全体を覆う下地層（図示略）を形成する。下地層の組成は、先述の中間層８２の組成と同一である。下地層は、スパッタリングにより形成される。次いで、下地層に対してリソグラフィパターニングを施す。次いで、下地層を導電経路とした電解めっきにより、複数の配線層２１を析出させる。最後に、リソグラフィパターニングにかかるマスク層を除去する。以上により、複数の配線層２１の形成がなされる。
　次いで、図１４に示すように、各々が複数の配線層２１のいずれかにつながる複数の接合層３９を形成する。複数の接合層３９の形成にあたっては、先述の下地層、および複数の配線層２１に対してリソグラフィパターニングを施す。次いで、下地層、および複数の配線層２１を導電経路とした電解めっきにより、複数のニッケル層を析出させる。複数のニッケル層の各々は、図８に示す複数の接合層３９の各々の座部３９１に相当する。次いで、下地層、複数の配線層２１、および複数のニッケル層を導電経路とした電解めっきにより、錫を含む複数の合金層を複数のニッケル層の上に個別に析出させる。複数の合金層の各々は、図８に示す複数の接合層３９の各々の接合部３９２に相当する。次いで、リソグラフィパターニングにかかるマスク層を除去する。最後に、硫酸（Ｈ2ＳＯ4）および過酸化水素（Ｈ2Ｏ2）の混合溶液を用いたウェットエッチングにより、下地層を除去する。以上により、複数の接合層３９の形成がなされる。
　次いで、図１５に示すように、半導体素子３０を複数の配線層２１に導電接合する。半導体素子３０は、フリップチップボンディングにより複数の配線層２１に導電接合される。まず、半導体素子３０の複数の電極３２を、複数の接合層３９に対して個別に仮付けする。次いで、複数の接合層３９の各々のうち接合部３９２（図８参照）をリフローにより溶融させる。最後に、溶融した接合部３９２を冷却により固化する。以上により、複数の配線層２１に対する半導体素子３０の導電接合が完了する。
　次いで、図１６に示すように、複数の配線層２１を覆う絶縁層４１を形成する。溶融した絶縁層４１の流動性を高めるため、絶縁層４１における先述した第１フィラーの重量パーセントは、後述する第２樹脂層８５におけるフィラー（先述した封止樹脂５０に含まれる第２フィラーに相当）の重量パーセントよりも低く設定する。この際、第１方向ｚにおいて複数の配線層２１と半導体素子３０との間に絶縁層４１が入り込むようにする。さらに、複数の配線層２１のうち接地配線２１Ａに露出面２１２が現れるようにする。
　次いで、図１７に示すように、半導体素子３０および絶縁層４１を覆う金属膜４２を形成する。金属膜４２の形成にあたっては、まず、チタンからなる第１膜４２１（図８参照）をスパッタリングにより成膜する。第１膜４２１は、半導体素子３０および絶縁層４１に接するように成膜する。次いで、銅からなる第２膜４２２（図８参照）をスパッタリングにより成膜する。第２膜４２２は、第１膜４２１の全体を覆うように成膜する。
　次いで、図１８に示すように、金属膜４２を覆う第２樹脂層８５を形成する。第２樹脂層８５の一部が、半導体装置Ａ１０が具備する封止樹脂５０となる。第２樹脂層８５は、フィラー（先述した封止樹脂５０に含まれる第２フィラー）が含有された黒色のエポキシ樹脂を含む材料からなる。第２樹脂層８５は、コンプレッション成型により形成される。この際、第２樹脂層８５は、第１方向ｚに視て、少なくとも半導体素子３０の周りを囲むように形成される。
　次いで、支持部材８１および中間層８２を研削により除去する。この際、複数の導電層８３の各々の一部と、第１樹脂層８４の一部とが、研削により除去される。
　次いで、図２０に示すように、第１方向ｚを向く第２樹脂層８５の表面にテープ８８を貼り付ける。テープ８８は、ダイシングテープである。次いで、幅ｂ１を有する第１ブレード８９１を用いて複数の導電層８３の各々の一部と、第１樹脂層８４の一部と、複数の配線層２１の各々の一部と、絶縁層４１、金属膜４２および第２樹脂層８５の各々の一部とを除去することにより、第１方向ｚに凹む複数の溝８５１を形成する。複数の溝８５１は、第２方向ｘおよび第３方向ｙの各々に沿った格子状となるように形成される。
　次いで、ウェットエッチングにより、第１樹脂層８４から外部に露出する複数の導電層８３の表面を平滑にする。この際、図７に示す空洞部５３が形成される。空洞部５３が形成される理由は、絶縁層４１から外部に露出する金属膜４２の第２膜４２２の一部がウェットエッチングにより除去されるためである。本工程を経ることにより、複数の導電層８３の各々が、半導体装置Ａ１０が具備する複数の端子２２のいずれか、あるいは半導体装置Ａ１０が具備する放熱層２３となる。第１樹脂層８４が、半導体装置Ａ１０が具備する基材１０となる。第１方向ｚを向き、かつ外部に露出する基材１０の表面は、基材１０の裏面１２である。
　次いで、図２１に示すように、基材１０から外部に露出する複数の端子２２、および放熱層２３の各々の表面を個別に覆う複数の被覆層６０を形成する。複数の被覆層６０は、無電解めっきにより形成される。
　最後に、図２２に示すように、幅ｂ２を有する第２ブレード８９２を用いて第２樹脂層８５を切断する。幅ｂ２は、第１ブレード８９１の幅ｂ１よりも小である。第２樹脂層８５の切断にあたっては、複数の溝８５１の各々に第２ブレード８９２を通過させた上で、第２ブレード８９２がテープ８８に接触するまで第２ブレード８９２を第１方向ｚに移動させる。本工程を経ることにより、第２樹脂層８５が、半導体装置Ａ１０が具備する封止樹脂５０となる。以上の工程を経ることにより、半導体装置Ａ１０が得られる。
　第１実施形態の変形例：
　次に、図２３に基づき、半導体装置Ａ１０の変形例である半導体装置Ａ１１について説明する。図２３の断面位置は、図４の断面位置と同一である。
　図２３に示すように、半導体装置Ａ１１においては、絶縁層４１は、半導体素子３０の周面３０１の全体に接している。さらに絶縁層４１は、半導体素子３０の本体部３１の上面３１１の全体に接している。絶縁層４１のうち上面３１１の全体に接する部分の第１方向ｚの寸法は、半導体装置Ａ１０における当該部分の第１方向ｚの寸法よりも大きい。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、配線層２１を覆う絶縁層４１と、第１方向ｚに視て少なくとも半導体素子３０の周りを囲む封止樹脂５０と、半導体素子３０を覆うととともに、絶縁層４１と封止樹脂５０との間に位置する部分を含む金属膜４２とを備える。絶縁層４１の一部は、配線層２１と封止樹脂５０との間に位置する。本構成をとることにより、配線層２１と金属膜４２との電気絶縁がなされた上で、金属膜４２が半導体素子３０から発するノイズと外部から半導体装置Ａ１０に侵入するノイズとの両者を低減する。金属膜４２により電磁波の大半が遮断されるためである。さらに絶縁層４１は、封止樹脂５０の第１側面５２から外部に露出している。本構成をとることにより、半導体装置Ａ１０の小型化を図った場合であっても、第１方向ｚに視て半導体装置Ａ１０の全体にわたって金属膜４２を設けることができる。これにより、金属膜４２によるノイズの低減効果が発揮される。したがって、本構成によれば、半導体装置Ａ１０においては、半導体装置Ａ１０の小型化を図りつつ、ノイズの低減を図ることが可能となる。
　絶縁層４１の第１方向ｚにおける最大寸法は、封止樹脂５０の第１方向ｚにおける最大寸法よりも小さい。本構成をとることにより、配線層２１と金属膜４２との電気絶縁をなしつつ、第１方向ｚに対して直交する方向に視て金属膜４２が半導体素子３０の周面３０１に重なる状態とすることができる。これにより、半導体装置Ａ１０におけるノイズの低減効果がより向上する。
　配線層２１に導電接合される半導体素子３０の複数の電極３２は、基部３２１と、基部３２１から配線層２１に向けて突出する柱状部３２２とを有する。柱状部３２２は、配線層２１に導電接合されており、かつ絶縁層４１に接している。本構成をとることにより、第１方向ｚにおいて配線層２１と半導体素子３０との間に絶縁層４１をより確実に充填させることが可能となる。これにより、金属膜４２と複数の電極３２との短絡を防止することができる。
　上記の場合において、絶縁層４１の熱伝導率は、封止樹脂５０の熱伝導率よりも高く設定すると、半導体素子３０から発した熱が複数の電極３２の各々の柱状部３２２から絶縁層４１に伝導しやすくなる。さらに絶縁層４１は、封止樹脂５０の第１側面５２から外部に露出しているため、半導体装置Ａ１０の放熱性の向上を図ることができる。
　絶縁層４１には、第１フィラーが含有されている。封止樹脂５０には、第２フィラーが含有されている。絶縁層４１における第１フィラーの重量パーセントは、封止樹脂５０における重量パーセントよりも低い。本構成をとることにより、溶融した絶縁層４１の流動性が相対的に向上する。これにより、半導体装置Ａ１０の製造工程のうち図１６に示す絶縁層４１を形成する工程において、第１方向ｚにおいて配線層２１と半導体素子３０との間に絶縁層４１を円滑に充填させることが可能となる。
　絶縁層４１は、半導体素子３０の周面３０１に接している。本構成をとることにより、半導体素子３０の本体部３１に含まれる半導体層において構成された回路と、金属膜４２とが導通することを防止できる。
　金属膜４２は、絶縁層４１を介して半導体素子３０から離れている。本構成をとることにより、金属膜４２の具備に伴う半導体装置Ａ１１の絶縁耐圧の低下を抑制することができる。
　半導体装置Ａ１０は、配線層２１を支持する基材１０と、基材１０に収容され、かつ配線層２１につながる端子２２とをさらに備える。端子２２は、基材１０の裏面１２から露出している。この場合において、半導体装置Ａ１０は、基材１０から露出する端子２２の部分を覆う被覆層６０をさらに備える。被覆層６０は、導電性を有する。被覆層６０の組成は、金を含む。本構成をとることにより、半導体装置Ａ１０を配線基板に実装する際、被覆層６０に対する溶融したハンダの濡れ性が良好なものとなる。これにより、ハンダに対する被覆層６０の接合面積の縮小を防止できる。
　上記の場合において、端子２２は、基材１０の第２側面１３からも露出している。被覆層６０は、第２側面１３から露出する端子２２の部分をも覆っている。本構成をとることにより、半導体装置Ａ１０を配線基板に実装する際、溶融したハンダが被覆層６０を第１方向ｚに這い上がりやすくなる。これにより、ハンダフィレットの形成が促進される。したがって、配線基板に対する半導体装置Ａ１０の接合強度を向上させることができる。半導体装置Ａ１０を配線基板に実装した後、ハンダフィレットが外部に露出するため、配線基板に対する半導体装置Ａ１０の実装状態を外観目視により容易に確認することができる。
　半導体装置Ａ１０は、基材１０に収容された放熱層２３をさらに備える。放熱層２３は、配線層２１につながっている。放熱層２３は、基材１０の裏面１２から外部に露出している。本構成をとることにより、半導体素子３０から発した熱は、複数の電極３２、および配線層２１を介して放熱層２３に伝導される。これにより、半導体装置Ａ１０の放熱性の向上を図ることができる。
　金属膜４２の組成は、チタンを含む。本構成をとることにより、絶縁層４１が樹脂を含む場合であっても、絶縁層４１から金属膜４２が剥離することを防止できる。さらに、第１方向ｚにおいて金属膜４２と封止樹脂５０との間には、空洞部５３が設けられている。空洞部５３は、外部に通じている。本構成をとることにより、金属膜４２の具備に伴う半導体装置Ａ１０の絶縁耐圧の低下を抑制できる。
　半導体装置Ａ１０においては、第１方向ｚに視て基材１０の四隅に配置された複数のダミー端子２４をさらに備える。ここで、配線基板に実装された半導体装置Ａ１０においては、端子２２に熱応力が作用する。当該熱応力は、第１方向ｚに視て半導体装置Ａ１０の四隅に集中しやすくなる。そこで本構成をとることにより、複数のダミー端子２４に熱応力を集中させることができるため、端子２２に作用する熱応力を低減させることができる。これにより、配線基板と端子２２との導電接合にかかるハンダに亀裂が発生しにくくなるため、配線基板に対する端子２２の導通阻害をより効果的に防止できる。
　第２実施形態：
　図２４～図２６に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２４では、ＸＸＶ－ＸＸＶ線、およびＸＸＶＩ－ＸＸＶＩ線をそれぞれ一点鎖線で示している。
　半導体装置Ａ２０においては、金属膜４２および封止樹脂５０の構成が、半導体装置Ａ１０の当該構成と異なる。
　図２４～図２６に示すように、封止樹脂５０には、頂面５１から開口する開口部５４が設けられている。第１方向ｚに視て、半導体素子３０の全体が、開口部５４に包含されている。開口部５４から金属膜４２が外部に露出している。したがって、金属膜４２は、頂面５１から外部に露出している。
　図２５および図２６に示すように、半導体装置Ａ２０においては、封止樹脂５０の頂面５１から露出する金属膜４２の領域は、頂面５１から第１方向ｚに離れて位置する。この他、当該領域は、頂面５１と面一でもよい。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、配線層２１を覆う絶縁層４１と、第１方向ｚに視て少なくとも半導体素子３０の周りを囲む封止樹脂５０と、半導体素子３０を覆うととともに、絶縁層４１と封止樹脂５０との間に位置する部分を含む金属膜４２とを備える。絶縁層４１の一部は、配線層２１と封止樹脂５０との間に位置する。さらに絶縁層４１は、封止樹脂５０の第１側面５２から外部に露出している。したがって、本構成によれば、半導体装置Ａ２０においても、半導体装置Ａ２０の小型化を図りつつ、ノイズの低減を図ることが可能となる。さらに半導体装置Ａ２０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ２０においては、金属膜４２は、封止樹脂５０の頂面５１から外部に露出している。本構成をとることにより、半導体素子３０から発した熱は、放熱層２３に加えて金属膜４２をも介して外部に放出される。したがって、半導体装置Ａ２０の放熱性をさらに向上させることができる。
　第３実施形態：
　図２７～図３１に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２７は、理解の便宜上、封止樹脂５０を透過している。図２８は、理解の便宜上、図２７に対して半導体素子３０、絶縁層４１および金属膜４２をさらに透過している。図２７では、透過した封止樹脂５０を想像線で示している。図２８では、透過した半導体素子３０および封止樹脂５０をそれぞれ想像線で示している。さらに図２８では、ＸＸＩＸ－ＸＸＩＸ線、およびＸＸＸ－ＸＸＸ線をそれぞれ一点鎖線で示している。
　半導体装置Ａ３０においては、複数の突出層２５をさらに備えることが、半導体装置Ａ１０の場合と異なる。
　複数の突出層２５は、図２９～図３１に示すように、第１方向ｚにおいて複数の配線層２１を基準として複数の端子２２とは反対側に位置する。複数の突出層２５の各々は、複数の配線層２１のいずれかにつながっている。複数の突出層２５は、導電体である。複数の突出層２５の組成は、銅を含む。
　図２８に示すように、第１方向ｚに視て、複数の突出層２５は、複数の端子２２に個別に重なっている。図２９～図３１に示すように、第１方向ｚにおいて複数の突出層２５と金属膜４２との間には、絶縁層４１が位置する。したがって、金属膜４２は、絶縁層４１を介して複数の突出層２５から離れている。
　図２９～図３１に示すように、複数の突出層２５の各々は、第６露出面２５１を有する。第６露出面２５１は、第１方向ｚに対して直交する方向を向く。第６露出面２５１は、封止樹脂５０の第１側面５２から露出している。第６露出面２５１は、複数の配線層２１のいずれかの端面２１１と面一である。複数の端子２２のいずれかの第２露出面２２２と、複数の配線層２１のいずれかの端面２１１とともに、第６露出面２５１は、複数の被覆層６０のいずれかに覆われている。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、配線層２１を覆う絶縁層４１と、第１方向ｚに視て少なくとも半導体素子３０の周りを囲む封止樹脂５０と、半導体素子３０を覆うととともに、絶縁層４１と封止樹脂５０との間に位置する部分を含む金属膜４２とを備える。絶縁層４１の一部は、配線層２１と封止樹脂５０との間に位置する。さらに絶縁層４１は、封止樹脂５０の第１側面５２から外部に露出している。したがって、本構成によれば、半導体装置Ａ３０においても、半導体装置Ａ３０の小型化を図りつつ、ノイズの低減を図ることが可能となる。さらに半導体装置Ａ３０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ３０においては、導電体である突出層２５をさらに備える。突出層２５は、第１方向ｚにおいて配線層２１を基準として端子２２とは反対側に位置する。第１方向ｚに視て、突出層２５は、端子２２に重なる。突出層２５と金属膜４２との間には、絶縁層４１が位置する。突出層２５は、封止樹脂５０の第１側面５２から露出している。第１側面５２から露出する突出層２５の部分は、被覆層６０に覆われている。本構成をとることにより、突出層２５と金属膜４２との電気絶縁がなされた上で、被覆層６０の第１方向ｚにおける寸法をより拡大することができる。これにより、半導体装置Ａ３０を配線基板に実装する際、被覆層６０に接して形成されるハンダフィレットの第１方向ｚの寸法がより拡大するため、当該ハンダフィレットの体積が増加する。したがって、配線基板に対する半導体装置Ａ３０の接合強度をさらに向上させることが可能となる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　配線層と、
　前記配線層に対向する複数の電極を有するとともに、前記複数の電極が前記配線層に導電接合された半導体素子と、
　前記配線層を覆う絶縁層と、
　第１方向において前記絶縁層を基準として前記配線層とは反対側に位置するとともに、前記第１方向に視て少なくとも前記半導体素子の周りを囲む封止樹脂と、
　前記半導体素子を覆うとともに、前記絶縁層と前記封止樹脂との間に位置する部分を含む金属膜と、備え、
　前記絶縁層の一部は、前記配線層と前記半導体素子との間に位置しており、
　前記封止樹脂は、前記第１方向に対して直交する方向を向く第１側面を有し、
　前記絶縁層は、前記第１側面から外部に露出している、半導体装置。
　付記２．
　前記絶縁層の前記第１方向における最大寸法は、前記封止樹脂の前記第１方向における最大寸法よりも小さい、付記１に記載の半導体装置。
　付記３．
　前記複数の電極は、基部と、前記基部から前記配線層に向けて突出する柱状部と、を有し、
　前記柱状部は、前記配線層に導電接合されており、かつ前記絶縁層に接している、付記２に記載の半導体装置。
　付記４．
　前記絶縁層には、第１フィラーが含有されており、
　前記封止樹脂には、第２フィラーが含有されており、
　前記絶縁層における前記第１フィラーの重量パーセントは、前記封止樹脂における前記第２フィラーの重量パーセントよりも低い、付記２または３に記載の半導体装置。
　付記５．
　前記絶縁層の熱伝導率は、前記封止樹脂の熱伝導率よりも高い、付記２ないし４のいずれかに記載の半導体装置。
　付記６．
　前記半導体素子は、前記第１方向に対して直交する方向を向く周面を有し、
　前記絶縁層は、前記周面に接している、付記２ないし５のいずれかに記載の半導体装置。
　付記７．
　前記半導体素子は、前記第１方向において前記配線層に対向する側とは反対側を向く上面を有し、
　前記絶縁層は、前記上面に接している、付記６に記載の半導体装置。
　付記８．
　前記封止樹脂は、前記第１方向において前記上面と同じ側を向く頂面を有し、
　前記金属膜は、前記頂面から外部に露出している、付記６または７に記載の半導体装置。
　付記９．
　前記金属膜の組成は、銅を含む、付記２ないし８のいずれかに記載の半導体装置。
　付記１０．
　前記金属膜の組成は、チタンを含み、
　前記金属膜は、前記第１側面から外部に露出している、付記９に記載の半導体装置。
　付記１１．
　前記第１方向において前記金属膜と前記封止樹脂との間には、空洞部が設けられており、
　前記空洞部は、外部に通じている、付記１０に記載の半導体装置。
　付記１２．
　前記配線層を支持する基材をさらに備え、
　前記絶縁層は、前記基材に接している、付記１ないし１１のいずれかに記載の半導体装置。
　付記１３．
　前記基材に収容され、かつ前記配線層につながる端子をさらに備え、
　前記基材は、前記第１方向に対して前記配線層に対向する側とは反対側を向く裏面を有し、
　前記端子は、前記裏面から露出している、付記１２に記載の半導体装置。
　付記１４．
　前記基材は、前記第１方向に対して直交する方向を向く第２側面を有し、
　前記端子は、前記第２側面から露出している、付記１３に記載の半導体装置。
　付記１５．
　前記基材から露出する前記端子の部分を覆う被覆層をさらに備え、
　前記被覆層は、導電体であり、
　前記被覆層の組成は、金を含む、付記１４に記載の半導体装置。
　付記１６．
　前記第１方向において前記配線層を基準として前記端子とは反対側に位置するとともに、導電体である突出層をさらに備え、
　前記第１方向に視て、前記突出層は、前記端子に重なっており、
　前記突出層と前記金属膜との間には、前記絶縁層が位置しており、
　前記突出層は、前記第１側面から露出しており、
　前記第１側面から露出する前記突出層の部分は、前記被覆層に覆われている、付記１５に記載の半導体装置。
　付記１７．
　前記基材に収容された放熱層をさらに備え、
　前記放熱層は、前記配線層につながっており、
　前記放熱層は、前記裏面から露出している、付記１３ないし１６のいずれかに記載の半導体装置。
Ａ１０，Ａ２０，Ａ３０：半導体装置　　　　１０：基材
１１：主面　　　　１２：裏面
１３：第２側面　　　　２１：配線層
２１Ａ：接地配線　　　　２１１：端面
２１２：露出面　　　　２２：端子
２２１：第１露出面　　　　２２２：第２露出面
２３：放熱層　　　　２３１：第３露出面
２４：ダミー端子　　　　２４１：第４露出面
２４２：第５露出面　　　　２５：突出層
２５１：第６露出面　　　　３０：半導体素子
３０１：周面　　　　３１：本体部
３１１：上面　　　　３２：電極
３２１：基部　　　　３２２：柱状部
３３：パッシベーション膜　　　　３３１：開口
３９：接合層　　　　３９１：座部
３９２：接合部　　　　４１：絶縁層
４２：金属膜　　　　４２１：第１膜
４２２：第２膜　　　　５０：封止樹脂
５１：頂面　　　　５２：第１側面
５２１：第１領域　　　　５２２：第２領域
５３：空洞部　　　　５４：開口部
６０：被覆層　　　　８１：支持部材
８２：中間層　　　　８３：導電層
８４：第１樹脂層　　　　８５：第２樹脂層
８５１：溝　　　　８８：テープ
８９１：第１ブレード　　　　８９２：第２ブレード
ｚ：第１方向　　　　ｘ：第２方向
ｙ：第３方向

Claims (17)

  1. 　配線層と、
    　前記配線層に対向する複数の電極を有するとともに、前記複数の電極が前記配線層に導電接合された半導体素子と、
    　前記配線層を覆う絶縁層と、
    　第１方向において前記絶縁層を基準として前記配線層とは反対側に位置するとともに、前記第１方向に視て少なくとも前記半導体素子の周りを囲む封止樹脂と、
    　前記半導体素子を覆うとともに、前記絶縁層と前記封止樹脂との間に位置する部分を含む金属膜と、備え、
    　前記絶縁層の一部は、前記配線層と前記半導体素子との間に位置しており、
    　前記封止樹脂は、前記第１方向に対して直交する方向を向く第１側面を有し、
    　前記絶縁層は、前記第１側面から外部に露出している、半導体装置。
  2. 　前記絶縁層の前記第１方向における最大寸法は、前記封止樹脂の前記第１方向における最大寸法よりも小さい、請求項１に記載の半導体装置。
  3. 　前記複数の電極は、基部と、前記基部から前記配線層に向けて突出する柱状部と、を有し、
    　前記柱状部は、前記配線層に導電接合されており、かつ前記絶縁層に接している、請求項２に記載の半導体装置。
  4. 　前記絶縁層には、第１フィラーが含有されており、
    　前記封止樹脂には、第２フィラーが含有されており、
    　前記絶縁層における前記第１フィラーの重量パーセントは、前記封止樹脂における前記第２フィラーの重量パーセントよりも低い、請求項２または３に記載の半導体装置。
  5. 　前記絶縁層の熱伝導率は、前記封止樹脂の熱伝導率よりも高い、請求項２ないし４のいずれかに記載の半導体装置。
  6. 　前記半導体素子は、前記第１方向に対して直交する方向を向く周面を有し、
    　前記絶縁層は、前記周面に接している、請求項２ないし５のいずれかに記載の半導体装置。
  7. 　前記半導体素子は、前記第１方向において前記配線層に対向する側とは反対側を向く上面を有し、
    　前記絶縁層は、前記上面に接している、請求項６に記載の半導体装置。
  8. 　前記封止樹脂は、前記第１方向において前記上面と同じ側を向く頂面を有し、
    　前記金属膜は、前記頂面から外部に露出している、請求項６または７に記載の半導体装置。
  9. 　前記金属膜の組成は、銅を含む、請求項２ないし８のいずれかに記載の半導体装置。
  10. 　前記金属膜の組成は、チタンを含み、
    　前記金属膜は、前記第１側面から外部に露出している、請求項９に記載の半導体装置。
  11. 　前記第１方向において前記金属膜と前記封止樹脂との間には、空洞部が設けられており、
    　前記空洞部は、外部に通じている、請求項１０に記載の半導体装置。
  12. 　前記配線層を支持する基材をさらに備え、
    　前記絶縁層は、前記基材に接している、請求項１ないし１１のいずれかに記載の半導体装置。
  13. 　前記基材に収容され、かつ前記配線層につながる端子をさらに備え、
    　前記基材は、前記第１方向に対して前記配線層に対向する側とは反対側を向く裏面を有し、
    　前記端子は、前記裏面から露出している、請求項１２に記載の半導体装置。
  14. 　前記基材は、前記第１方向に対して直交する方向を向く第２側面を有し、
    　前記端子は、前記第２側面から露出している、請求項１３に記載の半導体装置。
  15. 　前記基材から露出する前記端子の部分を覆う被覆層をさらに備え、
    　前記被覆層は、導電体であり、
    　前記被覆層の組成は、金を含む、請求項１４に記載の半導体装置。
  16. 　前記第１方向において前記配線層を基準として前記端子とは反対側に位置するとともに、導電体である突出層をさらに備え、
    　前記第１方向に視て、前記突出層は、前記端子に重なっており、
    　前記突出層と前記金属膜との間には、前記絶縁層が位置しており、
    　前記突出層は、前記第１側面から露出しており、
    　前記第１側面から露出する前記突出層の部分は、前記被覆層に覆われている、請求項１５に記載の半導体装置。
  17. 　前記基材に収容された放熱層をさらに備え、
    　前記放熱層は、前記配線層につながっており、
    　前記放熱層は、前記裏面から露出している、請求項１３ないし１６のいずれかに記載の半導体装置。
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