CN101286506B - 具有单一芯片承载座的多芯片封装构造 - Google Patents

具有单一芯片承载座的多芯片封装构造 Download PDF

Info

Publication number
CN101286506B
CN101286506B CN200810099989.0A CN200810099989A CN101286506B CN 101286506 B CN101286506 B CN 101286506B CN 200810099989 A CN200810099989 A CN 200810099989A CN 101286506 B CN101286506 B CN 101286506B
Authority
CN
China
Prior art keywords
pin
chip
bearing seat
package structure
chip bearing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200810099989.0A
Other languages
English (en)
Other versions
CN101286506A (zh
Inventor
金洪玄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN200810099989.0A priority Critical patent/CN101286506B/zh
Publication of CN101286506A publication Critical patent/CN101286506A/zh
Application granted granted Critical
Publication of CN101286506B publication Critical patent/CN101286506B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明提供一种多芯片封装构造，包含有一导线架，其具有一芯片承载座以及数个围绕芯片承载座的引脚。每一引脚包含一上引脚与一位于上引脚下方的下引脚，其中上引脚与下引脚大体上与芯片承载座平行，两者间并借助一大体上与两者相互垂直的中间引脚相互连接。在芯片承载座的上、下表面分别设有上芯片与下芯片，其中上芯片借助第一焊线与一部份引脚的上引脚的顶面电性连接，下芯片则借助第二焊线与另一部分引脚的上引脚的底面电性连接。芯片以及焊线则被一封胶体包覆，以防止损坏。

Description

具有单一芯片承载座的多芯片封装构造
技术领域
本发明是有关在一种半导体封装构造，更特别有关在一种多芯片封装构造。
背景技术
由于电子产品越来越轻薄短小，使得用以保护半导体芯片以及提供外部电路连接的封装构造也同样需要轻薄短小化。
随着微小化以及高运作速度需求的增加，多芯片封装构造在许多电子装置中更显其重要性及高度需求度。多芯片封装构造可借助将两个或两个以上的芯片组合在单一封装构造中，使是统运作速度的限制最小化。此外，多芯片封装构造可减少芯片间连接线路的长度而降低信号延迟以及存取时间。
参考图1，一种传统的堆栈封装构造10包含一基板11，基板11上设有一芯片12，借助数个凸块14与基板11电性连接。芯片12上堆栈有另一芯片13，并借助凸块15与芯片12电性连接。基板11上还设有一包覆芯片12、13的封胶体16，以保护所述芯片12、13。
然而，此种封装构造10是使用基板承载芯片，并非使用具有引脚的导线架承载芯片；另外，此种封装构造10上亦无法堆栈另外一个封装构造10。
参考图2，美国专利第6,977,431号则揭示了一种可堆栈的封装构造200，其包含一金属制成的芯片承载座110、数个金属引脚115，每一个引脚115包含一内引脚部分120与一外引脚部分130，其中内引脚部分120是嵌入一封胶体170中，而外引脚部分130则完全暴露在封胶体170的外部。芯片承载座110包含一大致平的第一表面111以及一大致平的且与第一表面111相对的第二表面112。一芯片140是位于一封胶体170内部且设置在芯片承载座110的第二表面112上，并借助数条焊线160与内引脚部分120电性连接。芯片承载座110的第一表面111则完全暴露在封胶体170的第一表面171外。
参考图3，上述专利还揭露了在半导体封装构造200的封胶体170的第一表面171上还可堆栈另一封装结构300，该封装结构300包含一芯片承载座210，其上表面设有一芯片230，芯片230并借助焊线250与环绕在芯片承载座210周围的引脚220电性连接。芯片230、芯片承载座210的上表面以及引脚220的上表面被一封胶体260所覆盖，芯片承载座210的下表面以及引脚220的下表面并暴露在封胶体260外。上述封装构造300与封装构造200之间还设有一导电层270，例如由焊锡或导电胶材料所形成，使得芯片承载座210的下表面借助导电层270与芯片承载座110的第一表面111电性连接；引脚220亦借助导电层270与内引脚120电性连接。
上述专利所揭露的封装结构200与封装结构300的组合体虽包含有两个芯片140、230，惟，其是使用两个芯片承载座110、210分别承载芯片140及230，此一结构造成了材料成本的增加。
有鉴于此，便有须提出一种多芯片封装构造，以解决上述问题。
发明内容
本发明的目的在于提供一种多芯片封装构造，是仅使用一个导线架即可达到多芯片封装构造的目的。
为达上述目的，本发明的多芯片封装构造包含一导线架，其具有一芯片承载座以及数个围绕芯片承载座的引脚。每一引脚包含一上引脚与一位于上引脚下方的下引脚，其中上引脚与下引脚大体上与芯片承载座平行，两者间并借助一大体上与两者相互垂直的中间引脚相互连接。在芯片承载座的上、下表面分别设有上芯片与下芯片，其中上芯片借助第一焊线与一部份引脚的上引脚的顶面电性连接，下芯片则借助第二焊线与另一部分引脚的上引脚的底面电性连接。芯片以及焊线则被一封胶体包覆，以防止损坏。
本发明的多芯片封装构造是仅使用一个导线架即可完成多芯片封装构造，可节省材料成本。另外，由于两芯片之间设有芯片承载座，若支撑芯片承载座的肋条与外界的接地线路连接，则芯片承载座可作为两芯片之间的电磁屏蔽，避免两者在运作时相互干扰。再者，两芯片在运作时所产生的热量，亦可借助肋条传递至外界。
为了让本发明的上述和其它目的、特征、和优点能更明显，下文特举本发明实施例，并配合所附图示，作详细说明如下。
附图说明
图1：为传统堆栈封装构造的剖面图。
图2：为传统可堆栈的封装构造的剖面图。
图3：为图2的传统可堆栈的封装构造与另一封装构造相互堆栈的剖面图。
图4a：为本发明的多芯片封装构造的前视/右视/俯视的立体示意图。
图4b：为沿图4a的多芯片封装构造的剖线4b-4b的剖面图。
图4c：为沿图4a的多芯片封装构造的剖线4c-4c的剖面图。
具体实施方式
参考图4a、4b与4c，本发明的多芯片封装构造400包含一导线架490，其具有一芯片承载座410以及数个围绕芯片承载座410的引脚420。每一引脚420包含一上引脚422与一位于上引脚422下方的下引脚424，其中上引脚422与下引脚424大体上与芯片承载座410平行，两者间并借助一大体上与两者相互垂直的中间引脚426相互连接。再者，上引脚422具有一顶面422a及一底面422b，下引脚424亦具有一顶面424a及一底面424b。在芯片承载座410的上、下表面分别设有上芯片430与下芯片440，其中上芯片430借助第一焊线450与一部份引脚420(界定为第一引脚)的上引脚422的顶面422a电性连接(见图4b)，下芯片440则借助第二焊线460与另一部分引脚420(界定为第二引脚)的上引脚422的底面422b电性连接(见图4c)。芯片430、440以及焊线450、460则被一封胶体470包覆，以防止损坏。
为了使多芯片封装构造400能够与外界电性连接，下引脚424的底面424b必须暴露在封胶体470外。此外，为了降低封装构造400的厚度，芯片承载座410至下引脚424的高度h1是小于上引脚422至下引脚424的高度h2。
本发明的多芯片封装构造400包含两芯片430与440，但仅使用一个导线架490，因此达到仅使用一个导线架而完成多芯片封装的目的。此外，由于两芯片430、440之间设有芯片承载座410，若支撑芯片承载座410的肋条(tie bar)480与外界的接地线路连接，则芯片承载座410可作为两芯片430、440之间的电磁屏蔽(EMI shielding；Electro-Magnetic Interferenceshielding)，避免两者在运作时相互干扰。再者，两芯片430、440在运作时所产生的热量，亦可借助肋条传递至外界。
虽然本发明已以前述较佳实施例揭示，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与修改。因此本发明的保护范围当视所附的权利要求所界定者为准。

Claims (6)

1.一种多芯片封装构造，其包含：
导线架，包含：
芯片承载座，具两相对的上、下表面；及
数个引脚，围绕该芯片承载座，包含有数个第一引脚与数个第二引脚，各该引脚包含上引脚、位于该上引脚下方的下引脚及与该上引脚与下引脚相连的中间引脚，其中各该下引脚具有一顶面与一底面，各该上引脚具有另一顶面及一底面；
上芯片，设在该芯片承载座的上表面；
下芯片，设在该芯片承载座的下表面；
数条第一焊线，电性连接该上芯片至所述第一引脚的该上引脚的该顶面；
数条第二焊线，电性连接该下芯片至所述第二引脚的该上引脚的该底面；及
封胶体，包覆该上芯片、下芯片与所述第一焊线与第二焊线。
2.如权利要求1所述的多芯片封装构造，其中该封胶体是暴露出所述下引脚的该底面。
3.如权利要求1所述的多芯片封装构造，其中该芯片承载座至各该下引脚的高度是小于各该上引脚至下引脚的高度。
4.如权利要求2所述的多芯片封装构造，其中该芯片承载座至各该下引脚的高度是小于各该上引脚至下引脚的高度。
5.如权利要求1所述的多芯片封装构造，其中所述上引脚及下引脚大体上与该芯片承载座平行。
6.如权利要求1所述的多芯片封装构造，其中所述中间引脚是大体上与所连接的上引脚及下引脚垂直。
CN200810099989.0A 2008-05-29 2008-05-29 具有单一芯片承载座的多芯片封装构造 Expired - Fee Related CN101286506B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200810099989.0A CN101286506B (zh) 2008-05-29 2008-05-29 具有单一芯片承载座的多芯片封装构造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200810099989.0A CN101286506B (zh) 2008-05-29 2008-05-29 具有单一芯片承载座的多芯片封装构造

Publications (2)

Publication Number Publication Date
CN101286506A CN101286506A (zh) 2008-10-15
CN101286506B true CN101286506B (zh) 2010-08-04

Family

ID=40058585

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810099989.0A Expired - Fee Related CN101286506B (zh) 2008-05-29 2008-05-29 具有单一芯片承载座的多芯片封装构造

Country Status (1)

Country Link
CN (1) CN101286506B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937891B (zh) * 2010-05-12 2012-05-23 谢国华 一种具有双层引脚的芯片
US8461669B2 (en) * 2010-09-20 2013-06-11 Monolithic Power Systems, Inc. Integrated power converter package with die stacking

Also Published As

Publication number Publication date
CN101286506A (zh) 2008-10-15

Similar Documents

Publication Publication Date Title
US8138024B2 (en) Package system for shielding semiconductor dies from electromagnetic interference
CN103620773B (zh) 两个或多个晶元的多晶元背面堆叠
US8049314B2 (en) Integrated circuit package system with insulator over circuitry
KR100753415B1 (ko) 스택 패키지
US8258612B2 (en) Encapsulant interposer system with integrated passive devices and manufacturing method therefor
US20080174030A1 (en) Multichip stacking structure
US9093391B2 (en) Integrated circuit packaging system with fan-in package and method of manufacture thereof
CN101232004A (zh) 芯片堆叠封装结构
US8143096B2 (en) Integrated circuit package system flip chip
CN101286506B (zh) 具有单一芯片承载座的多芯片封装构造
CN102110672A (zh) 芯片堆叠封装结构及其制造方法
US20130241055A1 (en) Multi-Chip Packages and Methods of Manufacturing the Same
US7535084B2 (en) Multi-chip package with a single die pad
US20070267756A1 (en) Integrated circuit package and multi-layer lead frame utilized
CN100514633C (zh) 系统级封装结构
US20130285220A1 (en) Vertically packaged integrated circuit
CN101556940B (zh) 具有散热片的半导体封装结构
CN102332410A (zh) 一种芯片的封装方法及其封装结构
CN204516737U (zh) 一种新型半导体防脱落封装结构
CN100470782C (zh) 芯片封装结构
CN213519918U (zh) 芯片封装结构
TW201347139A (zh) 半導體封裝件及其製法
CN101853845B (zh) 多芯片堆叠封装
CN111599791A (zh) 一种封装结构及其制造方法
CN2465327Y (zh) 双晶片封装装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100804

Termination date: 20190529