CN100514633C - 系统级封装结构 - Google Patents

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Abstract

一种系统级封装结构，该结构包括一基板、一第一芯片及一芯片封装体。该基板具有一上表面及一下表面，该下表面与该上表面相对。该第一芯片固定且电性连接于该基板。该芯片封装体配置在该基板上，并包括一导线架、一第二芯片及一第一封胶体。该导线架包括一芯片承座及复数个引脚，其中每一引脚区分为一内引脚部及一外引脚部，且所述外引脚固定且电性连接于该基板。该第二芯片固定在该芯片承座上，并电性连接于所述内引脚部。该第一封胶体用以包覆该第二芯片及部分该导线架，并裸露出所述外引脚，其中该芯片封装体叠置在该第一芯片的上方。该系统级封装结构进一步包括一第二封胶体，用以包覆部分该芯片封装体、该第一芯片、该基板的上表面，并裸露出该基板的下表面。

Description

系统级封装结构
技术领域
本发明涉及一种系统级封装结构，特别是一种系统级封装结构，其芯片封装体得导线架的引脚直接固定且电性连接于该系统封装结构的基板。
背景技术
目前，系统级封装结构(system in package)主要是指将一半导体封装结构配置在另一半导体封装结构内，其基本目的是要增加密度，以在每单位空间中产生更大的功能性，以及更好的区域性效能，因此可降低整个系统级封装结构的总面积，同时也降低其成本。
参考图1，一种现有系统级封装结构(system in package)10主要包括一芯片封装体30，其配置在该系统级封装结构10内。该芯片封装体30包括一第二基板32、一内存芯片34及一第一封胶体36。该第二基板32具有一上表面31及一下表面33，该下表面33与该上表面31相对。该内存芯片34固定在该第二基板32的下表面33上，并利用复数条焊线38电性连接于该第二基板32。该第一封胶体36包覆该内存芯片34、该第二基板32及所述焊线38，并裸露出该第二基板32的上表面31。
该系统级封装结构10另外包括一第一基板22、一微处理器芯片24、一间隙子42及一第二封胶体26。该第一基板22具有一上表面21及一下表面23，该下表面23与该上表面21相对。该微处理器芯片24固定该第一基板22上，并利用复数条焊线28与该第一基板22电性连接。该间隙子42配置在该微处理器芯片24与该第一封胶体38之间，用以使该第一基板22与该第一封胶体28之间界定一预定间隙，其中该焊线28的高度约小于该预定间隙。再者，该第一基板22可藉由复数条焊线44与该第二基板32电性连接。该第二封胶体28用以包覆该芯片封装体20、所述焊线28、44、该微处理器芯片24及该第一基板22的上表面21，并裸露出该第一基板22的下表面23。该第一基板22包括复数个锡球46，其配置在该第一基板22的下表面23上。
然而，上述现有系统级封装结构通常系利用结合该第一基板及该第二基板所构成，而其缺点主要如下：第一、由于用以将该第二基板与该第一基板电性连接的该焊线44过长，因此在形成该第二封胶体时可能会发生冲线，导致焊线44短路，进而造成报废品的增加。第二、由于该内存芯片固定在该第二基板的下表面上，因此将会发生散热不良，而降低该内存芯片的效能。第三、该芯片封装体完成封装该第二芯片后，无法直接作电性测试，必须等待完成整个系统级封装结构后，才能进一步对该第二芯片作电性测试。
美国专利第6,607,937号，标题为“堆叠式微电子芯片及用以堆叠微电子芯片的方法(Stacked Microelectronic Dies And Methods For StackingMicroelectronic Dies)”，揭露一种两个封装式微电子装置的组合及其制造方法。两个封装式微电子装置分别为上层及下层封装结构，并上下堆叠。该上层封装结构包括一微电子芯片，并利用复数个连接件(connecting member)，诸如引脚(lead)或接脚(pin)和一印刷电路板的复数个焊垫电性连接。虽然该微电子芯片可通过一般的引脚(lead)或接脚(pin)与一印刷电路板的焊垫电性连接，但是该专利并未揭示该微电子芯片固定于一导线架的芯片承座，可用以使该微电子芯片散热。
因此，便有需要提供一种系统级封装结构，能够解决前述的缺点。
发明内容
本发明的目的在于提供一种系统级封装结构，其芯片封装体的导线架的引脚直接固定且电性连接于该系统级封装结构的基板。
本发明的另一目的在于提供一种系统级封装结构，其第一及第二封胶体均裸露出芯片承座的上表面，且芯片固定在该芯片承座的下表面上，因此该芯片将可藉由该芯片承座直接散热到外界。
为达到上述目的，本发明提供了一种系统级封装结构，该结构包括一基板、一第一芯片及一芯片封装体。该基板具有一上表面及一下表面，该下表面与该上表面相对。该第一芯片固定且电性连接于该基板。该芯片封装体配置在该基板上，并包括一导线架、一第二芯片及一第一封胶体。该导线架包括一芯片承座及复数个引脚，其中每一引脚区分为一内引脚部及一外引脚部，且所述外引脚部固定且电性连接于该基板。该第二芯片固定在该芯片承座上，并与所述内引脚部电性连接。该第一封胶体用以包覆该第二芯片及部分该导线架，并裸露出所述外引脚部，其中该芯片封装体叠置在该第一芯片的上方。该系统级封装结构另包括一第二封胶体，用以包覆部分该芯片封装体、该第一芯片、该基板的上表面，并裸露出该基板的下表面。
本发明之系统级封装结构主要通过利用导线架取代一般基板，而具有下列优点：第一、由于可直接利用一表面固定技术(SMT)而将该芯片封装体的导线架的引脚与该基板电性连接，就是不须通过一打线接合技术将该芯片封装体电性连接于该基板，因此可降低在形成该第二封胶体时发生冲线的问题。第二、该芯片封装体的导线架的引脚利用表面固定技术(SMT)而电性连接于该基板是比较容易重工(rework)，不像打线接合技术难以重工(rework)，可减少不良率(lost yield)。第三、与现有技术相比，本发明不须等待完成整个系统级封装结构后，才能对该第二芯片作电性测试，也即本发明之芯片封装体完成封装该第二芯片后，可直接作电性测试。因此，可先把该第二芯片不良品事先筛检出，从而可降低整个系统级封装结构的不良率(lost yield)。
本发明之目的特征及优点将以实施例结合附图进行详细说明。
附图说明
图1为现有的系统级封装结构之剖面示意图；
图2a为本发明之第一实施例之系统级封装结构之剖面示意图；
图2b为本发明之一替代实施例之系统级封装结构之芯片封装体之剖面示意图；
图3为本发明之第二实施例之系统级封装结构之剖面示意图；
图4为本发明之第三实施例之系统级封装结构之剖面示意图。
具体实施方式
请参考图2a，其显示本发明之第一实施例之系统级封装结构(system inpackage)100。该系统级封装结构100包括一芯片封装体130，其包括一导线架150及一第二芯片134。该导线架150包括一芯片承座152及复数个引脚154，其中每一引脚154可区分为内引脚部154a及外引脚部154b，并且该芯片承座152与该等引脚154为一体成形制造。该芯片承座152具有一上表面151及一下表面153，该上表面151背向该基板122，该下表面153与该上表面151相对。该第二芯片124，诸如内存芯片，固定在该芯片承座152的下表面153上，并通过复数条焊线138与所述内引脚部154a电性连接。该第一封胶体136包覆该第二芯片134、焊线138、该芯片承座152的下表面153及该等内引脚部154a，并裸露出该芯片承座152的上表面151及所述外引脚部154b。由于该第一封胶体136裸露出该芯片承座152的上表面151，并且该第二芯片134固定在该芯片承座152的下表面153上，因此该第二芯片134将可通过该芯片承座152散热。
该系统级封装结构100另包括一基板122、一第一芯片124及一第二封胶体126。该基板122具有一上表面121及一下表面123，该下表面123与该上表面121相对。该第一芯片124，诸如微处理器芯片，固定在该基板122上，并通过复数条焊线128电性连接于该基板122。该芯片封装体130叠置在该第一芯片124的上方。
该系统级封装结构100另包括一间隙子142，配置在该第一芯片124与该芯片封装体130之间，用以使该基板122与该第一封胶体136之间界定一第一预定间隙，其中该焊线128的高度约小于该第一预定间隙。再者，该芯片封装体130的所述外引脚部154b固定且电性连接于该系统级封装结构100的基板122。该第二封胶体126包覆部分该芯片封装体130(包括所述外引脚部154b)、该间隙子142、所述焊线128、该第一芯片124及该基板122的上表面121，并裸露出该基板122的下表面123及该芯片承座152的上表面151。由于该第二封胶体126也裸露出该芯片承座152的上表面151，因此该第二芯片134将可通过该芯片承座152直接散热到外界。本发明所属技术领域中具有普通知识者可知，该芯片承座152可被任何型态的散热器所取代，或者该芯片承座152的上表面151另外加装一散热器(图中未示)，增强其散热功效。
参考图2b，其显示本发明之一替代实施例之系统级封装结构100的芯片封装体130’。该芯片承座152具有一上表面151及一下表面153，该上表面151背向该基板122，该下表面153与该上表面151相对，并且该第二芯片134可固定在该芯片承座152的上表面151上。该第一封胶体136包覆该第二芯片134、焊线138、该芯片承座152的上表面151及下表面153及所述内引脚部154a，并裸露出所述外引脚部154b。
另外，该基板122包括复数个电性接点146，诸如锡球，其配置在该基板122的下表面123上，用以和一外部电子装置(图中未示)或电路板(图中未示)电性连接。
再参考图2a或图2b，该系统级封装结构100另包括一第三芯片160，其堆叠固定在该第一芯片124上。该系统级封装结构100另包括复数条焊线162，用以将该第三芯片160与该基板122电性连接，其中该焊线162的高度约小于该第一预定间隙。此外，该系统级封装结构100的间隙子142可用以使该第一芯片124与该第一封胶体136之间界定一第二预定间隙。该系统级封装结构100另包括复数条焊线164，用以将该第三芯片160电性连接于该第一芯片124，其中该焊线164的高度约小于该第二预定间隙。
本发明之系统级封装结构主要通过利用导线架取代一般基板，而具有下列优点：第一、由于可直接利用一表面固定技术(SMT)而将该芯片封装体的导线架的引脚电性连接于该基板，也即不须通过一打线接合技术将该芯片封装体电性连接于该基板，因此可降低在形成该第二封胶体时发生冲线的问题。第二、该芯片封装体的导线架的引脚通过表面固定技术(SMT)而电性连接于该基板是比较容易重工(rework)，不像打线接合技术难以重工(rework)，可减少不良率(lost yield)。第三、由于可通过该第一及第二封胶体均裸露出该芯片承座的上表面，并且该第二芯片固定在该芯片承座的下表面上，因此该第二芯片将可通过该芯片承座直接散热到外界，以降低该第二芯片的工作温度，而不会降低该第二芯片的效能。第四、与现有技术相比，本发明不须等待完成整个系统级封装结构后，才能对该第二芯片作电性测试，也即本发明之芯片封装体完成封装该第二芯片后，可直接作电性测试。因此，可先把该第二芯片不良品事先筛检出，而可降低整个系统级封装结构的不良率(lostyield)。
参考图3，其显示本发明之第二实施例之系统级封装结构(system inpackage)200。该系统级封装结构200包括一芯片封装体230，其包括一导线架250及一第二芯片234。该导线架250包括一芯片承座252及复数个引脚254，其中每一引脚254可区分为内引脚部254a及外引脚部254b，并且该芯片承座252具有一上表面251及一下表面253，该上表面251背向该基板222，该下表面253则与该上表面251相对。该第二芯片234，诸如内存芯片，固定在该芯片承座252的下表面253上，并通过复数条焊线238与所述内引脚部254a电性连接。该第一封胶体236包覆该第二芯片234、焊线238、该芯片承座252的下表面253及所述等内引脚部154a，并裸露出该芯片承座252的上表面251及所述外引脚部154b。
该系统级封装结构200另包括一基板222、一第一芯片224及一第二封胶体226。该基板具有一上表面221及一下表面223，该下表面223与该上表面221相对。该第一芯片224，诸如微处理器芯片，固定在该基板222上，并通过复数个金属凸块228与该基板222电性连接。该芯片封装体230叠置在该第一芯片224的上方。此外，该芯片封装体230的所述外引脚部154b固定且电性连接于该系统级封装结构200的基板222。该第二封胶体226包覆部分该芯片封装体230(包括所述外引脚部254b)、该第一芯片224及该基板222的上表面221，并裸露出该基板222的下表面223及该芯片承座252的上表面251。该基板222包括复数个电性接点246，诸如锡球，其配置在该基板222的下表面223上，用以和一外部电子装置(图中未示)或电路板(图中未示)电性连接。
参考图4，其显示本发明之第三实施例之系统级封装结构(system inpackage)300。第三实施例之系统级封装结构300大体上和第二实施例之系统级封装结构200类似，类似的组件表示类似的图标标号。该系统级封装结构300另包括一第三芯片360，其堆叠固定在该第一芯片324上。该系统级封装结构300另包括一间隙子342，其配置在该第一芯片324与该芯片封装体330之间，用以使该基板322与该第一封胶体336之间界定一预定间隙。该系统级封装结构300另包括复数条焊线362，用以将该第三芯片360电性连接于该基板322，其中该焊线362的高度约小于该预定间隙。
以上所述仅为本发明其中的较佳实施例而已，并非用来限定本发明的实施范围；即凡依本发明权利要求所作的均等变化与修饰，皆为本发明专利范围所涵盖。

Claims (10)

1、一种系统级封装结构，其特征在于，该结构包括：
一基板，具有一上表面及一下表面，该下表面与该上表面相对；
一第一芯片，固定且电性连接于该基板；
一芯片封装体，配置在该基板上，并包括：
一导线架，包括一芯片承座及复数个引脚，其中每一引脚区分为一内引脚部及一外引脚部，并且所述外引脚部固定且电性连接于该基板；
一第二芯片，固定在该芯片承座上，并与所述内引脚部电性连接；以及
一第一封胶体，用以包覆该第二芯片及部分该导线架，并裸露出所
述外引脚部，其中该芯片封装体叠置在该第一芯片的上方；以及
一第二封胶体，用以包覆部分该芯片封装体、该第一芯片、该基板的上表面，并裸露出该基板的下表面。
2、如权利要求1所述的系统级封装结构，其特征在于，该结构另包括一间隙子，配置在该第一芯片与该芯片封装体之间，用以使该基板与该第一封胶体界定一第一预定间隙，并且使该第一芯片与该第一封胶体界定一第二预定间隙。
3、如权利要求2所述的系统级封装结构，其特征在于，该结构另包括复数条第一焊线，用以将该第一芯片与该基板电性连接，其中该第一焊线的高度小于该第一预定间隙。
4、如权利要求2所述的系统级封装结构，其特征在于，该结构另包括一第三芯片，其堆叠固定在该第一芯片上。
5、如权利要求4所述的系统级封装结构，其特征在于，该结构另包括复数条第二焊线，用以将该第三芯片与该基板电性连接，其中该第二焊线的高度小于该第一预定间隙。
6、如权利要求4所述的系统级封装结构，其特征在于，该结构另包括复数条第三焊线，用以将该第三芯片与该第一芯片电性连接，其中该第三焊线的高度小于该第二预定间隙。
7、如权利要求1所述的系统级封装结构，其特征在于，该结构另包括复数个金属凸块，用以将该第一芯片与该基板电性连接。
8、如权利要求7所述的系统级封装结构，其特征在于，该结构另包括一间隙子，配置在该第一芯片与该芯片封装体之间，用以使该基板与该第一封胶体界定一第一预定间隙，并且使该第一芯片与该第一封胶体界定一第二预定间隙，该结构另包括一第三芯片，其堆迭固定在该第一芯片上并利用复数条焊线与基板电性连接，该焊线的高度小于该第二预定间隙。
9、如权利要求1所述的系统级封装结构，其特征在于，该芯片承座具有一上表面及一下表面，该上表面背向该基板，该下表面与该上表面相对，该第二芯片固定在该芯片承座的下表面上，且该第一封胶体及第二封胶体裸露出该芯片承座的上表面。
10、如权利要求1所述的系统级封装结构，其特征在于，该芯片承座具有一上表面及一下表面，该上表面背向该基板，该下表面与该上表面相对，并且该第二芯片固定在该芯片承座的上表面上。
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* Cited by examiner, † Cited by third party
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