TW201413895A - 多晶片封裝結構及其封裝方法 - Google Patents

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Abstract

依據本發明的實施例提供了一種多晶片封裝結構及其封裝方法。n個晶片依次堆疊排列於載片台之上；並且，每一晶片部分覆蓋下層所述晶片，以使下層晶片的焊墊裸露；第二鍵合引線將其中一所述晶片上的焊墊連接至另一所述晶片上的焊墊；第一鍵合引線將所述焊墊連接至引腳，從而獲得了最小的封裝面積，並且可以使得第一鍵合引線和第二鍵合引線的長度最短，降低由於鍵合引線的自身電阻帶來的功率損耗，提高引線鍵合的可靠性。

Description

多晶片封裝結構及其封裝方法
本發明關於積體電路領域，更具體的說，關於一種多晶片封裝結構及其封裝方法。
在半導體產業中，積體電路的生產主要可分為三個階段：積體電路的設計、積體電路的製作以及積體電路的封裝。在積體電路的製作中，晶片由晶圓製作、形成積體電路以及切割晶圓等步驟完成。當晶圓內部的積體電路完成之後，再在晶圓上配置有多個焊墊，以使最終由晶圓切割所形成的晶片可經由這些焊墊而向外電連接於一承載器。承載器例如為一引線框架或者一封裝基板。晶片可以打線接合或者覆晶接合的方式連接至承載器上，使得晶片的這些焊墊可電連接於承載器的接點，以構成一晶片封裝結構。
以引線框架為晶片承載件的半導體封裝件，例如四方扁平式半導體封裝件或者四方扁平無管腳式半導體封裝件等，其製作方式均是在一具有載片台及多個引腳的引線框架上黏置該半導體晶片，並且透過多條接合引線電連接所 述晶片表面上的接觸焊墊和與其對應的多個引腳，然後以封裝膠體(塑膠殼)包覆所述晶片以及接合引線而形成一半導體封裝件。
衡量一個晶片封裝技術先進與否的重要指標是晶片面積與封裝面積之比，這個比值越接近1越好。
參考圖1A，所示為採用現有技術的一種應用於功率積體電路的多晶片封裝結構的俯視圖，以及圖1B所示的圖1A所示的多晶片封裝結構的剖面圖。在該封裝結構中，分立的晶片102(功率元件，如MOSFET電晶體等)和晶片103(控制電路)平行排列於引線框架的載片台101-2上；然後，晶片的焊墊104透過一組鍵合引線105連接至相應的引線框架的引腳101-1，以來實現晶片與外部PCB板的連接。顯然，採用這種晶片封裝結構，封裝體的面積需要大於兩個分立的晶片102和晶片103的面積之和。因此，封裝面積很大，相應的成本也非常高。
參考圖2A，所示為採用現有技術的另一種應用於功率積體電路的多晶片封裝結構的俯視圖，以及圖2B所示的圖2A所示的多晶片封裝結構的剖面圖。與圖1A所示的功率積體電路不同，為了減小封裝面積，將功率元件和控制電路整合於一顆單一的晶片202中。但是這樣的封裝結構對製造工藝的要求非常嚴格和高規格。晶片的製造工藝非常複雜，對晶片的設計要求也非常高，成本相應也非常高。
有鑒於此，本發明的目的在於提供一種新穎的功率積體電路的晶片封裝結構，以解決現有技術中的封裝面積過大，成本過高以及製造工藝複雜的問題。
依據本發明一實施例的多晶片封裝結構，包括n個晶片，以及一具有一載片台和一組引腳的引線框架，其中，n為不小於2的整數，每一所述晶片的上表面包括一組焊墊； 所述n個晶片依次堆疊排列於所述載片台之上；並且，所述晶片部分覆蓋下層一所述晶片，以使下層所述晶片上的所述焊墊裸露； 還包括一組第一鍵合引線和一組第二鍵合引線；所述第二鍵合引線用以將其中一所述晶片上的焊墊連接至另一所述晶片上的焊墊；所述第一鍵合引線用以將所述焊墊連接至所述引腳。
進一步的，還可以包括至少一個隔離層；所述隔離層位於兩個所述晶片晶片，所述隔離層部分覆蓋下層所述晶片，以使所述晶片的所述焊墊裸露。
在該實施例中，n個所述晶片中可以包括至少一個功率元件晶片和一控制晶片，所述功率元件晶片包括至少一個功率元件，所述控制晶片包括控制和驅動電路。其中，面積較大的一功率元件晶片直接位於所述載片台的上方，並且所述功率元件晶片的面積略小於所述載片台的面積。
在該實施例中，n個所述晶片中還包括一功率元件晶 片和一混合晶片，所述功率元件晶片包括至少一個功率元件，所述混合晶片包括控制和驅動電路以及至少一個功率元件。其中，所述功率元件晶片直接位於所述載片台的上方，並且所述功率元件晶片的面積略小於所述載片台的面積。
進一步的，所述控制晶片的驅動信號焊墊透過一所述第二鍵合引線連接至所述功率元件晶片的控制端焊墊。
進一步的，所述引腳分佈在所述引線框架的側邊，並且，其中一承受大電壓或者大電流的引腳位於所述一組引腳的最外側。與所述承受大電壓或者大電流的引腳相鄰的另一所述引腳可以設置為空置。
在該實施例中，多晶片封裝結構還包括一塑封殼，以覆蓋所述n個晶片、所述隔離層、所述第一鍵合引線和所述第二鍵合引線，以及所述引線框架，並使所述引線框架的引腳部分裸露。
依據本發明一實施例的一種多晶片封裝方法，包括以下步驟：將n個晶片依次間隔，堆疊排列於一引線框架的載片臺上；並使上一層的所述晶片部分覆蓋下一層的所述晶片，以使下一層的所述晶片上的焊墊裸露；透過一組第一鍵合引線將所述晶片上的焊墊連接至所述引線框架的引腳；透過一組第二鍵合引線將一所述晶片上的焊墊連接至 另一所述晶片上的焊墊；透過一塑封殼將所述晶片，所述第一鍵合引線、所述第二鍵合引線和所述引線框架進行塑封，以使所述引線框架的引腳部分裸露。
進一步，依據本發明實施例的多晶片封裝方法還包括在相鄰的兩個晶片之間設置一隔離層。所述隔離層可以設置每一相鄰的兩個晶片之間，或者可以選擇性的設置在部分相鄰的兩個晶片之間。
依據本發明實施例的多晶片封裝結構和多晶片封裝方法，第一鍵合引線的長度最短，降低由於鍵合引線的自身電阻帶來的功率損耗；以及提高引線鍵合的可靠性。
依據本發明實施例的晶片封裝結構，將功率積體電路分為高壓功率元件晶片和低壓控制電路晶片，並且採用晶片堆疊的方式進行封裝。採用這種晶片封裝結構，同樣的封裝面積下，功率元件晶片的面積可以設置為略小於引線框架的載片台的面積，從而可以最大程度的提高功率元件的載流能力，功率元件可以獲得較大的電流參數。
另外，功率元件晶片和控制電路晶片透過絕緣的具有一致厚度的隔離層實現了很好的隔離，高電壓的功率元件晶片並不會對低電壓的控制電路晶片造成干擾；即使還存在很小的干擾影響，也可以將這些干擾因素均衡化。
另外，功率元件晶片和控制電路晶片之間，可以透過焊墊之間的連接很方便的實現不同電極之間的連接。例如，控制電路晶片的驅動信號可以直接連接至功率元件的 控制端，而不必再透過週邊引腳進行連接。這樣的連接方式很好的避免了周圍信號的干擾，可控性明顯增強；同時，也很好的避免了引腳上的靜電干擾，提高了電路的安全性。
進一步的，對功率積體電路而言，功率積體電路通常具有一定的負載能力，有較高的輸入電壓和輸出電壓。透過週邊引腳的排列，可以將具有較高電壓的引腳(如輸入電壓引腳或者輸出電壓引腳)設置於引線框架的外側，並且與之相鄰的引腳可以空置，從而最大程度的減小其對其他低電壓引腳的干擾影響，提高可靠性和穩定性。
101-1‧‧‧引腳
101-2‧‧‧載片台
102‧‧‧晶片
103‧‧‧晶片
104‧‧‧焊墊
105‧‧‧鍵合引線
201-1‧‧‧引腳
201-2‧‧‧引腳
202‧‧‧晶片
301-1‧‧‧載片台
301-2‧‧‧引腳
302‧‧‧晶片
303‧‧‧隔離層
304‧‧‧晶片
305‧‧‧焊墊
306-1‧‧‧鍵合引線
306-2‧‧‧鍵合引線
401‧‧‧功率電晶體
402‧‧‧功率電晶體
403‧‧‧電感
404‧‧‧電容
405‧‧‧控制和驅動電路
501‧‧‧輸入引腳
502‧‧‧引腳
503-1‧‧‧載片台
503-2‧‧‧外部引腳
504-1‧‧‧焊墊
504-2‧‧‧焊墊
505‧‧‧鍵合引線
506‧‧‧鍵合引線
507‧‧‧晶片
508‧‧‧隔離層
509‧‧‧晶片
為了更清楚地說明本發明實施例的技術方案，下面將對現有技術和實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。在下文中，在不同附圖中，相同的標號表示相同的部件。
圖1A所示為採用現有技術的一種應用於功率積體電路的多晶片封裝結構的俯視圖；圖1B所示為圖1A所示的採用現有技術的多晶片封裝結構的剖面圖；圖2A所示為採用現有技術的另一種應用於功率積體電路的多晶片封裝結構的俯視圖； 圖2B所示為圖2A所示的採用現有技術的多晶片封裝結構的剖面圖；圖3A所示為依據本發明一實施例的多晶片封裝結構的俯視圖；圖3B所示為圖3A所示的依據本發明實施例的多晶片封裝結構的實施例的剖面圖；圖4所示的一同步開關型電壓調節器的原理方塊圖；圖5所示為依據本發明另一實施例的多晶片封裝結構的俯視圖；圖6所示為依據本發明的一實施例的多晶片封裝方法的流程圖。
以下結合附圖對本發明的幾個較佳實施例進行詳細描述，但本發明並不僅僅限於這些實施例。本發明涵蓋任何在本發明的精髓和範圍上做的替代、修改、等效方法以及方案。為了使公眾對本發明有徹底的瞭解，在以下本發明較佳實施例中詳細說明了具體的細節，而對本領域技術人員來說沒有這些細節的描述也可以完全理解本發明。
以下結合具體實施例，詳細說明依據本發明的多晶片封裝結構。
參考圖3A，所示為依據本發明一實施例的多晶片封裝結構的俯視圖，以及圖3B所示的圖3A所示的多晶片封裝結構的實施例的剖面圖。在該實施例中，多晶片封裝 結構包括兩個晶片，一個隔離層。本領域技術人員可以得知，沒有隔離層同樣也可適用。其中，晶片302放置於引線框架的載片台301-1上，隔離層303位於晶片302之上，並且部分覆蓋晶片302，以使晶片302上的具有焊墊305的區域裸露；晶片304位於隔離層303之上；塑封殼307覆蓋依次堆疊的晶片302，隔離層303，晶片304，以及引線框架的載片台301-1和部分引腳301-2，以使引線框架的引腳301-2部分裸露，實現晶片302以及晶片304與外部的電性連接。隔離層303可以為任何合適的絕緣層，如環氧樹脂層或者鍍膜層等。
一組第一鍵合引線306-1將晶片302以及晶片304上的部分焊墊305直接連接至相應的引線框架的引腳301-2，以實現晶片與外部PCB板的電性連接；透過一組第二鍵合引線306-2將晶片304的部分焊墊305直接連接至晶片302上的相應焊墊，以直接在該多晶片封裝結構的內部完成不同晶片之間的電性連接。
在該實施例中，引線框架的載片台301-1，晶片302，隔離層303和晶片304由下至上依次堆疊排列，因此該多晶片封裝結構的封裝面積可以大大的降低。同時，均勻分佈的隔離層303可以很好的實現晶片302和晶片304之間的隔離，避免了不同晶片之間的信號干擾等問題。並且，晶片302，隔離層303和晶片304的面積依次遞減，很好實現了下層介質對上層介質的支撐作用。根據本發明的教導，依據本發明的多晶片封裝結構也可以不包 括隔離層，透過晶片之間的堆疊排列，面積最大的晶片位於最底層，剩餘的晶片按照面積大小，依次排列於一晶片之上，同樣實現了下層晶片對上層晶片的支撐作用。
進一步的，依據本發明實施例的多晶片封裝結構可以透過對引腳和焊墊之間的對應關係的設置以及晶片302，隔離層303和晶片304之間的位置關係的設置，來保證第一鍵合引線的長度最短，降低由於鍵合引線的自身電阻帶來的功率損耗；以及提高引線鍵合的可靠性。例如，在該實施例中，位於底層的晶片302上的焊墊設置於隔離層303的一側，因此可以很方便的將上述焊墊透過第一鍵合引線連接至相應側的引線框架的引腳。相應的，晶片304上的焊墊透過第一鍵合引線連接至相應側的引線框架的引腳，避免了鍵合引線之間的交叉，進一步提高了封裝結構的可靠性。
依據本發明實施例的多晶片封裝結構可以非常好的適用於大功率積體電路的封裝，例如電源(power)類積體電路(IC)。電源類積體電路一般包括大功率的功率元件(如MOSFET橫向雙擴散金屬氧化半導體電晶體)以及控制和驅動電路。
參考圖4所示的開關型電壓調節器的原理方塊圖，功率電晶體401和功率電晶體402，以及電感403和電容404組成一同步降壓型功率級電路，控制和驅動電路405接收功率級電路的輸出信號，以形成一回饋閉環控制回路來控制功率電晶體401和功率電晶體402的開關狀態，從 而維持功率級電路的輸出信號基本恆定。一般對此類的積體電路而言，現有技術中多採用如圖1A所示的封裝結構，將功率電晶體401和功率電晶體402整合於一單顆晶片中，將控制和驅動電路405整合於另一單顆晶片中，然後將兩顆晶片平行放置封裝於一封裝結構中。或者，將功率電晶體401和功率電晶體402和控制和驅動電路405透過複雜的製造工藝整合於一單顆晶片中，然後再封裝於一封裝結構中。透過外置的電感403和電容404實現一開關型電壓調節器。顯然這樣的製造方式和封裝方式，不可避免的增大了封裝結構的面積，製造成本較高，工藝也較複雜。
而依據本發明實施例的多晶片封裝結構，將功率電晶體401和功率電晶體402整合於一功率元件晶片中，將控制和驅動電路405整合於一控制晶片中。將功率元件晶片直接放置於引線框架的載片台，從而功率元件晶片的面積可以盡可能的接近載片台的面積。在相同的封裝面積下，採用這樣的封裝方式，功率元件晶片的面積可以盡可能的大一些。由於功率元件需要處理較大的電壓和電流，所以面積較大的功率元件晶片可以承載更高的電壓和電流，也具有更好的散熱特性，這對電源類積體電路而言是非常重要的。隔離層放置於功率元件晶片之上，並且部分覆蓋所述功率元件晶片，以使功率元件晶片的焊墊裸露。控制晶片位於隔離層的上方。由於控制晶片處理的信號均為小電流信號，因此，均勻分佈的隔離層303很好地實現了功率 元件晶片和控制晶片的絕緣隔離，避免了大電流功率元件晶片對控制晶片的干擾影響。
進一步的，控制晶片的控制和驅動信號用以驅動功率元件晶片的功率元件的開關狀態。因此，依據本發明實施例的多晶片封裝結構，可以在封裝結構內部，將控制和驅動信號的焊墊透過第二鍵合引線直接連接至功率元件的控制端的焊墊。而現有技術中，則是將控制和驅動信號的焊墊透過第一鍵合引線連接至一引線框架的引腳，以及將控制端的焊墊透過第一鍵合引線連接至另引線框架的另一引腳；然後，再透過對外部引腳的電性連接實現控制和驅動信號對功率元件的控制端的驅動。
顯然，依據本發明實施例的多晶片封裝結構而實現的直接驅動方式，相對於現有技術的實現方式，驅動能力更強，可控性更好；並且，透過引腳之間的連接方式的設置，可以避免引腳上的靜電干擾(ESD)對信號之間的傳遞和準確性的影響。
對於圖4所示的開關型電壓調節器的積體電路，如果實際應用中需要功率電晶體402比功率電晶體401承載能力更強一些，相應的功率電晶體402要比功率電晶體401大很多，此時可以將功率電晶體402(同步功率元件)整合於一單顆同步功率元件晶片中，而將功率電晶體401(主功率元件)以及控制和驅動電路405整合於另一單顆混合晶片中。同步功率元件晶片直接放置於引線框架的載片臺上；隔離層位於同步功率元件晶片之上，並使同步功率元 件晶片上的焊墊裸露；混合晶片放置於隔離層之上。採用這樣的封裝結構，在相同的封裝面積下，同步功率元件晶片的面積可以盡可能的接近載片台的面積，因此同步功率元件晶片的面積可以盡可能的大一些，從而可以承載更高的電壓和電流。並且，均勻分佈的隔離層很好地實現了同步功率元件晶片和混合晶片的絕緣隔離，避免了同步功率元件晶片和混合晶片之間的干擾影響。同時，採用這樣的整合方式和封裝結構，相較於其他的整合方式，封裝面積可以實現最小化，進一步的減小了實現成本。
本領域普通技術人員根據上述對依據本發明實施例的多晶片封裝結構的詳細描述，可以輕易推知其他合適的晶片整合方式以及封裝結構，例如對圖4所示的開關型調節器，也可以將功率電晶體401、功率電晶體402以及控制和驅動電路405分別整合於一單顆的晶片，然後再對這三顆晶片根據其面積的大小，對其進行堆疊排列，獲得最佳化的封裝面積。
以上以同步開關型電壓調節器為例詳細說明了依據本發明實施例的多晶片封裝結構，本領域技術人員可以得知依據本發明實施例的多晶片封裝結構同樣適用於非同步開關電源。具體的，主功率元件整合於一功率元件晶片中，控制和驅動電路整合於一控制晶片中。較大面積的功率元件晶片位於引線框架的載片臺上，透過一隔離層，控制晶片位於功率元件晶片之上。其他結構與圖4所示的結構類似，在此不再進行詳細說明。
參考圖5，所示為依據本發明另一實施例的多晶片封裝結構的俯視圖。該實施例公開了另一種晶片和隔離層的位置關係，以及焊墊和引腳的排列方式。電源類積體電路通常包括接收高電壓輸入的輸入引腳(Vin-Pin)，較高的輸入電壓很容易會對其他處理小信號的引腳造成干擾影響。
通常的封裝結構一般均為矩形結構，引腳可以有不同的排列方式，例如可以排列於矩形結構的相對兩側，或者排列於矩形結構的四個週邊側，或者矩形結構的一側，或者矩形結構的三個週邊側。
對於引腳排列於相對兩側的封裝結構(如圖5所示)，輸入引腳501(Vin)設置於封裝結構的最外側，其相鄰的一個引腳502可以設置為空置(N/C)，避免輸入引腳對相鄰引腳的干擾；相對於其他的排列方式，提高了引腳的利用率。
另外，輸入引腳501(Vin)可以直接與引線框架的載片台503-1連接，而不再透過第一鍵合引線506進行連接，提高了輸入引腳501的載流能力，避免大電壓或者大電流損壞第一鍵合引線506，而引起的晶片的失效，提高了封裝結構的可靠性和穩定性。
在該實施例中，位於底層的晶片507上的焊墊504-1根據外部引腳503-2的分佈，而相應的排列於隔離層508的相應側。類似的，晶片509上的焊墊504-2根據外部引腳503-2的分佈排列於晶片509的相應側，以使得第一鍵合引線506和第二鍵合引線505的長度最小。
以下結合實施例，詳細說明依據本發明的多晶片封裝方法。
參考圖6，所示為依據本發明一實施例的一種多晶片封裝方法的流程圖。在該實施例中，多晶片封裝方法包括了隔離層的設置，具體包括以下步驟：S601：將n個晶片和(n-1)個隔離層依次間隔，堆疊排列於一引線框架的載片臺上；並使所述隔離層部分覆蓋下一層的所述晶片，以使下一層的所述晶片上的焊墊裸露；S602：透過一組第一鍵合引線將所述晶片上的焊墊連接至所述引線框架的引腳；S603：透過一組第二鍵合引線將一所述晶片上的焊墊連接至另一所述晶片上的焊墊；S604：透過一塑封殼將所述晶片，所述隔離層、所述第一鍵合引線，所述第二鍵合引線，所述引線框架，以使所述引線框架的引腳裸露。
本領域技術人員根據本發明的教導，可以輕易得知，所述多晶片封裝方法可以不包括所述隔離層，而直接採樣多個晶片之間堆疊排列的方法。或者，僅在合適的相鄰的晶片之間設置一隔離層，而不必是所有的相鄰的晶片之間。
依據本發明實施例的多晶片封裝方法可以很好的適用於電源管理類積體電路的封裝。
對非同步開關型調節器，所述n個晶片可以包括一個 功率元件晶片和一控制晶片；其中，所述功率元件晶片包括主功率元件，所述控制晶片包括控制和驅動電路。
對同步開關型調節器，所述n個晶片可以包括一功率元件晶片和一控制晶片；其中，所述功率元件晶片包括主功率元件和同步功率元件，所述控制晶片包括控制和驅動電路。
對同步開關型調節器，所述n個晶片還可以包括兩個功率元件晶片和一控制晶片；其中，一功率元件晶片包括主功率元件，另一功率元件晶片包括同步功率元件，控制晶片包括控制和驅動電路。
對同步開關型調節器，所述n個晶片還可以包括一功率元件晶片和一混合晶片；其中，所述功率元件晶片包括同步功率元件，所述控制晶片包括控制和驅動電路以及主功率元件。
在依據發明實施例的多晶片封裝方法中，功率元件晶片或者面積較大的一功率元件晶片直接位於所述載片台的上方，並且所述功率元件晶片的面積略小於所述載片台的面積。
所述控制晶片的驅動信號焊墊透過一所述第二鍵合引線連接至所述功率元件晶片的控制端焊墊，以實現對功率元件的直接驅動。
對矩形結構的引線框架，所述引腳可以分佈在所述引線框架的一個、兩個、三個或者四個側邊，並且，其中一承受大電壓或者大電流的引腳位於所述一組引腳的最外 側。與承受大電壓或者大電流的引腳相鄰的另一所述引腳可以設置為空置。
所述隔離層可以為任何合適形式的絕緣層，例如環氧樹脂層或者鍍膜層。
依據本發明實施例的多晶片封裝結構和封裝方法，可以很好的適用電源類積體電路。但是，本發明並不局限於上述實施例，其他類型的積體電路同樣可以適用該多晶片封裝結構。例如，透過第二鍵合引線實現的直接驅動方式，以及處理高電壓或者高電流的引腳的排列等。為了方便引線鍵合，隔離層可以設置於位於晶片上合適的區域，同時，引腳和焊墊的位置也可以相應的進行設置，以實現最佳化的引線鍵合。
本領域技術人員可以根據本發明實施例公開的多晶片封裝結構的教導進行相關的改進，例如，晶片和隔離層的數目，晶片和隔離層的堆疊方式等，但這些改進仍然在本發明實施例的保護範圍之內。
另外，還需要說明的是，在本文中，諸如第一和第二等之類的關係術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關係或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設 備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。
依照本發明的實施例如上文所述，這些實施例並沒有詳盡敍述所有的細節，也不限制該發明僅為所述的具體實施例。顯然，根據以上描述，可作很多的修改和變化。本說明書選取並具體描述這些實施例，是為了更好地解釋本發明的原理和實際應用，從而使所屬技術領域技術人員能很好地利用本發明以及在本發明基礎上的修改使用。本發明僅受申請專利範圍及其全部範圍和等效物的限制。
301-1‧‧‧載片台
301-2‧‧‧引腳
302‧‧‧晶片
303‧‧‧隔離層
304‧‧‧晶片
306-1‧‧‧鍵合引線
306-2‧‧‧鍵合引線
307‧‧‧塑封殼

Claims (22)

  1. 一種多晶片封裝結構，其特徵在於，包括n個晶片，以及一具有一載片台和一組引腳的引線框架，其中，n為不小於2的整數，每一該晶片的上表面包括一組焊墊；該n個晶片依次堆疊排列於該載片台之上；並且，該晶片部分覆蓋下層一該晶片，以使下層該晶片上的該焊墊裸露；還包括一組第一鍵合引線和一組第二鍵合引線；該第二鍵合引線用以將其中一該晶片上的焊墊連接至另一該晶片上的焊墊；該第一鍵合引線用以將該焊墊連接至該引腳。
  2. 根據申請專利範圍第1項所述的多晶片封裝結構，其中，還包括至少一個隔離層，每一該隔離層位於兩個該晶片之間，並且，每一該隔離層部分覆蓋下層該晶片，以使該晶片的該焊墊裸露。
  3. 根據申請專利範圍第2項所述的多晶片封裝結構，其中，該隔離層為(n-1)個，該n個晶片和該(n-1)個隔離層相互間隔，依次堆疊排列於該載片台之上。
  4. 根據申請專利範圍第1項所述的多晶片封裝結構，其中，該n個晶片中包括至少一個功率元件晶片和一控制晶片，該功率元件晶片包括至少一個功率元件，該控制晶片包括控制和驅動電路。
  5. 根據申請專利範圍第4項所述的多晶片封裝結構， 其中，該至少一個功率元件晶片中面積較大的一功率元件晶片直接位於該載片台的上方，並且該功率元件晶片的面積略小於該載片台的面積。
  6. 根據申請專利範圍第1項所述的多晶片封裝結構，其中，該n個晶片中包括一功率元件晶片和一混合晶片，該功率元件晶片包括至少一個功率元件，該混合晶片包括控制和驅動電路以及至少一個功率元件。
  7. 根據申請專利範圍第6項所述的多晶片封裝結構，其中，該功率元件晶片直接位於該載片台的上方，並且該功率元件晶片的面積略小於該載片台的面積。
  8. 根據申請專利範圍第4或第6項所述的多晶片封裝結構，其中，該控制晶片的驅動信號焊墊透過一該第二鍵合引線連接至該功率元件晶片的控制端焊墊。
  9. 根據申請專利範圍第1項所述的多晶片封裝結構，其中，該引腳分佈在該引線框架的側邊，並且，其中一承受大電壓或者大電流的引腳位於該一組引腳的最外側。
  10. 根據申請專利範圍第9項所述的多晶片封裝結構，其中，與該承受大電壓或者大電流的引腳相鄰的另一該引腳空置。
  11. 根據申請專利範圍第2項所述的多晶片封裝結構，其中，該隔離層為環氧樹脂層或者鍍膜層。
  12. 根據申請專利範圍第1項所述的多晶片封裝結構，其中，還包括一塑封殼，以覆蓋該n個晶片、該第一鍵合引線和該第二鍵合引線，以及該引線框架，並使該引 線框架的引腳部分裸露。
  13. 根據申請專利範圍第2項所述的多晶片封裝結構，其中，還包括一塑封殼，以覆蓋該n個晶片、該隔離層、該第一鍵合引線和該第二鍵合引線，以及該引線框架，並使該引線框架的引腳部分裸露。
  14. 一種多晶片封裝方法，其特徵在於，包括，將n個晶片依次間隔，堆疊排列於一引線框架的載片臺上；其中，n為不小於2的整數；並使位於上一層的該晶片部分覆蓋下一層的該晶片，以使下一層的該晶片上的焊墊裸露；透過一組第一鍵合引線將該晶片上的焊墊連接至該引線框架的引腳；透過一組第二鍵合引線將一該晶片上的焊墊連接至另一該晶片上的焊墊；透過一塑封殼將該晶片，該第一鍵合引線、該第二鍵合引線和該引線框架進行塑封，以使該引線框架的部分引腳裸露。
  15. 根據申請專利範圍第14項所述的多晶片封裝方法，其中，還包括：在相鄰的兩個該晶片之間設置一隔離層；該隔離層部分覆蓋下一層的該晶片，以使下一層的該晶片上的焊墊裸露。
  16. 根據申請專利範圍第14項所述的多晶片封裝方法，其中，該n個晶片中包括至少一個功率元件晶片和一 控制晶片，該功率元件晶片包括至少一個功率元件，該控制晶片包括控制和驅動電路。
  17. 根據申請專利範圍第16項所述的多晶片封裝結構，其中，該至少一個功率元件晶片中面積較大的一功率元件晶片直接位於該載片台的上方，並且該功率元件晶片的面積略小於該載片台的面積。
  18. 根據申請專利範圍第14項所述的多晶片封裝結構，其中，該n個晶片中包括一功率元件晶片和一混合晶片，該功率元件晶片包括至少一個功率元件，該混合晶片包括控制和驅動電路以及至少一個功率元件。
  19. 根據申請專利範圍第18項所述的多晶片封裝結構，其中，該功率元件晶片直接位於該載片台的上方，並且該功率元件晶片的面積略小於該載片台的面積。
  20. 根據申請專利範圍第16或第18項所述的多晶片封裝結構，其中，該控制晶片的驅動信號焊墊透過一該第二鍵合引線連接至該功率元件晶片的控制端焊墊。
  21. 根據申請專利範圍第14項所述的多晶片封裝結構，其中，該引腳分佈在該引線框架的側邊，並且，其中一承受大電壓或者大電流的引腳位於該一組引腳的最外側。
  22. 根據申請專利範圍第21項所述的多晶片封裝結構，其中，與該承受大電壓或者大電流的引腳相鄰的另一該引腳空置。
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