JP2549480Y2 - 光結合半導体装置 - Google Patents
光結合半導体装置Info
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- JP2549480Y2 JP2549480Y2 JP1990120182U JP12018290U JP2549480Y2 JP 2549480 Y2 JP2549480 Y2 JP 2549480Y2 JP 1990120182 U JP1990120182 U JP 1990120182U JP 12018290 U JP12018290 U JP 12018290U JP 2549480 Y2 JP2549480 Y2 JP 2549480Y2
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- island
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- terminal
- light emitting
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Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、光結合半導体装置に関し、特に、受光素子
の出力信号によって駆動される半導体能動素子が同一パ
ッケージ内に組み込まれている光結合半導体装置の組み
立て構造に関する。
の出力信号によって駆動される半導体能動素子が同一パ
ッケージ内に組み込まれている光結合半導体装置の組み
立て構造に関する。
［従来の技術］ この種従来の光結合装置の平面図を第３図に示す。同
図において、31は発光ダイオード、32は発光ダイオード
31と光結合される受光素子、33は受光素子の出力信号に
よってオン、オフが制御されるMOSFET、34〜36はリード
フレームにより構成された端子であって、一対の入力端
子34のうちの一方の入力端子のアイランド34aには発光
ダイオード31が、一対の出力端子35のアイランド35aに
はMOSFET33が、端子36のアイランド36aには受光素子32
が、それぞれマウントされている。37は発光ダイオード
31の電極ともう一方の入力端子34のアイランドとの間、
受光素子32のアノード電極32a、カソード電極32bと、MO
SFET33のゲート電極33a、ソース電極33bとの間をそれぞ
れ接続するボンディングワイヤ、38は光結合路を構成す
る透明シリコン樹脂、39はモールド樹脂である。
図において、31は発光ダイオード、32は発光ダイオード
31と光結合される受光素子、33は受光素子の出力信号に
よってオン、オフが制御されるMOSFET、34〜36はリード
フレームにより構成された端子であって、一対の入力端
子34のうちの一方の入力端子のアイランド34aには発光
ダイオード31が、一対の出力端子35のアイランド35aに
はMOSFET33が、端子36のアイランド36aには受光素子32
が、それぞれマウントされている。37は発光ダイオード
31の電極ともう一方の入力端子34のアイランドとの間、
受光素子32のアノード電極32a、カソード電極32bと、MO
SFET33のゲート電極33a、ソース電極33bとの間をそれぞ
れ接続するボンディングワイヤ、38は光結合路を構成す
る透明シリコン樹脂、39はモールド樹脂である。
なお、第３図に示された装置において、受光素子32内
に設けられたフォトダイオードは基板からは絶縁されて
形成されており、また、MOSFET33は縦型構造を有する素
子であって、この素子においては基板がドレイン領域を
構成している。
に設けられたフォトダイオードは基板からは絶縁されて
形成されており、また、MOSFET33は縦型構造を有する素
子であって、この素子においては基板がドレイン領域を
構成している。
［考案が解決しようとする課題］ 上述した従来の光結合半導体装置の構造では、リード
フレームの内部アイランドの一方の面にしか素子を配置
していなかったので、複数の素子をパッケージに収容す
るめたのアイランド部が、それぞれの素子ごとに必要と
なって平面的な拡がりが大きくなり、パツケージの小型
化を図ることが困難な構造となっていた。
フレームの内部アイランドの一方の面にしか素子を配置
していなかったので、複数の素子をパッケージに収容す
るめたのアイランド部が、それぞれの素子ごとに必要と
なって平面的な拡がりが大きくなり、パツケージの小型
化を図ることが困難な構造となっていた。
［課題を解決するための手段］ 本考案の光結合半導体装置は、外部出力端子となるリ
ードフレームの内部アイランドの一方の面に受光素子を
マウントし、内部アイランドの他方の面にMOSFETをマウ
ントし、そしてこのMOSFETの電極と受光素子の電極との
間を中継端子を介して配線接続するものである。
ードフレームの内部アイランドの一方の面に受光素子を
マウントし、内部アイランドの他方の面にMOSFETをマウ
ントし、そしてこのMOSFETの電極と受光素子の電極との
間を中継端子を介して配線接続するものである。
［実施例］ 次に、本考案の実施例について、図面を参照して説明
する。
する。
第１図（ａ）は、本発明の一実施例の平面図、第１図
（ｂ）は、その下面図、第１図（ｃ）は、第１図（ａ）
のＸ−Ｘ線断面図である。
（ｂ）は、その下面図、第１図（ｃ）は、第１図（ａ）
のＸ−Ｘ線断面図である。
第１図において、11は発光ダイオード、12は発光ダイ
オード11と光学的に結合され、アノード電極12a、カソ
ード電極12bを有する受光素子、13は表面に２個のMOSFE
Tが形成されており、ゲート電極13a、ソース電極13b、
ドレイン電極13cが形成されているMOSFET装置、14は一
対の入力端子、14aは一方の入力端子の内部に設けられ
た、発光ダイオード搭載用のアイランド、15は一対の出
力端子、15aは一方の出力端子の内部に設けられた、表
側が受光素子搭載用で裏側がMOSFET装置搭載用になされ
たアイランド、16は受光素子12のアノード電極12a、カ
ソード電極12bと、MOSFET装置13のゲート電極13a、ソー
ス電極13bとをそれぞれ接続するための中継端子、17は
各電極と各端子とを接続するボンディングワイヤ、18は
光結合路を構成する透明シリコン樹脂、19はモールド樹
脂である。
オード11と光学的に結合され、アノード電極12a、カソ
ード電極12bを有する受光素子、13は表面に２個のMOSFE
Tが形成されており、ゲート電極13a、ソース電極13b、
ドレイン電極13cが形成されているMOSFET装置、14は一
対の入力端子、14aは一方の入力端子の内部に設けられ
た、発光ダイオード搭載用のアイランド、15は一対の出
力端子、15aは一方の出力端子の内部に設けられた、表
側が受光素子搭載用で裏側がMOSFET装置搭載用になされ
たアイランド、16は受光素子12のアノード電極12a、カ
ソード電極12bと、MOSFET装置13のゲート電極13a、ソー
ス電極13bとをそれぞれ接続するための中継端子、17は
各電極と各端子とを接続するボンディングワイヤ、18は
光結合路を構成する透明シリコン樹脂、19はモールド樹
脂である。
なお、受光素子12とMOSFET装置13はともにその基板が
その中に形成されたフォトダイオードやMOSFETから絶縁
された構造を有する素子である。
その中に形成されたフォトダイオードやMOSFETから絶縁
された構造を有する素子である。
本実施例によれば、第１図（ｃ）に示されるように、
受光素子12とMOSFET装置13とは同一のアイランド15aの
表裏面にマウントされるので、装置の平面的拡がりは縮
小されパッケージの小型化が達成される。
受光素子12とMOSFET装置13とは同一のアイランド15aの
表裏面にマウントされるので、装置の平面的拡がりは縮
小されパッケージの小型化が達成される。
第２図は、第１図に示された実施例の等価回路図であ
る。第２図において、第１図の部分に相当する箇所には
同一の参照番号が付されている。
る。第２図において、第１図の部分に相当する箇所には
同一の参照番号が付されている。
第２図に示されるように、受光素子12内にはフォトダ
イオードアレイ12cと放電制御回路12dとが作り込まれて
いる。
イオードアレイ12cと放電制御回路12dとが作り込まれて
いる。
次に、本実施例回路の動作について説明する。入力端
子14−14間に加えられた入力信号により発光ダイオード
11が発光すると、フォトダイオードアレイ12cの両端に
は光起電力により電位差が発生する。この電位差は２つ
のMOSFETのゲート−ソース間に印加されているので、出
力端子15−15間には導通状態となる。入力端子に入力す
る信号がなくなると発光ダイオードは消灯し、MOSFETも
遮断状態にもどる。この際に放電制御回路12dはMOSFET
のゲートに蓄積されていた電荷を放電してMOSFETの動作
を速める働きをする。
子14−14間に加えられた入力信号により発光ダイオード
11が発光すると、フォトダイオードアレイ12cの両端に
は光起電力により電位差が発生する。この電位差は２つ
のMOSFETのゲート−ソース間に印加されているので、出
力端子15−15間には導通状態となる。入力端子に入力す
る信号がなくなると発光ダイオードは消灯し、MOSFETも
遮断状態にもどる。この際に放電制御回路12dはMOSFET
のゲートに蓄積されていた電荷を放電してMOSFETの動作
を速める働きをする。
［考案の効果］ 以上説明したように、本考案は、リードフレームのア
イランドの表面および裏面に受光素子と半導体能動素子
とをそれぞれマウントするものであるので、本考案によ
れば、素子の実装面積が縮小され、従来方式のものと比
較して最終のパッケージの実装面積が1/2から2/3に低減
される。
イランドの表面および裏面に受光素子と半導体能動素子
とをそれぞれマウントするものであるので、本考案によ
れば、素子の実装面積が縮小され、従来方式のものと比
較して最終のパッケージの実装面積が1/2から2/3に低減
される。
第１図（ａ）は、本考案の一実施例の平面図、第１図
（ｂ）は、その下面図、第１図（ｃ）は、第１図（ａ）
のＸ−Ｘ線断面図、第２図は、第１図の実施例の等価回
路図、第３図は、従来例の平面図である。 11、31……発光ダイオード、12、32……受光素子、12
a、32a……アノード電極、12b、32b……カソード電極、
13……MOSFET装置、33……MOSFET、13a、33a……ゲート
電極、13b、33b……ソース電極、13c……ドレイン電
極、14、34……入力端子、14a、34a……アイランド、1
5、35……出力端子、15a、35a……アイランド、16……
中継端子、36……端子、36a……アイランド、17、37…
…ボンディングワイヤ、18、38……透明シリコン樹脂
（光結合路）、19、39……モールド樹脂。
（ｂ）は、その下面図、第１図（ｃ）は、第１図（ａ）
のＸ−Ｘ線断面図、第２図は、第１図の実施例の等価回
路図、第３図は、従来例の平面図である。 11、31……発光ダイオード、12、32……受光素子、12
a、32a……アノード電極、12b、32b……カソード電極、
13……MOSFET装置、33……MOSFET、13a、33a……ゲート
電極、13b、33b……ソース電極、13c……ドレイン電
極、14、34……入力端子、14a、34a……アイランド、1
5、35……出力端子、15a、35a……アイランド、16……
中継端子、36……端子、36a……アイランド、17、37…
…ボンディングワイヤ、18、38……透明シリコン樹脂
（光結合路）、19、39……モールド樹脂。
Claims (1)
- 【請求項１】一方がアイランドを有する一対の入力端子
と、一方がアイランドを有する一対の出力端子と、中継
端子と、前記入力端子のアイランド上にマウントされア
イランドを有しない入力端子との間がボンディングワイ
ヤにて接続された発光素子と、該発光素子と光結合路を
介して光学的に結合された、前記出力端子のアイランド
の主面側にマウントされ前記中継端子の主面側とボンデ
ィングワイヤにて接続された受光素子と、該受光素子の
出力信号により制御される、前記出力端子のアイランド
の裏面側の前記受光素子の真下にマウントされ、前記中
継端子の裏面およびアイランドを有しない出力端子との
間がボンディングワイヤにて接続された半導体能動素子
と、を含むことを特徴とする光結合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990120182U JP2549480Y2 (ja) | 1990-11-16 | 1990-11-16 | 光結合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990120182U JP2549480Y2 (ja) | 1990-11-16 | 1990-11-16 | 光結合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476063U JPH0476063U (ja) | 1992-07-02 |
| JP2549480Y2 true JP2549480Y2 (ja) | 1997-09-30 |
Family
ID=31868102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990120182U Expired - Lifetime JP2549480Y2 (ja) | 1990-11-16 | 1990-11-16 | 光結合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549480Y2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128564A (ja) * | 1984-11-28 | 1986-06-16 | Fujitsu Ltd | 半導体装置 |
| JPH0627969Y2 (ja) * | 1987-09-18 | 1994-07-27 | 日本電気株式会社 | ホトカプラ |
| JPH02136343U (ja) * | 1989-04-19 | 1990-11-14 | ||
| JPH0436260U (ja) * | 1990-07-25 | 1992-03-26 |
-
1990
- 1990-11-16 JP JP1990120182U patent/JP2549480Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476063U (ja) | 1992-07-02 |
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