JPH1022320A - 半導体装置 - Google Patents

半導体装置

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JPH1022320A
JPH1022320A JP8174752A JP17475296A JPH1022320A JP H1022320 A JPH1022320 A JP H1022320A JP 8174752 A JP8174752 A JP 8174752A JP 17475296 A JP17475296 A JP 17475296A JP H1022320 A JPH1022320 A JP H1022320A
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Abstract

(57)【要約】 【課題】 ペレット内にゲート電極パッドおよびドレイ
ン電極パッドの面積を広く取ることによって、ボンディ
ングの位置ずれによる不良を低減する。 【解決手段】 方形に形成されたペレット１の一方の対
角に位置する角の一方にゲート電極パッド２を配し、角
の他方にドレイン電極パッド３を配する。また、ペレッ
ト１の他方の対角に位置する角のそれぞれにソース電極
パッド４を配して、これら２つのソース電極パッド４を
ソース電極パス４″で接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置にかか
わり、特にマイクロ波トランジスタに関するものであ
る。
【０００２】
【従来の技術】Ｃ帯〜Ｋｕ帯におけるマイクロ波の低雑
音増幅用素子として、図４に示すようなパターンを有す
る低雑音トランジスタが従来より広く用いられている。
すなわち、チャネル上に直線状のゲートフィンガ１２′
を配し、その途中より片側に引き出したゲート電極パッ
ド１２を配し、そのゲート電極パッド１２を取り囲むソ
ース電極パッド１４を配し、ゲートフィンガ１２′を挟
んでソース電極パッド１４の反対側にドレイン電極パッ
ド１３を配するパターンである。これをπ形パターンと
呼ぶ。また近年、π形パターンに対して、空中配線を用
いてパターンを形成する低雑音トランジスタも開発され
ている。例えば図５に示すように、ゲート電極パッド２
２から引き出した４本のゲートフィンガ２２′をそれぞ
れ互いに平行に配し、ゲート電極パッド２２およびゲー
トフィンガ２２′を挟むようにＨ形のソース電極パッド
２４およびソース電極パス２４″を配し、ソース電極パ
ス２４″から引き出したソースフィンガ２４′をゲート
フィンガ２２′に挟まれた真ん中の領域に配する。そし
てソース電極パス２４″を挟んでゲート電極パッド２２
の反対側にドレイン電極パッド２３を配し、ゲートフィ
ンガ２２′に挟まれた領域でソースフィンガ２４′の配
されていない領域にドレインフィンガ２３′を配する。
そして、これらドレイン電極パッド２３およびドレイン
フィンガ２３′を、ソース電極パス２４″と交差する個
所で空中配線２５を用いて接続するパターンとなってい
る。これをＨ形パターンと呼ぶ。なお図４および図５に
おいて、１１および２１はペレット、１６および２６は
ボンディングワイヤ、１７および２７はボンディングボ
ールである。
【０００３】
【発明が解決しようとする課題】しかしながら、π形パ
ターンではゲート電極パッドをソース電極パッドで挟む
形となっており、Ｈ形パターンではゲート電極パッドお
よびドレイン電極パッドの両方をソース電極パッドで挟
む形となっている。このため、挟まれるゲート電極パッ
ドやドレイン電極パッドは面積的な制約を受ける。つま
り、限られた大きさのペレット内ではゲート電極パッド
やドレイン電極パッドの面積を広く取ることは不可能で
あり、ボンディングの位置ずれによる不良が生じ易いと
いう問題があった。本発明は以上の課題を解決するため
になされたものである。その目的はマイクロ波低雑音ト
ランジスタの限られた大きさのペレット内に、ゲート電
極パッドおよびドレイン電極パッドの面積を十分広く取
ることによって、ボンディングの位置ずれによる不良を
低減することができる半導体装置を提供することにあ
る。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために本発明では、方形に形成されたペレットの一方
の対角に位置する角の一方にゲート電極パッドを配し、
角の他方にドレイン電極パッドを配する。また、そのペ
レットの他方の対角に位置する角のそれぞれにソース電
極パッドを配して、これら２つのソース電極パッドをソ
ース電極パスで接続する。このように、ゲート、ソー
ス、ドレインの各電極パッドをペレットの４つの角に配
することで、ゲート電極パッドおよびドレイン電極パッ
ドをソース電極パッドによる面積的な制約から開放し、
これらの面積を従来より大きくすることができる。これ
によりボンディングの位置ずれに対する許容領域が広が
る。
【０００５】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。 （実施の形態１）図１は本発明による半導体装置として
のマイクロ波低雑音トランジスタの素子パターンであ
る。図１に示すように、方形に形成されたペレット１の
一方の対角に位置する角の一方にゲート電極パッド２を
配し、角の他方にドレイン電極パッド３を配する。ま
た、そのペレットの他方の対角に位置する角のそれぞれ
にソース電極パッド４を配する。そして、ゲート電極パ
ッド２からペレット１の中央部に引き出した４本のゲー
トフィンガ２′を櫛歯状に配し、このゲートフィンガ
２′に挟まれた３つの領域の中の両端の領域に、ドレイ
ン電極パッド３から引き出した２本のドレインフィンガ
３′を配する。
【０００６】さらに、２つのソース電極パッド４をゲー
ト電極パッド２に対向する側でソース電極パス４″によ
り接続する。このソース電極パス４″は空中配線５を用
いてゲートフィンガ２′を跨いでいる。このソース電極
パス４″から引き出したソースフィンガ４′をゲートフ
ィンガ２′に挟まれた真ん中の領域に配する。ゲート電
極パッド２およびドレイン電極パッド３にはそれぞれ１
本づつボンディングワイヤ６をボンディングし、また、
２つのソース電極パッド４にはそれぞれ２本づつ、計４
本のボンディングワイヤ６をボンディングする。ソース
電極パッド４に多くのボンディングワイヤ６をボンディ
ングするのは、高周波に対応できるようにソース接地イ
ンピーダンスを低減させるためである。なお図１におい
て、７はボンディングボールである。
【０００７】このように各ボンディングパッドをペレッ
ト１の４つの角に配することで、限られたペレットサイ
ズに対してボンディングパッドの面積を最大限に確保で
きるようになる。例えばペレットの面積が３５０μｍ2
であるとき、ボンディングパッドの面積を１００μｍ2
とすることができる。ボンディングパッドの面積を大き
くできれば、ボンディングの位置ずれに対する許容領域
が広がり、ボンディング不良率を低減することができ
る。例えばボンディング不良率を０．５％から０．０１
％以下にすることができる。また、ボンディング・イン
デックスを速くするとボンディングの位置ずれが大きく
なるが、上記のようにボンディングの位置ずれに対する
許容領域が広がるので、ボンディング・インデックスを
従来より速くすることが可能となり、生産性が向上す
る。例えば生産性を約１０％向上させることが可能であ
る。
【０００８】（実施の形態２）図２は本発明による半導
体装置としてのマイクロ波低雑音トランジスタの素子パ
ターンである。図２に示すように、図１と同様に、方形
に形成されたペレット１の一方の対角に位置する角の一
方にゲート電極パッド２を配し、角の他方にドレイン電
極パッド３を配する。また、そのペレットの他方の対角
に位置する角のそれぞれにソース電極パッド４を配し
て、これら２つのソース電極パッド４をドレイン電極パ
ッド３に対向する側でソース電極パス４″により接続す
る。そして、ゲート電極パッド２からペレット１の中央
部に引き出した６本のゲートフィンガ２′を櫛歯状に配
し、このゲートフィンガ２′に挟まれた５つの領域の中
の両端および真ん中の領域に３本のドレインフィンガ
３′を配する。このドレインフィンガ３′はドレイン電
極パッド３から引き出され、空中配線５を用いてソース
電極パス４″を跨いでいる。
【０００９】さらに、ソース電極パス４″から引き出し
た２本のソースフィンガ４′をゲートフィンガ２′に挟
まれた領域で、ドレインフィンガ３′の配されていない
領域に配する。ゲート電極パッド２およびドレイン電極
パッド３にはそれぞれ２本づつボンディングワイヤ６を
ボンディングし、また、２つのソース電極パッド４には
それぞれ２本づつ、計４本のボンディングワイヤ６をボ
ンディングする。本発明においては、ゲートフィンガ
２′、ソースフィンガ４′とソース電極パス４″、およ
び、ドレインフィンガ３′のいずれに空中配線５を適用
してもよい。また、空中配線５の代わりに絶縁膜を介し
たクロス配線を用いてもよい。
【００１０】（実施の形態３）図３は本発明による半導
体装置としてのマイクロ波低雑音トランジスタの素子パ
ターンである。本実施の形態では図３に示すように、実
施の形態１と比べて、ゲート幅、ボンディングワイヤ
６、および、ボンディングボール７のサイズはそのまま
に、ペレット１の面積を約２分の１に縮小している。さ
らに、実施の形態１と本実施の形態とでは２つのソース
電極パッド４の位置と、ゲート電極パッド２およびドレ
イン電極パッド３の位置とが入れ替わっている。
【００１１】このように、ゲート電極パッド２およびド
レイン電極パッド３が対角の関係にある角にあり、ま
た、２つのソース電極パッド４が別の対角の関係にある
角にあればよい。また、このように配置することで、同
一サイズのペレット１に対してゲート電極パッド２およ
びドレイン電極パッド３の面積を従来より広く取ること
ができる。逆に、同一面積のゲート電極パッド２および
ドレイン電極パッド３を形成するには、従来より小さい
ペレット１で十分であり、ペレット１の小型化が実現で
きる。
【００１２】
【発明の効果】以上説明したように本発明によれば、ゲ
ート、ソース、ドレインの各電極パッドをペレットの４
つの角に配することにより、ゲート電極パッドおよびド
レイン電極パッドの面積を従来より大きくすることがで
きる。これにより、ボンディングの位置ずれに対する許
容領域が広がるので、ボンディング不良率が低減し、ま
た、生産性が向上する。さらに、ペレットのサイズを従
来より小型化できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１にお
ける素子パターンである。
【図２】 本発明による半導体装置の実施の形態２にお
ける素子パターンである。
【図３】 本発明による半導体装置の実施の形態３にお
ける素子パターンである。
【図４】 従来の半導体装置の素子パターンのπ形パタ
ーンである。
【図５】 従来の半導体装置の素子パターンのＨ形パタ
ーンである。
【符号の説明】
１…ペレット、２…ゲート電極パッド、２′…ゲートフ
ィンガ、３…ドレイン電極パッド、３′…ドレインフィ
ンガ、４…ソース電極パッド、４′…ソースフィンガ、
４″…ソース電極パス、５…空中配線、６…ボンディン
グワイヤ、７…ボンディングボール。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 方形に形成されたペレットの一方の対角
    に位置する角の一方に配置されたゲート電極パッドと、 前記ペレットの一方の対角に位置する角の他方に配置さ
    れたドレイン電極パッドと、 前記ペレットの他方の対角に位置する角のそれぞれに配
    置され、ソース電極パスによって接続されたソース電極
    パッドとを有することを特徴とする半導体装置。
  2. 【請求項２】 請求項１において、 前記ゲート電極パッドから引き出され、前記ペレットの
    中央部に櫛歯状に配置された複数のゲートフィンガと、 前記ドレイン電極パッドから引き出され、前記ゲートフ
    ィンガに挟まれた領域の１つおきに配置されたドレイン
    フィンガと、 前記ソース電極パスから引き出され、前記ゲートフィン
    ガに挟まれた領域で前記ドレインフィンガの配置されて
    いない領域に配置されたソースフィンガとを有すること
    を特徴とする半導体装置。
  3. 【請求項３】 請求項２において、 前記ソース電極パスと、前記ゲートフィンガまたは前記
    ドレインフィンガとの交差する部分を空中配線としたこ
    とを特徴とする半導体装置。
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