JPH0613525A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0613525A JPH0613525A JP16616892A JP16616892A JPH0613525A JP H0613525 A JPH0613525 A JP H0613525A JP 16616892 A JP16616892 A JP 16616892A JP 16616892 A JP16616892 A JP 16616892A JP H0613525 A JPH0613525 A JP H0613525A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- lead
- inner lead
- semiconductor device
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＯＣ構造のパッケージの厚さを可及的に薄
くすることを可能にする。 【構成】 周辺上にボンディング用のパッドが配置され
た半導体チップと、この半導体チップのほぼ中央に前記
半導体チップ１を分断するように半導体チップの一方の
軸に沿って延びた第１のインナーリード１１、及びこの
第１のインナーリードによって分断された領域の少なく
とも一方の領域に配設される第２のインナーリード１２
ａ，１２ｂを有するリードフレームとを備え、リードフ
レームは半導体チップの上面上に配置されることを特徴
とする。
くすることを可能にする。 【構成】 周辺上にボンディング用のパッドが配置され
た半導体チップと、この半導体チップのほぼ中央に前記
半導体チップ１を分断するように半導体チップの一方の
軸に沿って延びた第１のインナーリード１１、及びこの
第１のインナーリードによって分断された領域の少なく
とも一方の領域に配設される第２のインナーリード１２
ａ，１２ｂを有するリードフレームとを備え、リードフ
レームは半導体チップの上面上に配置されることを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、特に、チップ上にリードフレームを配置したリード
オンチップ（ＬＯＣ）に関する。
で、特に、チップ上にリードフレームを配置したリード
オンチップ（ＬＯＣ）に関する。
【０００２】
【従来の技術】従来の、リードオンチップ構造の半導体
装置の斜視図を図５に、横断面図を図６に示す。この半
導体装置はチップ２の上面にリードフレーム１０のイン
ナーリード１１ａ，１１ｂ，１２ａ，１２ｂを接着剤を
介して接続したものである。チップ２の上面の中央部に
は複数のボンディングパッド５がほぼ一列に配置されて
いる。インナーリード１１ａ，１１ｂは電源線用であ
り、複数のボンディングパッド５の配列方向に沿って複
数のボンディングパッド５を挾むようにチップ２の中央
に配設されている。インナーリード１２ａ，１２ｂは信
号線用であって、インナーリード１１ａ，１１ｂの外側
に各々配設されている。そしてこれらのインナーリード
１１ａ，１１ｂ，１２ａ，１２ｂはボンディングワイヤ
２０，２２を介して対応するボンディングパッド５に接
続される。したがって、インナーリード１２ａ，１２ｂ
とボンディングパッド５とを接続するボンディングワイ
ヤ２２は図６に示すように電源線用のインナーリード１
１ａ，１１ｂを跨いでいる。
装置の斜視図を図５に、横断面図を図６に示す。この半
導体装置はチップ２の上面にリードフレーム１０のイン
ナーリード１１ａ，１１ｂ，１２ａ，１２ｂを接着剤を
介して接続したものである。チップ２の上面の中央部に
は複数のボンディングパッド５がほぼ一列に配置されて
いる。インナーリード１１ａ，１１ｂは電源線用であ
り、複数のボンディングパッド５の配列方向に沿って複
数のボンディングパッド５を挾むようにチップ２の中央
に配設されている。インナーリード１２ａ，１２ｂは信
号線用であって、インナーリード１１ａ，１１ｂの外側
に各々配設されている。そしてこれらのインナーリード
１１ａ，１１ｂ，１２ａ，１２ｂはボンディングワイヤ
２０，２２を介して対応するボンディングパッド５に接
続される。したがって、インナーリード１２ａ，１２ｂ
とボンディングパッド５とを接続するボンディングワイ
ヤ２２は図６に示すように電源線用のインナーリード１
１ａ，１１ｂを跨いでいる。
【０００３】なお、チップ２とインナーリード１１ａ，
１１ｂ，１２ａ，１２ｂとの間には絶縁性の材料からな
る層２５が設けられている。このように形成された半導
体装置は通常、樹脂３０により封止される。
１１ｂ，１２ａ，１２ｂとの間には絶縁性の材料からな
る層２５が設けられている。このように形成された半導
体装置は通常、樹脂３０により封止される。
【０００４】
【発明が解決しようとする課題】上述のリードオンチッ
プ（以下、ＬＯＣともいう）構造の半導体装置におい
て、チップ２上のパッド５から出たボンディングワイヤ
を接続するためのリード部分１１ａ，１１ｂ，１２ａ，
１２ｂをチップの外側に設ける必要が無いため、チップ
サイズがパッケージの大きさに近いようなものまで収容
可能となるメリットがあり、大型チップの収容に有用と
なる。しかし、図６に示すようにインナーリード１２
ａ，１２ｂとパッド５とを接続するボンディングワイヤ
２２が電源線用のインナーリード１１ａ，１１ｂを跨い
でいるため、樹脂封止時のボンディングワイヤ２２の歪
みを考慮してボンディングワイヤ２２とインナーリード
１１ａ，１１ｂとの距離ｂを充分に取る必要がある。
又、ボンディングワイヤ２２が樹脂からはみ出さないよ
うにボンディングワイヤと樹脂境界との距離ａも充分に
取る必要がある。このため、図５に示す従来の半導体装
置においては、電源線用のインナーリード１１ａ，１１
ｂ上の樹脂厚（ａ＋ｂ）を充分に取ることが必要とな
り、樹脂厚の薄いパッケージに適さないという欠点があ
った。
プ（以下、ＬＯＣともいう）構造の半導体装置におい
て、チップ２上のパッド５から出たボンディングワイヤ
を接続するためのリード部分１１ａ，１１ｂ，１２ａ，
１２ｂをチップの外側に設ける必要が無いため、チップ
サイズがパッケージの大きさに近いようなものまで収容
可能となるメリットがあり、大型チップの収容に有用と
なる。しかし、図６に示すようにインナーリード１２
ａ，１２ｂとパッド５とを接続するボンディングワイヤ
２２が電源線用のインナーリード１１ａ，１１ｂを跨い
でいるため、樹脂封止時のボンディングワイヤ２２の歪
みを考慮してボンディングワイヤ２２とインナーリード
１１ａ，１１ｂとの距離ｂを充分に取る必要がある。
又、ボンディングワイヤ２２が樹脂からはみ出さないよ
うにボンディングワイヤと樹脂境界との距離ａも充分に
取る必要がある。このため、図５に示す従来の半導体装
置においては、電源線用のインナーリード１１ａ，１１
ｂ上の樹脂厚（ａ＋ｂ）を充分に取ることが必要とな
り、樹脂厚の薄いパッケージに適さないという欠点があ
った。
【０００５】本発明は上記事情を考慮しなされたもので
あって、樹脂厚を可及的に薄くすることのできるリード
オンチップ構造の半導体装置を提供することを目的とす
る。
あって、樹脂厚を可及的に薄くすることのできるリード
オンチップ構造の半導体装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は、周辺上にボンディング用のパッドが配置された半導
体チップと、この半導体チップのほぼ中央に前記半導体
チップを分断するように半導体チップの一方の軸に沿っ
て延びた第１のインナーリード、及びこの第１のインナ
ーリードによって分断された領域の少なくとも一方の領
域に配設される第２のインナーリードを有するリードフ
レームとを備え、リードフレームは半導体チップの上面
上に配置されることを特徴とする。
は、周辺上にボンディング用のパッドが配置された半導
体チップと、この半導体チップのほぼ中央に前記半導体
チップを分断するように半導体チップの一方の軸に沿っ
て延びた第１のインナーリード、及びこの第１のインナ
ーリードによって分断された領域の少なくとも一方の領
域に配設される第２のインナーリードを有するリードフ
レームとを備え、リードフレームは半導体チップの上面
上に配置されることを特徴とする。
【０００７】
【作用】このように構成された本発明の半導体装置によ
れば、第１のインナーリード（電源用）が半導体チップ
の中央に半導体チップを分断するように、半導体チップ
の一方の軸に沿って延びており、第２のインナーリード
（信号用）が分断された領域の少なくとも一方の領域に
配設され、ボンディング用のパッドが半導体チップの周
辺上に配設されている。したがって第２のインナーリー
ドと対応するパッド（信号用）とを接続するボンディン
グワイヤは第１のインナーリードを跨ぐことが無く、こ
れによりパッケージの厚さを可及的に薄くすることがで
きる。
れば、第１のインナーリード（電源用）が半導体チップ
の中央に半導体チップを分断するように、半導体チップ
の一方の軸に沿って延びており、第２のインナーリード
（信号用）が分断された領域の少なくとも一方の領域に
配設され、ボンディング用のパッドが半導体チップの周
辺上に配設されている。したがって第２のインナーリー
ドと対応するパッド（信号用）とを接続するボンディン
グワイヤは第１のインナーリードを跨ぐことが無く、こ
れによりパッケージの厚さを可及的に薄くすることがで
きる。
【０００８】
【実施例】本発明による半導体装置の第１の実施例の平
面図を図１に示し、図に示す切断線Ａ−Ａで切断した場
合の横断面図を図２に示す。この実施例の半導体装置
は、半導体チップ１とリードフレーム１０とを有してい
る。そして半導体チップ１の周辺上に電源用のボンディ
ングパッド５ａ及び信号用のボンディングパッド５ｂが
設けられている。リードフレーム１０は電源線用のイン
ナーリード１１と、信号線用のインナーリード１２ａ，
１２ｂを有している。インナーリード１１はチップ１を
分断するようにチップ１の中央にチップ１の一方の軸
（例えば長軸）に沿って配設される。そして、インナー
リード１１によって分断されたチップ１の２つの領域の
中の一方の領域（図１では上側の領域）にインナーリー
ド１２ａが配設され、他方の領域（図１では下側の領
域）にインナーリード１２ｂが配設されている。又電源
線用のインナーリード１１は、中央に十字にクロスする
部分１１1 が設けられ、両端にピン１１2 ，１１3 が接
続されている。チップ１の周辺に設けられた電源用パッ
ド５ａと電源線用インナーリード１１の中央部分１１1
とはボンディングワイヤ２０を介して接続され、信号用
パッド５ｂと信号線用インナーリード１２ａ，１２ｂと
はボンディングワイヤ２２によって接続されている。な
お、インナーリード１１，１２ａ，１２ｂとチップ１と
の間には絶縁材からなる層２５が設けられている。そし
てこのようなＬＯＣ構造の半導体装置は通常、樹脂３０
によって封止される。なお、複数の信号線用インナーリ
ード１２ａ，１２ｂのうちの少なくとも１個がインナー
リード１１の電源とは異なる電源に用いられる。
面図を図１に示し、図に示す切断線Ａ−Ａで切断した場
合の横断面図を図２に示す。この実施例の半導体装置
は、半導体チップ１とリードフレーム１０とを有してい
る。そして半導体チップ１の周辺上に電源用のボンディ
ングパッド５ａ及び信号用のボンディングパッド５ｂが
設けられている。リードフレーム１０は電源線用のイン
ナーリード１１と、信号線用のインナーリード１２ａ，
１２ｂを有している。インナーリード１１はチップ１を
分断するようにチップ１の中央にチップ１の一方の軸
（例えば長軸）に沿って配設される。そして、インナー
リード１１によって分断されたチップ１の２つの領域の
中の一方の領域（図１では上側の領域）にインナーリー
ド１２ａが配設され、他方の領域（図１では下側の領
域）にインナーリード１２ｂが配設されている。又電源
線用のインナーリード１１は、中央に十字にクロスする
部分１１1 が設けられ、両端にピン１１2 ，１１3 が接
続されている。チップ１の周辺に設けられた電源用パッ
ド５ａと電源線用インナーリード１１の中央部分１１1
とはボンディングワイヤ２０を介して接続され、信号用
パッド５ｂと信号線用インナーリード１２ａ，１２ｂと
はボンディングワイヤ２２によって接続されている。な
お、インナーリード１１，１２ａ，１２ｂとチップ１と
の間には絶縁材からなる層２５が設けられている。そし
てこのようなＬＯＣ構造の半導体装置は通常、樹脂３０
によって封止される。なお、複数の信号線用インナーリ
ード１２ａ，１２ｂのうちの少なくとも１個がインナー
リード１１の電源とは異なる電源に用いられる。
【０００９】この実施例の半導体装置においては、電源
線用のインナーリード１１上をボンディングワイヤ２
０，２２が跨ぐことが無い。これによりパッケージの厚
さを可及的に薄くすることができる。
線用のインナーリード１１上をボンディングワイヤ２
０，２２が跨ぐことが無い。これによりパッケージの厚
さを可及的に薄くすることができる。
【００１０】なお、上記実施例においては、電源線用の
インナーリード１１の片方の端部に接続されたピン１１
3 は図１において右上に配置されているが、インナーリ
ード１１を延長した位置（右中央）に配設しても良い。
インナーリード１１の片方の端部に接続されたピン１１
3 は図１において右上に配置されているが、インナーリ
ード１１を延長した位置（右中央）に配設しても良い。
【００１１】次に本発明による半導体装置の第２の実施
例の平面図を図３に示す。この実施例の半導体装置は図
１に示す半導体装置において、電源線用のインナーリー
ドに沿ってチップ１の中央にもう１個のインナーリード
を設けたものである。したがってチップ１の中央にはチ
ップ１を分断するように２本の電源線用のインナーリー
ド１１ａ，１１ｂが設けられている。これらのインナー
リードのうちの一方は駆動電源用に、他方は接地電源用
に用いられる。そしてこれらのインナーリード１１ａ，
１１ｂの中央部にはこれらのインナーリード１１ａ，１
１ｂと直交して外側に延びるように接続された各々の部
分１１ａ1 ，１１ｂ2 とチップ１の周辺上に設けられた
電源用パッドとはボンディングワイヤ２０によって接続
される。
例の平面図を図３に示す。この実施例の半導体装置は図
１に示す半導体装置において、電源線用のインナーリー
ドに沿ってチップ１の中央にもう１個のインナーリード
を設けたものである。したがってチップ１の中央にはチ
ップ１を分断するように２本の電源線用のインナーリー
ド１１ａ，１１ｂが設けられている。これらのインナー
リードのうちの一方は駆動電源用に、他方は接地電源用
に用いられる。そしてこれらのインナーリード１１ａ，
１１ｂの中央部にはこれらのインナーリード１１ａ，１
１ｂと直交して外側に延びるように接続された各々の部
分１１ａ1 ，１１ｂ2 とチップ１の周辺上に設けられた
電源用パッドとはボンディングワイヤ２０によって接続
される。
【００１２】この第２の実施例の半導体装置も第１の実
施例の半導体装置と同様の効果を得ることができる。
施例の半導体装置と同様の効果を得ることができる。
【００１３】本発明による半導体装置の第３の実施例の
縦断面図を図４に示す。この実施例の半導体装置はリー
ドオンチップ構成をＺＩＰ（ｚｉｇ−ｚａｇ ｉｎ−ｌ
ｉｎｅ ｐａｃｋａｇｅ）タイプのものに適用した例で
ある。リードフレーム１０の電源線用のインナーリード
１１はチップ１を分断するように、チップ１のほぼ中央
にチップ１の一方の軸（例えば長軸）に沿って配設され
る。そしてこのインナーリード１１のほぼ中央には、十
字にクロスするように接続された部分１１1 が設けら
れ、インナーリード１１の両端にはインナーリード１１
の延びている方向とはほぼ直角に延びた、電源を印加す
るためのピン１１2 ，１１3 が設けられている。上記部
分１１1 とチップ１の周辺の所定の位置（チップ１の長
軸に平行な辺のほぼ中央）に設けられた電源用パッドと
はボンディングワイヤ２０を介して接続される。チップ
１のインナーリード１１及びピン１１2 ，１１3 によっ
て囲まれた領域には信号線用のインナーリード１２ａが
配設され、チップ１の例えば短軸に平行な辺の外側に、
信号線用のインナーリード１２ｂが配設されている。そ
して、インナーリード１２ａ，１２ｂとチップ１の信号
線用のパッドとは電源用のインナーリード１１を跨ぐこ
との無いボンディングワイヤ２２ａ，２２ｂによって接
続される。なお、この第３の実施例においては信号線用
の複数のインナーリード１２ａ，１２ｂのうち少なくと
も１個は、インナーリード１１に接続される電源とは異
なる他の電源（例えば接地電源）用として用いられる。
又、インナーリード１１のピン１１2 ，１１3 に各々最
も近い２個インナーリード１２ａを上記他の電源用とし
て用い、これらの２個のインナーリード１２ａをインナ
ーリード１１に沿ってチップ１上で接続するようにして
も良い。
縦断面図を図４に示す。この実施例の半導体装置はリー
ドオンチップ構成をＺＩＰ（ｚｉｇ−ｚａｇ ｉｎ−ｌ
ｉｎｅ ｐａｃｋａｇｅ）タイプのものに適用した例で
ある。リードフレーム１０の電源線用のインナーリード
１１はチップ１を分断するように、チップ１のほぼ中央
にチップ１の一方の軸（例えば長軸）に沿って配設され
る。そしてこのインナーリード１１のほぼ中央には、十
字にクロスするように接続された部分１１1 が設けら
れ、インナーリード１１の両端にはインナーリード１１
の延びている方向とはほぼ直角に延びた、電源を印加す
るためのピン１１2 ，１１3 が設けられている。上記部
分１１1 とチップ１の周辺の所定の位置（チップ１の長
軸に平行な辺のほぼ中央）に設けられた電源用パッドと
はボンディングワイヤ２０を介して接続される。チップ
１のインナーリード１１及びピン１１2 ，１１3 によっ
て囲まれた領域には信号線用のインナーリード１２ａが
配設され、チップ１の例えば短軸に平行な辺の外側に、
信号線用のインナーリード１２ｂが配設されている。そ
して、インナーリード１２ａ，１２ｂとチップ１の信号
線用のパッドとは電源用のインナーリード１１を跨ぐこ
との無いボンディングワイヤ２２ａ，２２ｂによって接
続される。なお、この第３の実施例においては信号線用
の複数のインナーリード１２ａ，１２ｂのうち少なくと
も１個は、インナーリード１１に接続される電源とは異
なる他の電源（例えば接地電源）用として用いられる。
又、インナーリード１１のピン１１2 ，１１3 に各々最
も近い２個インナーリード１２ａを上記他の電源用とし
て用い、これらの２個のインナーリード１２ａをインナ
ーリード１１に沿ってチップ１上で接続するようにして
も良い。
【００１４】また、図４のリードフレーム１２ｂは、チ
ップ外に配置されているが、チップ上のリードフレーム
スペースに余裕があれば、前記リードフレーム１２ｂを
さらにチップ内側方向に延ばし、ボンディングワイヤ２
２ｂを介して、チップ上でチップ上のパッドと接続する
ことも可能である。
ップ外に配置されているが、チップ上のリードフレーム
スペースに余裕があれば、前記リードフレーム１２ｂを
さらにチップ内側方向に延ばし、ボンディングワイヤ２
２ｂを介して、チップ上でチップ上のパッドと接続する
ことも可能である。
【００１５】この第３の実施例も第１の実施例及び第２
の実施例と同様にパッケージの厚さを可及的に薄くでき
る。なお、第３の実施例の半導体装置は第１及び第２の
実施例のものに比べて装置自体のサイズは大きくなり、
チップ１のボンディングの配置も異なる。
の実施例と同様にパッケージの厚さを可及的に薄くでき
る。なお、第３の実施例の半導体装置は第１及び第２の
実施例のものに比べて装置自体のサイズは大きくなり、
チップ１のボンディングの配置も異なる。
【００１６】
【発明の効果】本発明によれば、信号線用のインナーリ
ードと信号線用のパッドとを接続するボンディングワイ
ヤが電源線用のインナーリードを跨ぐことが無いので、
パッケージの厚さを可及的に薄くすることができる。
ードと信号線用のパッドとを接続するボンディングワイ
ヤが電源線用のインナーリードを跨ぐことが無いので、
パッケージの厚さを可及的に薄くすることができる。
【００１７】又、ボンディングワイヤとリードフレーム
が交差しない為、ＴＡＢ・バンプ等のリードとパッドを
直接接続する場合に本発明は容易に適用できる。
が交差しない為、ＴＡＢ・バンプ等のリードとパッドを
直接接続する場合に本発明は容易に適用できる。
【図１】本発明による半導体装置の第１の実施例の構成
を示す平面図。
を示す平面図。
【図２】第１の実施例の、図２に示す切断線Ａ−Ａで切
断した横断面図。
断した横断面図。
【図３】第２の実施例の平面図。
【図４】第３の実施例の縦断面図。
【図５】従来の半導体装置の平面図。
【図６】従来の半導体装置の横断面図。
１ 半導体チップ ５ａ パッド（電源用） ５ｂ パッド（信号用） １０ リードフレーム １１ インナーリード（電源用） １２ａ，１２ｂ インナーリード（信号用） ２０ ボンディングワイヤ（電源用） ２２ ボンディングワイヤ（信号用） ３０ 樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山 田 稔 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (1)
- 【請求項１】周辺上にボンディング用のパッドが配置さ
れた半導体チップと、 この半導体チップのほぼ中央に前記半導体チップを分断
するように前記半導体チップの一方の軸に沿って延びた
第１のインナーリード、及びこの第１のインナーリード
によって分断された領域の少なくとも一方の領域に配設
される第２のインナーリードを有するリードフレームと
を備え、 前記リードフレームは前記半導体チップの上面上に配置
されることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16616892A JP2677737B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
| US08/080,512 US5391918A (en) | 1992-06-24 | 1993-06-24 | Semiconductor device |
| EP93110145A EP0576021B1 (en) | 1992-06-24 | 1993-06-24 | Lead on chip structure for semiconductor device |
| DE1993622209 DE69322209T2 (de) | 1992-06-24 | 1993-06-24 | Struktur von Anschlussleiter auf Chip für Halbleiterbauelement |
| KR1019930011575A KR0134759B1 (ko) | 1992-06-24 | 1993-06-24 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16616892A JP2677737B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613525A true JPH0613525A (ja) | 1994-01-21 |
| JP2677737B2 JP2677737B2 (ja) | 1997-11-17 |
Family
ID=15826336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16616892A Expired - Fee Related JP2677737B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5391918A (ja) |
| EP (1) | EP0576021B1 (ja) |
| JP (1) | JP2677737B2 (ja) |
| DE (1) | DE69322209T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0936311A (ja) * | 1995-07-18 | 1997-02-07 | Nec Corp | 半導体装置 |
| KR100401536B1 (ko) * | 1997-12-31 | 2004-01-24 | 주식회사 하이닉스반도체 | 센터 패드형 반도체 칩을 퍼리퍼럴 패드형 반도체 칩으로 변경하는 방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3462921B2 (ja) * | 1995-02-14 | 2003-11-05 | 三菱電機株式会社 | 半導体装置 |
| US5717246A (en) * | 1996-07-29 | 1998-02-10 | Micron Technology, Inc. | Hybrid frame with lead-lock tape |
| KR100227120B1 (ko) * | 1997-02-28 | 1999-10-15 | 윤종용 | 엘오씨(loc)리드와 표준형 리드가 복합된 구조를 갖는 반도체 칩 패키지 |
| US6268643B1 (en) * | 1997-12-22 | 2001-07-31 | Texas Instruments Incorporated | Lead frame device for delivering electrical power to a semiconductor die |
| US6489183B1 (en) | 1998-07-17 | 2002-12-03 | Micron Technology, Inc. | Method of manufacturing a taped semiconductor device |
| US6124150A (en) | 1998-08-20 | 2000-09-26 | Micron Technology, Inc. | Transverse hybrid LOC package |
| JP3826069B2 (ja) | 2002-05-17 | 2006-09-27 | キヤノン株式会社 | 画像形成装置、制御方法、制御プログラム |
| WO2006077720A1 (ja) * | 2005-01-18 | 2006-07-27 | Matsushita Electric Industrial Co., Ltd. | 画像合成装置 |
| US8276093B2 (en) * | 2008-04-24 | 2012-09-25 | Nintendo Co., Ltd. | Computer-readable storage medium having object display order changing program stored therein and apparatus |
| JP4171770B1 (ja) | 2008-04-24 | 2008-10-29 | 任天堂株式会社 | オブジェクト表示順変更プログラム及び装置 |
| US8520570B2 (en) * | 2008-06-17 | 2013-08-27 | Nintendo Co., Ltd. | Data communication system, information processing apparatus and storage medium having stored thereon information processing program |
| JP4334602B1 (ja) | 2008-06-17 | 2009-09-30 | 任天堂株式会社 | 情報処理装置、情報処理システム、および情報処理プログラム |
| US9379071B2 (en) * | 2014-04-17 | 2016-06-28 | Nxp B.V. | Single inline no-lead semiconductor package |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137250A (ja) * | 1988-11-17 | 1990-05-25 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JPH03173464A (ja) * | 1989-12-01 | 1991-07-26 | Hitachi Ltd | 半導体装置 |
| JPH04165661A (ja) * | 1990-10-30 | 1992-06-11 | Nec Corp | 樹脂封止型半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4595945A (en) * | 1983-10-21 | 1986-06-17 | At&T Bell Laboratories | Plastic package with lead frame crossunder |
| US4967261A (en) * | 1987-07-30 | 1990-10-30 | Mitsubishi Denki Kabushiki Kaisha | Tape carrier for assembling an IC chip on a substrate |
| US5068712A (en) * | 1988-09-20 | 1991-11-26 | Hitachi, Ltd. | Semiconductor device |
| US4937656A (en) * | 1988-04-22 | 1990-06-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPH0290651A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体集積回路 |
| US4916519A (en) * | 1989-05-30 | 1990-04-10 | International Business Machines Corporation | Semiconductor package |
| JP2569939B2 (ja) * | 1989-10-23 | 1997-01-08 | 日本電気株式会社 | 樹脂封止型半導体装置 |
| JPH0494565A (ja) * | 1990-08-10 | 1992-03-26 | Toshiba Corp | 半導体装置 |
| JP2932785B2 (ja) * | 1991-09-20 | 1999-08-09 | 富士通株式会社 | 半導体装置 |
| US5229639A (en) * | 1991-10-31 | 1993-07-20 | International Business Machines Corporation | Low powder distribution inductance lead frame for semiconductor chips |
| US5250840A (en) * | 1992-02-24 | 1993-10-05 | Samsung Electronics Co., Ltd. | Semiconductor lead frame with a chip having bonding pads in a cross arrangement |
-
1992
- 1992-06-24 JP JP16616892A patent/JP2677737B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-24 EP EP93110145A patent/EP0576021B1/en not_active Expired - Lifetime
- 1993-06-24 DE DE1993622209 patent/DE69322209T2/de not_active Expired - Fee Related
- 1993-06-24 US US08/080,512 patent/US5391918A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137250A (ja) * | 1988-11-17 | 1990-05-25 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JPH03173464A (ja) * | 1989-12-01 | 1991-07-26 | Hitachi Ltd | 半導体装置 |
| JPH04165661A (ja) * | 1990-10-30 | 1992-06-11 | Nec Corp | 樹脂封止型半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0936311A (ja) * | 1995-07-18 | 1997-02-07 | Nec Corp | 半導体装置 |
| KR100401536B1 (ko) * | 1997-12-31 | 2004-01-24 | 주식회사 하이닉스반도체 | 센터 패드형 반도체 칩을 퍼리퍼럴 패드형 반도체 칩으로 변경하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69322209D1 (de) | 1999-01-07 |
| JP2677737B2 (ja) | 1997-11-17 |
| EP0576021A1 (en) | 1993-12-29 |
| US5391918A (en) | 1995-02-21 |
| DE69322209T2 (de) | 1999-06-17 |
| EP0576021B1 (en) | 1998-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100477020B1 (ko) | 멀티 칩 패키지 | |
| US5373188A (en) | Packaged semiconductor device including multiple semiconductor chips and cross-over lead | |
| JP2537014B2 (ja) | 電子素子用リ―ドフレ―ム・パッケ―ジ | |
| JP2677737B2 (ja) | 半導体装置 | |
| JPH05275606A (ja) | リード・オン・チップ半導体素子およびその製造方法 | |
| JP2000101016A (ja) | 半導体集積回路装置 | |
| KR980006167A (ko) | 버텀리드 반도체 패키지 | |
| JP3415509B2 (ja) | 半導体装置 | |
| JPH0461152A (ja) | 半導体装置 | |
| JP2885786B1 (ja) | 半導体装置の製法および半導体装置 | |
| JPH05326621A (ja) | Ｔａｂフィルム及びそのｔａｂフィルムを用いた半導体装置 | |
| JP2803642B2 (ja) | 半導体装置 | |
| KR0134759B1 (ko) | 반도체 장치 | |
| JP2963952B2 (ja) | 半導体装置 | |
| JPS6141246Y2 (ja) | ||
| JPS63164261A (ja) | 半導体装置 | |
| KR0124547Y1 (ko) | 멀티형 리드프레임을 이용한 반도체 장치 | |
| JPH03163858A (ja) | 樹脂封止型半導体装置 | |
| JPS60101938A (ja) | 半導体装置 | |
| JPH0888310A (ja) | 樹脂封止半導体装置 | |
| JPH04124844A (ja) | 半導体装置のボンディングパッド電極の構造 | |
| JPH0513490A (ja) | 樹脂封止型半導体装置 | |
| JPH04372161A (ja) | 半導体装置 | |
| JPH0387054A (ja) | 半導体装置 | |
| JPH0645503A (ja) | 樹脂封止型半導体装置用リードフレーム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |