JPH08172104A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08172104A JPH08172104A JP31633694A JP31633694A JPH08172104A JP H08172104 A JPH08172104 A JP H08172104A JP 31633694 A JP31633694 A JP 31633694A JP 31633694 A JP31633694 A JP 31633694A JP H08172104 A JPH08172104 A JP H08172104A
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- pattern
- finger
- electrode
- fingers
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Abstract
(57)【要約】
【目的】 低雑音電界効果トランジスタにおいて，ゲー
ト長が０．２μｍ以下であるときに雑音指数を最小に
し，利得特性を最大にする。 【構成】 化合物半導体基板上に形成されたゲート電極
２とそれを囲む馬蹄型状をなすソース電極３と，ソース
電極パス３´を跨いで一つのドレイン電極６に結合され
る空中配線５を有する半導体装置において，ゲート長
（Ｌｇ）が０．２μｍ以下で，ゲートフィンガー１を４
本有する素子パターンを備えている。
ト長が０．２μｍ以下であるときに雑音指数を最小に
し，利得特性を最大にする。 【構成】 化合物半導体基板上に形成されたゲート電極
２とそれを囲む馬蹄型状をなすソース電極３と，ソース
電極パス３´を跨いで一つのドレイン電極６に結合され
る空中配線５を有する半導体装置において，ゲート長
（Ｌｇ）が０．２μｍ以下で，ゲートフィンガー１を４
本有する素子パターンを備えている。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置に関し，特
に，化合物半導体基板上に形成された低雑音電界効果ト
ランジスタ（low noise ＦＥＴ）及びそれを中心に集積
化した半導体装置に関する。
に，化合物半導体基板上に形成された低雑音電界効果ト
ランジスタ（low noise ＦＥＴ）及びそれを中心に集積
化した半導体装置に関する。
【０００２】
【従来の技術】従来，化合物半導体基板上に形成された
低雑音電界効果トランジスタ（low noise field effect
transister)の素子パターンは，図１４に示すようなチ
ャネル上に直線状のゲートフィンガー１と，その途中よ
り片側に引き出されたゲート電極２とを有する。また，
素子パターンは，上記ゲート電極２を取り囲むソース電
極３と，ソース電極３とゲートフィンガー１を挟んで反
対側にドレイン電極６とを有する。また，図１５に示す
ように，図１４に示された素子パターンを２つ以上組み
合わせた素子パターンがある。
低雑音電界効果トランジスタ（low noise field effect
transister)の素子パターンは，図１４に示すようなチ
ャネル上に直線状のゲートフィンガー１と，その途中よ
り片側に引き出されたゲート電極２とを有する。また，
素子パターンは，上記ゲート電極２を取り囲むソース電
極３と，ソース電極３とゲートフィンガー１を挟んで反
対側にドレイン電極６とを有する。また，図１５に示す
ように，図１４に示された素子パターンを２つ以上組み
合わせた素子パターンがある。
【０００３】一般的に，低雑音電界効果トランジスタに
は，図１５に示す素子パターンが使用されている。この
種の低雑音電界効果トランジスタは，より低い雑音特性
と，より高い利得特性が要求されている。ところで，低
雑音電界効果トランジスタの雑音特性は，最小雑音指数
（Ｆmin ）によって示されている。この最小雑音指数
（Ｆmin ）は，下記数１式に示すようなFukui の式で表
される。
は，図１５に示す素子パターンが使用されている。この
種の低雑音電界効果トランジスタは，より低い雑音特性
と，より高い利得特性が要求されている。ところで，低
雑音電界効果トランジスタの雑音特性は，最小雑音指数
（Ｆmin ）によって示されている。この最小雑音指数
（Ｆmin ）は，下記数１式に示すようなFukui の式で表
される。
【０００４】
【数１】 ここで，上記数１式において，Ｃｇｓはゲートソース間
容量，ｇｍは相互コンダクタンス，Ｋｇ，Ｋｒは雑音測
定により求められる雑音係数，Ｒｓはソース抵抗，Ｒｇ
はゲート抵抗を夫々表している。
容量，ｇｍは相互コンダクタンス，Ｋｇ，Ｋｒは雑音測
定により求められる雑音係数，Ｒｓはソース抵抗，Ｒｇ
はゲート抵抗を夫々表している。
【０００５】一般に，低雑音電界効果トランジスタにお
いて，利得特性に密接に関係する最大発振周波数（ｆma
x ）を増加させるには，遮断周波数（ｆT ）を増加させ
る必要があり，また，最大発振周波数が大きいほど，利
得は高くなることが知られている。以上の事を考慮にい
れると，低雑音電界効果トランジスタの雑音特性，なら
びに利得特性を改善するには，遮断周波数（ｆT ）を大
きくすることが必要である。したがって，図１４に示す
パターン及びそれを組み合わせた図１５に示すパターン
において，遮断周波数（ｆT ）を大きくするために，相
互コンダクタンス（ｇｍ）を大きくし，ゲート・ソース
間容量（Ｃｇｓ）を小さくする目的でゲート長（Ｌｇ）
を短くしている。
いて，利得特性に密接に関係する最大発振周波数（ｆma
x ）を増加させるには，遮断周波数（ｆT ）を増加させ
る必要があり，また，最大発振周波数が大きいほど，利
得は高くなることが知られている。以上の事を考慮にい
れると，低雑音電界効果トランジスタの雑音特性，なら
びに利得特性を改善するには，遮断周波数（ｆT ）を大
きくすることが必要である。したがって，図１４に示す
パターン及びそれを組み合わせた図１５に示すパターン
において，遮断周波数（ｆT ）を大きくするために，相
互コンダクタンス（ｇｍ）を大きくし，ゲート・ソース
間容量（Ｃｇｓ）を小さくする目的でゲート長（Ｌｇ）
を短くしている。
【０００６】現在の技術では，電子線描画装置を用いて
０．１μｍ〜０．３μｍのゲート長を形成することがで
きる。しかし，この様なゲート長の短縮に伴い，ゲート
抵抗（Ｒｇ）が増加するため，ゲート形状をＴ型にする
ことが行われている。
０．１μｍ〜０．３μｍのゲート長を形成することがで
きる。しかし，この様なゲート長の短縮に伴い，ゲート
抵抗（Ｒｇ）が増加するため，ゲート形状をＴ型にする
ことが行われている。
【０００７】特に，図１５の素子パターン（以後π型パ
ターンと呼ぶ）を有する低雑音電界効果トランジスタ
は，Ｃ帯〜Ｋｕ帯におけるマイクロ波の低雑音増幅用素
子において広く用いられている。
ターンと呼ぶ）を有する低雑音電界効果トランジスタ
は，Ｃ帯〜Ｋｕ帯におけるマイクロ波の低雑音増幅用素
子において広く用いられている。
【０００８】また，近年は，ゲート電極およびゲートフ
ィンガーを完全に取り囲むソース電極および，ソース電
極パスを有し，ソース電極パスよりゲートフィンガーに
挟まれた領域に一つおきに配置されたソースフィンガー
と，ゲートフィンンガー及び，ソースフィンガーによっ
て囲まれたドレインフィンガーと，各ドレインフィンガ
ーよりゲート電極と反対方向にソース電極パスを跨いで
１つのドレイン電極に結合される空中配線とを有するパ
ターン（以後ゲート完全包囲型ドレインエアブリッジパ
ターンと呼ぶ）において，π型パターンより，優れた雑
音特性が得られたと報告されている。これに関連した特
許出願として特開平４−９６３３９号公報（以下，従来
例１と呼ぶ）がある。
ィンガーを完全に取り囲むソース電極および，ソース電
極パスを有し，ソース電極パスよりゲートフィンガーに
挟まれた領域に一つおきに配置されたソースフィンガー
と，ゲートフィンンガー及び，ソースフィンガーによっ
て囲まれたドレインフィンガーと，各ドレインフィンガ
ーよりゲート電極と反対方向にソース電極パスを跨いで
１つのドレイン電極に結合される空中配線とを有するパ
ターン（以後ゲート完全包囲型ドレインエアブリッジパ
ターンと呼ぶ）において，π型パターンより，優れた雑
音特性が得られたと報告されている。これに関連した特
許出願として特開平４−９６３３９号公報（以下，従来
例１と呼ぶ）がある。
【０００９】上述した従来例１における半導体素子のパ
ターンにおいて，上記ゲートフィンガーの数は，それぞ
れ２本，４本，６本，８本そして１０本である。それぞ
れのパターンをゲートフィンガーの数に応じて，Ａのパ
ターン，Ｂのパターン，Ｃのパターン，Ｄのパターン，
Ｅのパターンと夫々呼ぶことにする。また，そのゲート
幅は全て同一である。
ターンにおいて，上記ゲートフィンガーの数は，それぞ
れ２本，４本，６本，８本そして１０本である。それぞ
れのパターンをゲートフィンガーの数に応じて，Ａのパ
ターン，Ｂのパターン，Ｃのパターン，Ｄのパターン，
Ｅのパターンと夫々呼ぶことにする。また，そのゲート
幅は全て同一である。
【００１０】一方，特開平５−２１１１７９号公報（以
下，従来例２と呼ぶ）において，これらのＡ〜Ｄのパタ
ーンによる諸特性への依存性が示されている。従来例２
によると，各パターンのＤＣ特性に関しては，パターン
依存性はみられない。しかし，上記ゲートフィンガーの
ゲート長（Ｌｇ）が０．２μｍ以上である時の，各パタ
ーンの測定周波数が１２ＧＨｚでの雑音指数に関して評
価したところ，素子パターンのゲートフィンガーによる
依存性がみられたことが示されている。ここで，π型パ
ターンは，ゲートフィンガー数が４本であるＢのパター
ンと同等とみなしている。即ち，雑音指数において，Ｃ
のパターン，Ｄのパターン，Ｅのパターンがπ型パター
ンに比べて優れており，上記ゲートフィンガー数が８本
であるＤのパターンで最小値をとる。そこで，従来例２
において，上記ゲートフィンガーが８本である完全包囲
型ドレインエアブリッジパターンがＮＦを最小にする素
子パターンであることが示されている。
下，従来例２と呼ぶ）において，これらのＡ〜Ｄのパタ
ーンによる諸特性への依存性が示されている。従来例２
によると，各パターンのＤＣ特性に関しては，パターン
依存性はみられない。しかし，上記ゲートフィンガーの
ゲート長（Ｌｇ）が０．２μｍ以上である時の，各パタ
ーンの測定周波数が１２ＧＨｚでの雑音指数に関して評
価したところ，素子パターンのゲートフィンガーによる
依存性がみられたことが示されている。ここで，π型パ
ターンは，ゲートフィンガー数が４本であるＢのパター
ンと同等とみなしている。即ち，雑音指数において，Ｃ
のパターン，Ｄのパターン，Ｅのパターンがπ型パター
ンに比べて優れており，上記ゲートフィンガー数が８本
であるＤのパターンで最小値をとる。そこで，従来例２
において，上記ゲートフィンガーが８本である完全包囲
型ドレインエアブリッジパターンがＮＦを最小にする素
子パターンであることが示されている。
【００１１】
【発明が解決しようとする課題】上述の従来の８本のゲ
ートフィンガーを有する完全包囲型ドレインエアブリツ
ジパターンは，雑音指数（ＮＦ）を最小にする素子パタ
ーンであるとされている。しかしながら，利得特性は，
ゲートフィンガーが４本，ゲートフィンガーが６本を持
つ素子パターンよりも低いことが欠点となっている。
ートフィンガーを有する完全包囲型ドレインエアブリツ
ジパターンは，雑音指数（ＮＦ）を最小にする素子パタ
ーンであるとされている。しかしながら，利得特性は，
ゲートフィンガーが４本，ゲートフィンガーが６本を持
つ素子パターンよりも低いことが欠点となっている。
【００１２】また，性能向上のためには，前述のｆT の
関係を示す数１式からＣｇｓを低減することが重要であ
り，Ｃｇｓとゲート長（Ｌｇ）の相関関係より，Ｃｇｓ
を小さくするためにＬｇを短くしていく必要がある。
関係を示す数１式からＣｇｓを低減することが重要であ
り，Ｃｇｓとゲート長（Ｌｇ）の相関関係より，Ｃｇｓ
を小さくするためにＬｇを短くしていく必要がある。
【００１３】さらに，従来例２において，Ｌｇが０．２
μｍ以上について考慮されているだけで，このＬｇが
０．２μｍ以下と短くなった時，雑音指数を最小にする
フィンガー数が変化するにもかかわらず，それについて
は何等考慮されておらず，また利得に対してのフィンガ
ー数の最適値については，何等示唆してはいない。
μｍ以上について考慮されているだけで，このＬｇが
０．２μｍ以下と短くなった時，雑音指数を最小にする
フィンガー数が変化するにもかかわらず，それについて
は何等考慮されておらず，また利得に対してのフィンガ
ー数の最適値については，何等示唆してはいない。
【００１４】そこで，本発明の第１技術的課題は，低雑
音電界効果トランジスタの素子パターンにおいて，最適
なゲート長（Ｌｇ）とフィンガー数とを求め，変わらな
い雑音特性を有しながら，利得特性が高められた半導体
装置を提供することにある。
音電界効果トランジスタの素子パターンにおいて，最適
なゲート長（Ｌｇ）とフィンガー数とを求め，変わらな
い雑音特性を有しながら，利得特性が高められた半導体
装置を提供することにある。
【００１５】また，本発明の第２技術的課題は，上記特
性を有しながら工程数が少なく安価に製造することがで
きる半導体装置を提供することにある。
性を有しながら工程数が少なく安価に製造することがで
きる半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置は，
化合物半導体基板上に形成された少なくとも２つ以上の
チャネルと，上記チャネル上にゲートフィンガーと上記
ゲートフィンガーを片側より結ぶゲート電極と，上記ゲ
ートフィンガーおよびゲート電極とを挟む，ドレイン電
極と対向処する部分が切り欠けられた馬蹄型状をなすソ
ース電極および上記ソース電極を連結したソース電極パ
スと，上記ソース電極パスより，ゲートフィンガーに挟
まれた領域に一つおきに配置されたソースフィンガー
と，上記ゲートフィンガーおよびソースフィンガーによ
って挟まれたドレインフィンガーと，上記各ドレインフ
ィンガーからゲート電極と反対方向にソース電極パスを
跨いで一つのドレイン電極に結合される空中配線を有
し，ゲート長（Ｌｇ）が０．２μｍ以下であることを特
徴としている。
化合物半導体基板上に形成された少なくとも２つ以上の
チャネルと，上記チャネル上にゲートフィンガーと上記
ゲートフィンガーを片側より結ぶゲート電極と，上記ゲ
ートフィンガーおよびゲート電極とを挟む，ドレイン電
極と対向処する部分が切り欠けられた馬蹄型状をなすソ
ース電極および上記ソース電極を連結したソース電極パ
スと，上記ソース電極パスより，ゲートフィンガーに挟
まれた領域に一つおきに配置されたソースフィンガー
と，上記ゲートフィンガーおよびソースフィンガーによ
って挟まれたドレインフィンガーと，上記各ドレインフ
ィンガーからゲート電極と反対方向にソース電極パスを
跨いで一つのドレイン電極に結合される空中配線を有
し，ゲート長（Ｌｇ）が０．２μｍ以下であることを特
徴としている。
【００１７】また，本発明においては，上記ゲートフィ
ンガーを多くとも６本有する素子パターンであることが
好ましくまた，４本であることが特に好ましい。
ンガーを多くとも６本有する素子パターンであることが
好ましくまた，４本であることが特に好ましい。
【００１８】さらに，本発明において，π型素子パター
ンを有することが好ましい。
ンを有することが好ましい。
【００１９】
【作用】本発明では，素子パターンにおいてゲート長
（Ｌｇ）を０．２μｍ以下とすることにより，低雑音指
数を維持したままで，利得を高める。
（Ｌｇ）を０．２μｍ以下とすることにより，低雑音指
数を維持したままで，利得を高める。
【００２０】さらに，本発明において，ゲートフィンガ
ーを多くとも６本有する素子パターンとすることによ
り，更に，低雑音指数を維持したままで，利得を高める
ことができる。
ーを多くとも６本有する素子パターンとすることによ
り，更に，低雑音指数を維持したままで，利得を高める
ことができる。
【００２１】
【実施例】以下，本発明の実施例について図面を用いて
詳しく説明する。図１は本発明の実施例に係る半導体装
置の素子パターンを示す図であり，前述したＢのパター
ンを有している。一方，図２乃至図５は比較の為の従来
の半導体装置の素子パターンを示す図であり，図２をＡ
のパターン，図３をＣのパターン，図４をＤのパター
ン，図５をＥのパターンと呼ぶことは前述したことと同
様である。図１に示すように，本発明の実施例に係る半
導体装置は，Ｂのパターンを有し，このＢのパターン
は，ゲート電極２から引きだした４本のゲートフィンガ
ー１をそれぞれ互いに平行に配置したパターンにおい
て，馬蹄型のソース電極３およびソース電極パス３′を
配置し，ソース電極パス３′から引きだしたソースフィ
ンガー４をゲートフィンガー１に挟まれた領域に一つお
きに配置し，ドレイン電極６から空中配線部を設けてソ
ース電極パス３′を跨いでゲートフィンガー１に挟まれ
た領域でソースフィンガー４の配置された領域以外にド
レインフィンガー７を配置したパターンとなっている。
詳しく説明する。図１は本発明の実施例に係る半導体装
置の素子パターンを示す図であり，前述したＢのパター
ンを有している。一方，図２乃至図５は比較の為の従来
の半導体装置の素子パターンを示す図であり，図２をＡ
のパターン，図３をＣのパターン，図４をＤのパター
ン，図５をＥのパターンと呼ぶことは前述したことと同
様である。図１に示すように，本発明の実施例に係る半
導体装置は，Ｂのパターンを有し，このＢのパターン
は，ゲート電極２から引きだした４本のゲートフィンガ
ー１をそれぞれ互いに平行に配置したパターンにおい
て，馬蹄型のソース電極３およびソース電極パス３′を
配置し，ソース電極パス３′から引きだしたソースフィ
ンガー４をゲートフィンガー１に挟まれた領域に一つお
きに配置し，ドレイン電極６から空中配線部を設けてソ
ース電極パス３′を跨いでゲートフィンガー１に挟まれ
た領域でソースフィンガー４の配置された領域以外にド
レインフィンガー７を配置したパターンとなっている。
【００２２】従来のところ前述したように，図２乃至図
５に示したＡ，Ｃ，ＤおよびＥの各パターンは，ゲート
フィンガー数が，それぞれ２本，６本，８本および１０
本であり，Ｂのパターンとはゲートフィンガー数が異な
るだけでそれ以外は図１の素子パターンと同様のパター
ンであるので説明は省略する。
５に示したＡ，Ｃ，ＤおよびＥの各パターンは，ゲート
フィンガー数が，それぞれ２本，６本，８本および１０
本であり，Ｂのパターンとはゲートフィンガー数が異な
るだけでそれ以外は図１の素子パターンと同様のパター
ンであるので説明は省略する。
【００２３】図６は，ゲート長Ｌｇ及びゲートフィンガ
ー長を一般的に説明するための断面斜視図である。図６
に示すように，ゲート長（Ｌｇ）は，基板とゲートフィ
ンガー１の基板と接触する部分で且つドレインフィンガ
ー７及びソースフィンガー４の方向へ延びる接触部分を
示している。更に，ゲートフィンガー長３０は，ゲート
長方向に対して直交する方向へのゲートフィンガーの長
さである。
ー長を一般的に説明するための断面斜視図である。図６
に示すように，ゲート長（Ｌｇ）は，基板とゲートフィ
ンガー１の基板と接触する部分で且つドレインフィンガ
ー７及びソースフィンガー４の方向へ延びる接触部分を
示している。更に，ゲートフィンガー長３０は，ゲート
長方向に対して直交する方向へのゲートフィンガーの長
さである。
【００２４】次に，本発明の実施例に係る半導体装置の
製造方法について説明する。本発明の実施例に係るＢパ
ターン乃至π型パターン，および比較例に係るＡ，Ｃ，
Ｄ，Ｅの各パターンを同一のウェハー上に以下のように
形成した。ここで，総ゲート幅は，２００μｍとした。
使用したウェハーは，図７に示すように半絶縁性ＧａＡ
ｓ基板１５上に分子線エピタキシャル成長法（molucula
r beam epitaxy, ＭＢＥ）で成長したアンドープＧａＡ
ｓ層（バッファー層）１４が１００００オングストロー
ム，アンドープＩｎＧａＡｓ層（電流チャネル層）１３
がＩｎの組成が０．１５で１５０オングストローム，ｎ
+ −ＡｌＧａＡｓ（電流供給層）１２がドーピング濃度
２×１０18ｃｍ-3で５００オングストローム，およびｎ
+ −ＧａＡｓ層（コンタクト層）１１がドーピング濃度
３×１０18ｃｍ-3で５００オングストロームの積層構造
となっている。このＭＢＥウェハー１０に硫酸と過酸化
水素水と水を混合したエッチャントを用いてメサエッチ
ングを行い，素子分離を行った。続いてオーミック電極
をＡｕＧｅ／Ａｕの蒸着およびそれに続く約４５０度の
高温熱処理アロイにより形成した。次に，ゲートパター
ンを電子線レジストによって形成し，上記エッチャント
を用いてオーミック間電流を測定しながら所望のオーミ
ック電流を得るまでエッチングを行い，リセスを形成す
る。そしてリセス形成後，ゲート電極用の金属の蒸着リ
フトオフ法により，ゲート電極を形成した。尚，ゲート
電極用の金属にはＡｌ／Ｔｉを用いた。
製造方法について説明する。本発明の実施例に係るＢパ
ターン乃至π型パターン，および比較例に係るＡ，Ｃ，
Ｄ，Ｅの各パターンを同一のウェハー上に以下のように
形成した。ここで，総ゲート幅は，２００μｍとした。
使用したウェハーは，図７に示すように半絶縁性ＧａＡ
ｓ基板１５上に分子線エピタキシャル成長法（molucula
r beam epitaxy, ＭＢＥ）で成長したアンドープＧａＡ
ｓ層（バッファー層）１４が１００００オングストロー
ム，アンドープＩｎＧａＡｓ層（電流チャネル層）１３
がＩｎの組成が０．１５で１５０オングストローム，ｎ
+ −ＡｌＧａＡｓ（電流供給層）１２がドーピング濃度
２×１０18ｃｍ-3で５００オングストローム，およびｎ
+ −ＧａＡｓ層（コンタクト層）１１がドーピング濃度
３×１０18ｃｍ-3で５００オングストロームの積層構造
となっている。このＭＢＥウェハー１０に硫酸と過酸化
水素水と水を混合したエッチャントを用いてメサエッチ
ングを行い，素子分離を行った。続いてオーミック電極
をＡｕＧｅ／Ａｕの蒸着およびそれに続く約４５０度の
高温熱処理アロイにより形成した。次に，ゲートパター
ンを電子線レジストによって形成し，上記エッチャント
を用いてオーミック間電流を測定しながら所望のオーミ
ック電流を得るまでエッチングを行い，リセスを形成す
る。そしてリセス形成後，ゲート電極用の金属の蒸着リ
フトオフ法により，ゲート電極を形成した。尚，ゲート
電極用の金属にはＡｌ／Ｔｉを用いた。
【００２５】以後のエアーブリッジ形成工程を図８及び
図９を用いて説明する。上記ゲート電極形成後，パッシ
ベーション膜２１を形成し（図８の分図（ｂ）参照），
ドレイン電極４１と，ドレインフィンガー７にコンタク
トホールを形成し（図８の分図（ｃ）参照），ドレイン
電極４からドレインフィンガー７への空中配線を形成す
るために感光性樹脂からなるレジスト２２を用いてパタ
ーンを形成した（図８の分図（ｄ）参照）。この後，全
面に例えばＴｉ／Ｐｔ／Ａｕなどの金属膜２３をスパッ
タし（図９の分図（ａ）），各電極および空中配線の部
分に金（Ａｕ）メッキ２４を施し（図９の分図
（ｂ）），そのＡｕメッキ２４をマスクにして，不要な
スパッタの金属膜２３をイオンミリングで除去する（図
９の分図（ｃ））。このあと，空中配線部５の下のレジ
スト２２をＯ2 アッシャー処理などを用いて除去し電界
効果トランジスタ（ＦＥＴ）素子を作製した（図９の分
図（ｄ）参照）。この方法で作製された各素子パターン
サンプルのＤＣ特性には，パターン依存性はみられなか
った。ところで，一般に，ゲート抵抗は，次の数２式で
示される。
図９を用いて説明する。上記ゲート電極形成後，パッシ
ベーション膜２１を形成し（図８の分図（ｂ）参照），
ドレイン電極４１と，ドレインフィンガー７にコンタク
トホールを形成し（図８の分図（ｃ）参照），ドレイン
電極４からドレインフィンガー７への空中配線を形成す
るために感光性樹脂からなるレジスト２２を用いてパタ
ーンを形成した（図８の分図（ｄ）参照）。この後，全
面に例えばＴｉ／Ｐｔ／Ａｕなどの金属膜２３をスパッ
タし（図９の分図（ａ）），各電極および空中配線の部
分に金（Ａｕ）メッキ２４を施し（図９の分図
（ｂ）），そのＡｕメッキ２４をマスクにして，不要な
スパッタの金属膜２３をイオンミリングで除去する（図
９の分図（ｃ））。このあと，空中配線部５の下のレジ
スト２２をＯ2 アッシャー処理などを用いて除去し電界
効果トランジスタ（ＦＥＴ）素子を作製した（図９の分
図（ｄ）参照）。この方法で作製された各素子パターン
サンプルのＤＣ特性には，パターン依存性はみられなか
った。ところで，一般に，ゲート抵抗は，次の数２式で
示される。
【００２６】
【数２】 ここで，上記数２式において，Ｒｇはゲート抵抗，ρｇ
はゲート金属の抵抗率，ｚは単位ゲートフィンガー長，
Ｓｇはゲート断面積，Ｚは総ゲート幅をそれぞれ示して
いる。ゲートフィンガー数が４本のπ型パターンとＢの
パターンとに対して，Ｃのパターン，Ｄのパターン，お
よびＥのパターンのＲｇは，それぞれ０．４４倍，０．
２５倍および０．１６倍となっている。前述した数１式
Fukui の式からは，ゲートフィンガー数が１０本である
Ｅのパターンにおいて雑音指数が最小になるはずであ
る。しかし，実際に実験においては，Ｅのパターンで最
小にならなかった。その原因としては，ゲートフィンガ
ー数が多くなるにつれて，ゲート電極２の面積が増える
ことによるゲート電極とソース電極間容量の増加の影響
が大きくなるためである。また，ゲートフィンガー数が
２本であるＡのパターンのＲｇはゲートフィンガー数が
４本のＢパターンのＲｇの４倍となり，これが雑音指数
が悪化させていると推定される。
はゲート金属の抵抗率，ｚは単位ゲートフィンガー長，
Ｓｇはゲート断面積，Ｚは総ゲート幅をそれぞれ示して
いる。ゲートフィンガー数が４本のπ型パターンとＢの
パターンとに対して，Ｃのパターン，Ｄのパターン，お
よびＥのパターンのＲｇは，それぞれ０．４４倍，０．
２５倍および０．１６倍となっている。前述した数１式
Fukui の式からは，ゲートフィンガー数が１０本である
Ｅのパターンにおいて雑音指数が最小になるはずであ
る。しかし，実際に実験においては，Ｅのパターンで最
小にならなかった。その原因としては，ゲートフィンガ
ー数が多くなるにつれて，ゲート電極２の面積が増える
ことによるゲート電極とソース電極間容量の増加の影響
が大きくなるためである。また，ゲートフィンガー数が
２本であるＡのパターンのＲｇはゲートフィンガー数が
４本のＢパターンのＲｇの４倍となり，これが雑音指数
が悪化させていると推定される。
【００２７】図１０は，ゲート長（Ｌｇ）が０．２μｍ
の場合の各素子の１２ＧＨｚでの雑音指数と，利得特性
のゲートフィンガー数による依存性を示す図である。こ
こでπ型パターンはゲートフィンガー数が４本であるＢ
のパターンと同様とみなして図１０にプロットしてあ
る。Ｌｇが０．２μｍの場合は雑音指数において，Ｄの
パターンが雑音指数を最小にしている。
の場合の各素子の１２ＧＨｚでの雑音指数と，利得特性
のゲートフィンガー数による依存性を示す図である。こ
こでπ型パターンはゲートフィンガー数が４本であるＢ
のパターンと同様とみなして図１０にプロットしてあ
る。Ｌｇが０．２μｍの場合は雑音指数において，Ｄの
パターンが雑音指数を最小にしている。
【００２８】図１１は，ゲート長（Ｌｇ）が０．１μｍ
の場合の，各パターンの１２ＧＨｚの雑音特性と，利得
特性の素子パターンのゲートフィンガー数による依存性
を示す図である。図１１においても，π型パターンはゲ
ート長（Ｌｇ）が０．２μｍの場合と同じく，ゲートフ
ィンガー数が４本であるＢのパターンと同様とみなして
図１１にプロットしてある。ゲート長（Ｌｇ）が０．１
μｍの場合は，雑音指数において，Ｂのパターン，Ｃの
パターン，及びＤのパターンがほぼ同じ雑音指数を示し
ている。また，利得特性においては，ゲート長（Ｌｇ）
の短縮による各パターン間の差の変化はみられず，ゲー
トフィンガー数を４本有するＢのパターンが最も高い利
得特性を示すことが判明した。
の場合の，各パターンの１２ＧＨｚの雑音特性と，利得
特性の素子パターンのゲートフィンガー数による依存性
を示す図である。図１１においても，π型パターンはゲ
ート長（Ｌｇ）が０．２μｍの場合と同じく，ゲートフ
ィンガー数が４本であるＢのパターンと同様とみなして
図１１にプロットしてある。ゲート長（Ｌｇ）が０．１
μｍの場合は，雑音指数において，Ｂのパターン，Ｃの
パターン，及びＤのパターンがほぼ同じ雑音指数を示し
ている。また，利得特性においては，ゲート長（Ｌｇ）
の短縮による各パターン間の差の変化はみられず，ゲー
トフィンガー数を４本有するＢのパターンが最も高い利
得特性を示すことが判明した。
【００２９】図１２は，Ｂ，Ｃ，及びＤの各パターンの
１２ＧＨｚでの雑音指数と利得特性のゲート長（Ｌｇ）
への依存性を示す図である。図１２に示すように，雑音
指数において，ゲート長（Ｌｇ）が０．１５μｍ以下で
はどのパターン間の差がみられなくなる。また，利得特
性においては，各パターンともゲート長（Ｌｇ）が短く
なるにつれて利得は大きくなり，Ｂのパターンの利得が
最も大きくなることが分かる。
１２ＧＨｚでの雑音指数と利得特性のゲート長（Ｌｇ）
への依存性を示す図である。図１２に示すように，雑音
指数において，ゲート長（Ｌｇ）が０．１５μｍ以下で
はどのパターン間の差がみられなくなる。また，利得特
性においては，各パターンともゲート長（Ｌｇ）が短く
なるにつれて利得は大きくなり，Ｂのパターンの利得が
最も大きくなることが分かる。
【００３０】図１３は，ＢのパターンとＤのパターンの
遮断周波数のゲート長（Ｌｇ）の依存性を示す図であ
る。図１３に示すように，ゲート長（Ｌｇ）が短くなる
につれ，Ｄのパターンでは遮断周波数が飽和して行くの
に対し，Ｂのパターンでは大きくなっている。言い替え
ると，ゲート長（Ｌｇ）が短くなるにつれて，Ｄのパタ
ーンよりもＢのパターンの遮断周波数がより大きくなる
ことが分かる。
遮断周波数のゲート長（Ｌｇ）の依存性を示す図であ
る。図１３に示すように，ゲート長（Ｌｇ）が短くなる
につれ，Ｄのパターンでは遮断周波数が飽和して行くの
に対し，Ｂのパターンでは大きくなっている。言い替え
ると，ゲート長（Ｌｇ）が短くなるにつれて，Ｄのパタ
ーンよりもＢのパターンの遮断周波数がより大きくなる
ことが分かる。
【００３１】ここで，図１１に示すような，各パターン
の１２ＧＨｚでの雑音指数と利得特性のゲート長（Ｌ
ｇ）への依存性は，図１２のゲート長（Ｌｇ）と遮断周
波数のゲートフィンガー数による依存性に起因している
と考えられる。
の１２ＧＨｚでの雑音指数と利得特性のゲート長（Ｌ
ｇ）への依存性は，図１２のゲート長（Ｌｇ）と遮断周
波数のゲートフィンガー数による依存性に起因している
と考えられる。
【００３２】
【発明の効果】以上述べたように，本発明の半導体装置
によれば，０．２μｍ以下のゲート長を有し，ゲートフ
ィンガー数が４本の空中配線を有する低雑音電界効果ト
ランジスタの素子パターンでは，雑音特性は従来のゲー
トフィンガーが８本のものと同等であるが，利得特性を
１ｄＢ高くすることができ高利得化が可能になる半導体
装置を提供することができる。
によれば，０．２μｍ以下のゲート長を有し，ゲートフ
ィンガー数が４本の空中配線を有する低雑音電界効果ト
ランジスタの素子パターンでは，雑音特性は従来のゲー
トフィンガーが８本のものと同等であるが，利得特性を
１ｄＢ高くすることができ高利得化が可能になる半導体
装置を提供することができる。
【００３３】また，本発明によれば，上記したように優
れた特性を有しながら工程数が少なく安価に製造するこ
とができる半導体装置を提供することができる。
れた特性を有しながら工程数が少なく安価に製造するこ
とができる半導体装置を提供することができる。
【図１】本発明の実施例に係る半導体装置の素子パター
ンを示す図である。
ンを示す図である。
【図２】従来の半導体装置の素子パターンの一例を示す
図である。
図である。
【図３】従来の半導体装置の素子パターンのもう一つの
例を示す図である。
例を示す図である。
【図４】従来の半導体装置の素子パターンのさらにもう
一つの例を示す図である。
一つの例を示す図である。
【図５】従来の半導体装置の素子パターンの別の例を示
す図である。
す図である。
【図６】図２のゲートフィンガーに直交する方向の断面
図で，一般的なゲート長Ｌｇ及びゲートフィンガー長さ
を示す断面斜視図である。
図で，一般的なゲート長Ｌｇ及びゲートフィンガー長さ
を示す断面斜視図である。
【図７】本発明の実施例に係る半導体装置の素子パター
ンを製造するために用いたエピタキシー用ウェハーの構
造を示す断面図である。
ンを製造するために用いたエピタキシー用ウェハーの構
造を示す断面図である。
【図８】本発明の実施例に係る半導体装置の素子パター
ンの製造方法を示す断面図である。
ンの製造方法を示す断面図である。
【図９】図８と同様の素子パターンの製造方法を示す断
面図である。
面図である。
【図１０】各素子パターンの１２ＧＨｚにおける雑音特
性を示す図である。
性を示す図である。
【図１１】各素子パターンの１２ＧＨｚにおける雑音特
性を示す図である。
性を示す図である。
【図１２】各素子パターンの雑音指数と，利得特性のゲ
ート長への依存性を示す図である。
ート長への依存性を示す図である。
【図１３】各素子パターンの遮断周波数のゲート長への
依存性を示す図である。
依存性を示す図である。
【図１４】従来用いられている半導体装置の素子パター
ンの一例を示す図である。
ンの一例を示す図である。
【図１５】従来用いられている半導体装置の素子パター
ンの他の例を示す図である。
ンの他の例を示す図である。
１ ゲートフィンガー ２ ゲート電極 ３ ソース電極 ３′ ソース電極パス ４ ソースフィンガー ５ 空中配線部 ６ ドレイン電極 ７ ドレインフィンガー １１ ｎ+ −ＧａＡｓ層 １２ ｎ+ −ＡｌＧａＡｓ層 １３ アンドープＩｎＧａＡｓ層 １４ アンドープＧａＡｓ層 １５ 半絶縁性ＧａＡｓ基板 ２１ パッシベーション膜 ２２ レジスト ２３ 金属膜 ２４ 金（Ａｕ）メッキ
Claims (3)
- 【請求項１】 化合物半導体基板上に形成された少なく
とも２つのチャネルと，上記チャネル上に設けられたゲ
ートフィンガーと，上記ゲートフィンガーを片側より結
ぶゲート電極と，上記ゲートフィンガー及び上記ゲート
電極をはさむ，ドレイン電極と対向する部分が切り欠か
れた馬蹄型状をなすソース電極及び上記ソース電極を連
結したソース電極パスと，上記ソース電極パスより上記
ゲートフィンガーに挟まれた領域に一つおきに配置され
たソースフィンガーと上記ゲートフィンガー及び上記ソ
ースフィンガーによってはさまれたドレインフィンガー
と，上記ドレインフィンガーから上記ゲート電極と反対
方向に上記ソース電極パスを跨いで上記ドレイン電極に
結合される空中配線とを有し，前記ゲートフィンガーの
ゲート長（Ｌｇ）が０．２μｍ以下であることを特徴と
する半導体装置。 - 【請求項２】 請求項１記載の半導体装置において，前
記ゲートフィンガーは多くとも６本であることを特徴と
する半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て，素子パターンがπ型であることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31633694A JPH08172104A (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31633694A JPH08172104A (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172104A true JPH08172104A (ja) | 1996-07-02 |
Family
ID=18075995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31633694A Pending JPH08172104A (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172104A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817264A2 (en) * | 1996-07-04 | 1998-01-07 | Nec Corporation | Semiconductor device |
| JP2013110269A (ja) * | 2011-11-21 | 2013-06-06 | Samsung Electro-Mechanics Co Ltd | Ｃｍｏｓ集積回路及び増幅回路 |
| JP2015029010A (ja) * | 2013-07-30 | 2015-02-12 | 富士通株式会社 | 半導体装置 |
| US9136205B2 (en) | 2011-04-21 | 2015-09-15 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496339A (ja) * | 1990-08-13 | 1992-03-27 | Nec Corp | 電界効果トランジスタの配線構造 |
| JPH05211179A (ja) * | 1992-01-21 | 1993-08-20 | Nec Corp | 半導体装置 |
-
1994
- 1994-12-20 JP JP31633694A patent/JPH08172104A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496339A (ja) * | 1990-08-13 | 1992-03-27 | Nec Corp | 電界効果トランジスタの配線構造 |
| JPH05211179A (ja) * | 1992-01-21 | 1993-08-20 | Nec Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817264A2 (en) * | 1996-07-04 | 1998-01-07 | Nec Corporation | Semiconductor device |
| EP0817264A3 (en) * | 1996-07-04 | 1998-12-09 | Nec Corporation | Semiconductor device |
| US9136205B2 (en) | 2011-04-21 | 2015-09-15 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
| JP2013110269A (ja) * | 2011-11-21 | 2013-06-06 | Samsung Electro-Mechanics Co Ltd | Ｃｍｏｓ集積回路及び増幅回路 |
| JP2015029010A (ja) * | 2013-07-30 | 2015-02-12 | 富士通株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970318 |