JP2015029010A - 半導体装置 - Google Patents

Abstract

【課題】櫛形ゲート構造のトランジスタにおいて、高周波における特性が良好なトランジスタを提供する。
【解決手段】複数のゲートフィンガー１１１と、ゲートフィンガー１１１の一方の端と接続されるゲート配線部１１２と、ゲート配線部１１２の中心部分と接続されているゲート電圧が供給されるゲート端子部１１３と、複数のソースフィンガー１２１と、ソースフィンガー１２１の一方の端と接続されるソース配線部１２２と、複数のドレインフィンガー１３１と、ドレインフィンガー１３１の一方の端と接続されるドレイン配線部１３２と、を有し、ゲートフィンガー１１１は、ソースフィンガー１２１とドレインフィンガー１３１との間に形成されており、ゲート配線部１１２は、ゲート端子部１１３の近傍における幅が最も広く、ゲート端子部１１３から離れるに伴い徐々に幅が狭くなる配線幅傾斜領域１１２ａを有している。
【選択図】図２

Description

本発明は、半導体装置に関するものである。

近年のブロードバンドの進展により、大容量の高速無線通信の要求が高まっている。大容量化に向けて、携帯電話の基地局用増幅器は第３世代が普及し、今後さらに第４世代へと進展していくものと思われる。また、ＬＴＥ（Long Term Evolution）等の新通信方式も実用化され、今後更に大容量化が進むものと思われる。そのため、より一層の高出力、高効率、小型化、低コスト化が求められている。一方、レーダー用送受信モジュールには、検知距離の拡大や分解能向上等の高性能化に向けた高出力化、広帯域化が求められており、さらに運用コストの削減や冷却器の小型化に向けた高効率化が求められている。このような用途に用いられる半導体装置としては、櫛形ゲート構造のトランジスタがある。

特開昭５６−６４７６号公報 特開昭６１−１７２３７６号公報 特開平８−１７２１０４号公報 特開２００３−３１８３１９号公報

ところで、櫛形ゲート構造とは、櫛形ゲート構造の歯に相当する部分に、複数のゲート電極となるゲートフィンガーが設けられており、各々のゲートフィンガーはゲート配線部と接続されている構造のものである。また、ゲート配線部の中央部分においてゲート端子部と接続されており、ゲート端子部よりゲート電圧が印加される。このような櫛形ゲート構造においては、ゲート配線部の中央部分において接続されているゲートフィンガーとゲート配線部の端部において接続されているゲートフィンガーとの間における配線長が異なるため位相差が大きく、高周波における特性が低下してしまう。

よって、櫛形ゲート構造のトランジスタにおいて、高周波における特性が良好なトランジスタが求められている。

本実施の形態の一観点によれば、一方の端から他方の端に向かって細長く形成された複数のゲートフィンガーと、前記ゲートフィンガーの一方の端と接続されるゲート配線部と、前記ゲート配線部の中心部分と接続されているゲート電圧が供給されるゲート端子部と、一方の端から他方の端に向かって細長く形成された複数のソースフィンガーと、前記ソースフィンガーの一方の端と接続されるソース配線部と、一方の端から他方の端に向かって細長く形成された複数のドレインフィンガーと、前記ドレインフィンガーの一方の端と接続されるドレイン配線部と、を有し、前記ゲートフィンガーは、前記ソースフィンガーと前記ドレインフィンガーとの間に形成されており、前記ソースフィンガーにおける一方の端から他方の端に向かう方向と、前記ドレインフィンガーにおける一方の端から他方の端に向かう方向は、反対方向であって、前記ゲート配線部は、前記ゲート端子部の近傍における幅が最も広く、前記ゲート端子部から離れるに伴い徐々に幅が狭くなる配線幅傾斜領域を有していることを特徴とする。

開示の半導体装置によれば、櫛形ゲート構造のトランジスタにおいて、高周波における特性を向上させることができる。

櫛形ゲート構造の半導体装置の構造図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の断面図 半導体装置における周波数と最大利得との相関図 図１に示す構造の半導体装置の電気特性図 第１の実施の形態における半導体装置の電気特性図 複数のトランジスタが設けられた第１の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の断面図

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

〔第１の実施の形態〕
最初に、櫛形ゲート構造のトランジスタについて説明する。図１に示されるように、櫛形ゲート構造のトランジスタは、一方の端から他方の端に向かって細長く形成された複数のゲート電極となるゲートフィンガー９１１等が複数設けられている。各々のゲートフィンガー９１１の一方の端はゲート配線部９１２に接続されており、ゲート配線部９１２は、ゲート配線部９１２の中央部分においてゲート端子部９１３と接続されており、ゲート端子部９１３よりゲート電圧が印加される。

このような櫛形ゲート構造のトランジスタでは、通常、ソース電極及びドレイン電極も櫛形に形成されている。具体的には、ソースフィンガーとなる複数のソース電極９２１は、一方の端から他方の端に向かって細長く形成されており、複数のソース電極９２１の一方の端は、ソース端子部９２２に接続されている。ソース端子部９２２は、ビアホール９２３を介して接地されている。同様に、ドレインフィンガーとなる複数のドレイン電極９３１は、一方の端から他方の端に向かって細長く形成されており、複数のドレイン電極９３１の一方の端は、ドレイン配線部９３２と接続されている。また、ドレイン配線部９３２は、ドレイン配線部９３２の中央部分においてドレイン端子部９３３と接続されており、ドレイン端子部９３３を介しドレイン電圧が印加される。

櫛形ゲート構造のトランジスタにおいては、ゲートフィンガー９１１、ソース電極９２１及びドレイン電極９３１は、相互に延びる方向が平行、即ち、長手方向となる方向が平行となるように形成されている。また、ソース電極９２１とドレイン電極９３１との間には、１つのゲートフィンガー９１１が形成されている。

ここで、高電圧に対応した半導体装置である場合、ドレイン電極９３１に至るまでの配線の上にソース電極９２１に至るまでの配線が形成されていると、配線間に形成される層間絶縁膜の厚さが十分でない場合には、相互に影響を受けロスが生じるため好ましくない。このため、高電圧に対応した半導体装置においては、図１に示すように、ソース電極９２１及びドレイン電極９３１を中心に、ソース端子部９２２とドレイン配線部９３２との位置が、反対となるように形成されている構造が好ましい。

即ち、ソース電極９２１における一方の端から他方の端に向かう方向と、ドレイン電極９３１における一方の端から他方の端に向かう方向とは、反対方向となるように形成されている構造が好ましい。

このように、ソース端子部９２２とドレイン配線部９３２との位置が、反対となるように形成することにより、ドレイン電極９３１に至るまでの配線の上に、ソース電極９２１に至るまでの配線が形成されていないため、ロスが生じることを防ぐことができる。尚、上述した問題は、層間絶縁膜の厚さを厚くすることによっても解決することができるが、この場合、層間絶縁膜を形成するための時間を要し、コストアップにつながる。また、層間絶縁膜が厚いと形成される配線において断線等が生じやすくなるといった問題があるため、好ましくない。

また、図１に示す構造のトランジスタにおいては、ゲートフィンガー９１１αとゲートフィンガー９１１βとでは、ゲート配線部９１２に接続されている位置が異なるため、ゲート端子部９１３からの配線長が異なる。このため、ゲートフィンガー９１１αとゲートフィンガー９１１βとの間で位相差が生じてしまい、高周波における特性が低下してしまう。

（半導体装置）
次に、本実施の形態における半導体装置であるトランジスタについて、図２及び図３に基づき説明する。本実施における半導体装置１０は、櫛形ゲート構造のトランジスタである。尚、図３（ａ）は、図２における一点鎖線２Ａ−２Ｂにおいて切断した断面図であり、図３（ｂ）は、図２における一点鎖線２Ｃ−２Ｄにおいて切断した断面図であり、図３（ｃ）は、図２における一点鎖線２Ｅ−２Ｆにおいて切断した断面図である。

具体的には、本実施の形態におけるトランジスタは、半導体基板１００の上に、複数のゲート電極となるゲートフィンガー１１１、複数のソースフィンガーとなるソース電極１２１、複数のドレインフィンガーとなるドレイン電極１３１が形成されている。尚、半導体基板１００の上に、窒化物半導体により電子走行層１０１及び電子供給層１０２等が形成されており、これにより半導体回路が形成されている。ゲートフィンガー１１１、ソース電極１２１、ドレイン電極１３１は、このように形成された電子供給層１０２の上に形成されている。本実施の形態においては、半導体基板１００には、ＳｉＣ基板、ＧａＮ基板等が用いられており、電子走行層１０１はＧａＮ等により形成されており、電子供給層１０２はＡｌＧａＮ等により形成されている。

また、半導体基板１００、ゲートフィンガー１１１、ソース電極１２１、ドレイン電極１３１の上には、窒化シリコンまたはポリイミド等の樹脂材料により層間絶縁膜となる絶縁膜１４０が形成されている。

図２に示されるように、複数のゲート電極となる各々のゲートフィンガー１１１は、一方の端１１１ａから他方の端１１１ｂに向かって細長く形成されており、ゲートフィンガー１１１の一方の端１１１ａは、ゲート配線部１１２に接続されている。ゲート配線部１１２は、ゲート配線部１１２の中央部分においてゲート端子部１１３と接続されており、ゲート端子部１１３よりゲート電圧が印加される。

また、複数のソース電極１２１は、一方の端１２１ａから他方の端１２１ｂに向かって細長く形成されており、ソース電極１２１の一方の端１２１ａは、ソース配線部１２２と接続されている。ソース配線部１２２は、ソース配線部１２２の端部の近傍においてソース接続配線部１２３を介し、ソース端子部１２４と接続されており、ソース端子部１２４は、ビアホール１２５を介して接地されている。同様に、複数のドレイン電極１３１は、一方の端１３１ａから他方の端１３１ｂに向かって細長く形成されており、ドレイン電極１３１の一方の端１３１ａは、ドレイン配線部１３２と接続されている。ドレイン配線部１３２の中央部分においてドレイン端子部１３３と接続されており、ドレイン端子部１３３を介しドレイン電圧が印加される。

本実施の形態においては、ゲートフィンガー１１１、ソース電極１２１及びドレイン電極１３１は、延びる方向が平行、即ち、長手方向となる方向が平行となるように形成されている。また、ソース電極１２１とドレイン電極１３１との間には、１つのゲートフィンガー１１１が形成されている。

本実施の形態においては、図２に示すように、ソース電極１２１及びドレイン電極１３１を中心に、ソース配線部１２２とドレイン配線部１３２との位置が、反対となるように形成されている。即ち、ソース電極１２１において一方の端１２１ａから他方の端１２１ｂに向かう方向と、ドレイン電極１３１において一方の端１３１ａから他方の端１３１ｂに向かう方向とは、反対方向となるように形成されている。また、ゲートフィンガー１１１及びドレイン電極１３１を中心に、ゲート配線部１１２とドレイン配線部１３２との位置が、反対となるように形成されている。即ち、ゲートフィンガー１１１において一方の端１１１ａから他方の端１１１ｂに向かう方向と、ドレイン電極１３１において一方の端１３１ａから他方の端１３１ｂに向かう方向とは、反対方向となるように形成されている。尚、本実施の形態においては、ゲートフィンガー１１１は、幅が約０．２５μｍ、長さが約１００μｍであり、ソース電極１２１は、幅が約２０μｍ、長さが約７０μｍであり、ドレイン電極１３１は、幅が約２０μｍ、長さが約１００μｍである。

本実施の形態においては、図３（ｂ）に示されるように、ソース配線部１２２は、ゲートフィンガー１１１及びドレイン電極１３１の上を横切るように、絶縁膜１４０の上に形成されている。図３（ｃ）に示されるように、ソース配線部１２２とソース端子部１２４とを接続するソース接続配線部１２３の一部は、ゲート配線部１１２における細幅配線領域１１２ｂの上を横切るように、絶縁膜１４０の上に形成されている。

本実施の形態においては、ゲート配線部１１２は、配線幅傾斜領域１１２ａと、一定の配線幅で形成されている細幅配線領域１１２ｂとを有している。具体的には、ゲート配線部１１２は、ゲート端子部１１３の近傍に配線幅傾斜領域１１２ａが形成されており、ゲート端子部１１３から離れた領域に一定の配線幅領域１１２ｂが形成されている。配線幅傾斜領域１１２ａは、ゲート端子部１１３の近傍において最も幅が広く形成されており、ゲート端子部１１３から離れるに伴い徐々に幅が狭くなるように形成されている。一定の配線幅領域１１２ｂは、配線幅傾斜領域１１２ａの最も幅が狭くなった部分と接続されている。このように、ゲート配線部１１２に、配線幅傾斜領域１１２ａを形成することにより、配線幅傾斜領域１１２ａにおける抵抗を低くすることができるため、高周波における特性を向上させることができる。

（半導体装置の特性）
次に、本実施の形態における半導体装置と図１に示す構造の半導体装置とにおいて測定した特性について説明する。図４は、半導体装置における最大利得の周波数依存性を示すものであり、特性４Ａは本実施の形態における半導体装置の最大利得の周波数特性を示し、特性４Ｂは図１に示す構造の半導体装置の最大利得の周波数特性を示す。特性４Ｂに示されるように、図１に示す構造の半導体装置においては、最大利得が０ｄＢとなる周波数は、３１．４ＧＨｚであった。これに対し、特性４Ａに示されるように、本実施の形態における半導体装置においては、最大利得が０ｄＢとなる周波数は、４１．４ＧＨｚであった。このように、本実施の形態における半導体装置においては、図１に示す構造の半導体装置よりも、最大利得が０ｄＢとなる周波数を約１．３倍向上させることができる。

次に、図１に示す構造の半導体装置において、出力電力、利得、ＰＡＥ（電力効率）、ドレイン効率を測定した結果を図５に示し、本実施の形態における半導体装置において、出力電力、利得、ＰＡＥ、ドレイン効率を測定した結果を図６に示す。

図１に示す構造の半導体装置では、図５において入力電力が最大となる２６．５ｄＢｍにおいては、出力電力は、３６ｄＢｍであり、ＰＡＥは４８．５％であった。これに対し
、本実施の形態における半導体装置では、図６において入力電力が最大となる２５．５ｄＢｍにおいては、出力電力は、３６．５ｄＢｍであり、ＰＡＥは５０．５％であった。よって、本実施の形態における半導体装置は、図１に示す構造の半導体装置に対して、出力電力を０．５ｄＢｍ（約１０％）向上させることができ、また、ＰＡＥを２％向上させることができる。

以上のように、本実施の形態における半導体装置は、図１に示す構造の半導体装置に比べて、高周波化、高出力化、高効率化することができる。

本実施の形態は、図２に示される構造の半導体装置１０を複数接続した構造のものであってもよい。例えば、図７に示されるように、図２に示される構造の半導体装置１０を２以上形成し、各々の半導体装置１０におけるゲート配線部１１２同士を接続し、ソース配線部１２２同士を接続した構造のものであってもよい。これにより、出力をさらに増大させることができる。

また、本実施の形態における半導体装置は、高出力モノシリック集積回路（ＭＭＩＣ）に用いることも可能である。具体的には、半導体基板上に、本実施の形態における半導体装置とコンデンサ、抵抗等の電子素子（受動素子等）を形成し、これらを配線により接続することにより、高出力モノシリック集積回路を形成することができる。このように形成された高出力モノシリック集積回路は、従来のものと比べて、高出力化、高効率化したものとなる。

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、層間絶縁膜となる絶縁膜１４０を形成することなく、配線の一部をエアブリッジ構造にしたものである。このような構造の半導体装置であっても、第１の実施の形態における半導体装置と同様の効果を得ることができる。

本実施の形態における半導体装置であるトランジスタについて、図８及び図９に基づき説明する。尚、図９（ａ）は、図８における一点鎖線８Ａ−８Ｂにおいて切断した断面図であり、図９（ｂ）は、図８における一点鎖線８Ｃ−８Ｄにおいて切断した断面図であり、図９（ｃ）は、図８における一点鎖線８Ｅ−８Ｆにおいて切断した断面図である。

本実施の形態においては、図９（ａ）に示されるように、半導体基板１００の上に、複数のゲート電極となるゲートフィンガー１１１、ソース電極１２１、ドレイン電極１３１が形成されている。図９（ｂ）に示されるように、ソース配線部１２２は、ゲートフィンガー１１１及びドレイン電極１３１の上を横切るように、ゲートフィンガー１１１及びドレイン電極１３１の上方にエアブリッジ構造により形成されている。図９（ｃ）に示されるように、ソース配線部１２２とソース端子部１２４とを接続するソース接続配線部１２３の一部は、ゲート配線部１１２における細幅配線領域１１２ｂの上を横切るように、ゲート配線部１１２の上方にエアブリッジ構造により形成されている。

尚、上記以外の内容については、第１の実施の形態と同様である。

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

上記の説明に関し、更に以下の付記を開示する。
（付記１）
一方の端から他方の端に向かって細長く形成された複数のゲートフィンガーと、
前記ゲートフィンガーの一方の端と接続されるゲート配線部と、
前記ゲート配線部の中心部分と接続されているゲート電圧が供給されるゲート端子部と、
一方の端から他方の端に向かって細長く形成された複数のソースフィンガーと、
前記ソースフィンガーの一方の端と接続されるソース配線部と、
一方の端から他方の端に向かって細長く形成された複数のドレインフィンガーと、
前記ドレインフィンガーの一方の端と接続されるドレイン配線部と、
を有し、
前記ゲートフィンガーは、前記ソースフィンガーと前記ドレインフィンガーとの間に形成されており、
前記ソースフィンガーにおける一方の端から他方の端に向かう方向と、前記ドレインフィンガーにおける一方の端から他方の端に向かう方向は、反対方向であって、
前記ゲート配線部は、前記ゲート端子部近傍における幅が最も広く、前記ゲート端子部から離れるに伴い徐々に幅が狭くなる配線幅傾斜領域を有していることを特徴とする半導体装置。
（付記２）
前記ゲートフィンガーにおける一方の端から他方の端に向かう方向と、前記ドレインフィンガーにおける一方の端から他方の端に向かう方向は、反対方向であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲートフィンガーの上には、絶縁膜が形成されており、
前記絶縁膜を介した前記ゲートフィンガーの上方には、前記ソース配線部が形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記ゲートフィンガーの上方には、前記ソース配線部が形成されており、
前記ゲートフィンガーと前記ソース配線部とは、空間的に離れていることを特徴とする付記１または２に記載の半導体装置。
（付記５）
前記ゲート配線部は、細幅配線領域を有しており、
前記細幅配線領域は、前記配線幅傾斜領域における前記ゲート端子部から最も離れた部分において接続されており、
前記ゲート配線部における前記細幅配線領域の上には、前記絶縁膜が形成されており、
前記絶縁膜を介した前記細幅配線領域の上方には、接地されているソース端子部と前記ソース配線部とを接続するソース接続配線部が形成されていることを特徴とする付記３に記載の半導体装置。
（付記６）
前記ゲート配線部は、細幅配線領域を有しており、
前記細幅配線領域は、前記配線幅傾斜領域における前記ゲート端子部から最も離れた部分において接続されており、
前記ゲート配線部における前記細幅配線領域の上方には、接地されているソース端子部と前記ソース配線部とを接続するソース接続配線部が形成されており、
前記ソース接続配線部と前記ゲート配線部における前記細幅配線領域とは、空間的に離れていることを特徴とする付記４に記載の半導体装置。
（付記７）
前記ゲートフィンガー、前記ゲート配線部、前記ゲート端子部、前記ソースフィンガー、前記ソース配線部、前記ドレインフィンガー及び前記ドレイン配線部は、基板の上に形成された半導体層の上に形成されるものであって、
前記半導体層は、窒化物半導体を含む材料により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記基板の上には、電子素子が形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。

１０ 半導体装置
１００ 半導体基板
１０１ 電子走行層
１０２ 電子供給層
１１１ ゲートフィンガー（ゲート電極）
１１２ ゲート配線部
１１２ａ 配線幅傾斜領域
１１２ｂ 細幅配線領域
１１３ ゲート端子部
１２１ ソース電極（ソースフィンガー）
１２２ ソース配線部
１２３ ソース接続配線部
１２４ ソース端子部
１２５ ビアホール
１３１ ドレイン電極（ドレインフィンガー）
１３２ ドレイン配線部
１３３ ドレイン端子部
１４０ 絶縁膜

Claims (5)

1. 一方の端から他方の端に向かって細長く形成された複数のゲートフィンガーと、
   前記ゲートフィンガーの一方の端と接続されるゲート配線部と、
   前記ゲート配線部の中心部分と接続されているゲート電圧が供給されるゲート端子部と、
   一方の端から他方の端に向かって細長く形成された複数のソースフィンガーと、
   前記ソースフィンガーの一方の端と接続されるソース配線部と、
   一方の端から他方の端に向かって細長く形成された複数のドレインフィンガーと、
   前記ドレインフィンガーの一方の端と接続されるドレイン配線部と、
   を有し、
   前記ゲートフィンガーは、前記ソースフィンガーと前記ドレインフィンガーとの間に形成されており、
   前記ソースフィンガーにおける一方の端から他方の端に向かう方向と、前記ドレインフィンガーにおける一方の端から他方の端に向かう方向は、反対方向であって、
   前記ゲート配線部は、前記ゲート端子部の近傍における幅が最も広く、前記ゲート端子部から離れるに伴い徐々に幅が狭くなる配線幅傾斜領域を有していることを特徴とする半導体装置。
2. 前記ゲートフィンガーにおける一方の端から他方の端に向かう方向と、前記ドレインフィンガーにおける一方の端から他方の端に向かう方向は、反対方向であることを特徴とする請求項１に記載の半導体装置。
3. 前記ゲートフィンガーの上には、絶縁膜が形成されており、
   前記絶縁膜を介した前記ゲートフィンガーの上方には、前記ソース配線部が形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ゲートフィンガーの上方には、前記ソース配線部が形成されており、
   前記ゲートフィンガーと前記ソース配線部とは、空間的に離れていることを特徴とする請求項１または２に記載の半導体装置。
5. 前記基板の上には、電子素子が形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。

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