JP3156891B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を用いた
メタルセミコンダクタ型の電界効果トランジスタ（ＭＥ
ＳＦＥＴ）に係わり、特にその素子特性の改善に関する
ものである。
メタルセミコンダクタ型の電界効果トランジスタ（ＭＥ
ＳＦＥＴ）に係わり、特にその素子特性の改善に関する
ものである。
【０００２】
【従来の技術】化合物半導体として例えばＧａＡｓで
は、Ｓｉと比べて電子の移動度が大きい為、このＧａＡ
ｓを用いることにより、高周波帯域においてもフラット
な周波数特性を有するＭＥＳＦＥＴを実現させることが
できる。
は、Ｓｉと比べて電子の移動度が大きい為、このＧａＡ
ｓを用いることにより、高周波帯域においてもフラット
な周波数特性を有するＭＥＳＦＥＴを実現させることが
できる。
【０００３】図２は従来のＭＥＳＦＥＴの縦断面図であ
る。図２において、ＭＥＳＦＥＴは、半絶縁性化合物半
導体として例えば半絶縁性ＧａＡｓの基板１３と、動作
層としてのＮ型ＧａＡｓ層２１と、オーミック接触層と
してのＮ+型ＩｎＧａＡｓ層３１と、オーミック性電極
としてのソース電極４０及びドレイン電極５０と、ショ
ットキー障壁を形成するゲート電極６０とで構成されて
いる。
る。図２において、ＭＥＳＦＥＴは、半絶縁性化合物半
導体として例えば半絶縁性ＧａＡｓの基板１３と、動作
層としてのＮ型ＧａＡｓ層２１と、オーミック接触層と
してのＮ+型ＩｎＧａＡｓ層３１と、オーミック性電極
としてのソース電極４０及びドレイン電極５０と、ショ
ットキー障壁を形成するゲート電極６０とで構成されて
いる。
【０００４】Ｎ型ＧａＡｓ層２１は基板１３上に積層さ
れ、Ｎ+型ＩｎＧａＡｓ層３１は不純物が高濃度にドー
プされ、Ｎ型ＧａＡｓ層２１に対してオーミック性を有
してＮ型ＧａＡｓ層２１上に積層されている。
れ、Ｎ+型ＩｎＧａＡｓ層３１は不純物が高濃度にドー
プされ、Ｎ型ＧａＡｓ層２１に対してオーミック性を有
してＮ型ＧａＡｓ層２１上に積層されている。
【０００５】そして、ソース電極４０及びドレイン電極
５０は、Ｎ+型ＩｎＧａＡｓ層３１上に形成され、Ｎ型
ＧａＡｓ層２１に対して合金化されずにオーミック性が
確保されている。
５０は、Ｎ+型ＩｎＧａＡｓ層３１上に形成され、Ｎ型
ＧａＡｓ層２１に対して合金化されずにオーミック性が
確保されている。
【０００６】そして、溝部７０はソース電極４０とドレ
イン電極５０の間のＮ+型ＩｎＧａＡｓ層３１とＮ型Ｇ
ａＡｓ層２１とをフォトエッチングすることによって形
成され、ゲート電極６０は溝部７０の底面７１に表出し
たＮ型ＧａＡｓ層２１上に形成されて、Ｎ型ＧａＡｓ層
２１にショットキー障壁を形成している。
イン電極５０の間のＮ+型ＩｎＧａＡｓ層３１とＮ型Ｇ
ａＡｓ層２１とをフォトエッチングすることによって形
成され、ゲート電極６０は溝部７０の底面７１に表出し
たＮ型ＧａＡｓ層２１上に形成されて、Ｎ型ＧａＡｓ層
２１にショットキー障壁を形成している。
【０００７】このように、ＭＥＳＦＥＴでは動作層に溝
部７０を形成して所望の動作層の厚さを得ると共に、ソ
ース抵抗及びドレイン抵抗を下げることができるリセス
構造とよばれる構造が採用されることが多く、この場合
のゲート・ドレイン間の耐圧は、ドレイン電極５０側の
溝部７０のエッジ８１近傍に電界が集中することによっ
て制限されていた。
部７０を形成して所望の動作層の厚さを得ると共に、ソ
ース抵抗及びドレイン抵抗を下げることができるリセス
構造とよばれる構造が採用されることが多く、この場合
のゲート・ドレイン間の耐圧は、ドレイン電極５０側の
溝部７０のエッジ８１近傍に電界が集中することによっ
て制限されていた。
【０００８】そして、ゲート・ドレイン間の耐圧を向上
させる為には、ゲート・ドレイン間の距離を大きくする
ことが一般的であるが、リセス構造においては、溝部７
０のエッジ８１近傍における電界を分散させる必要があ
る。
させる為には、ゲート・ドレイン間の距離を大きくする
ことが一般的であるが、リセス構造においては、溝部７
０のエッジ８１近傍における電界を分散させる必要があ
る。
【０００９】従って、リセス構造を有するＭＥＳＦＥＴ
においては、溝部７０を形成する場合のエッチング量を
制御してその深さ及び幅を最適化させたり、図３に示す
ようにリセス構造を内側に向かって多段階エッチングし
た多段リセス構造（特開平２−３９３８号公報参照）を
採用するようにしていた。
においては、溝部７０を形成する場合のエッチング量を
制御してその深さ及び幅を最適化させたり、図３に示す
ようにリセス構造を内側に向かって多段階エッチングし
た多段リセス構造（特開平２−３９３８号公報参照）を
採用するようにしていた。
【００１０】一般に、この多段リセス構造は、段部を多
数形成することにより、ゲート・ドレイン間の電界を一
つ一つの段部のエッジ近傍に分散させて結果的にＦＥＴ
のゲート・ドレイン間の耐圧を高くしようとするもので
ある。例えば、図３においては、段部７２，７３が形成
された二段リセス構造であり、そのエッジ８２，８３そ
れぞれの近傍にゲート・ドレイン間の電界を分散させて
いる。
数形成することにより、ゲート・ドレイン間の電界を一
つ一つの段部のエッジ近傍に分散させて結果的にＦＥＴ
のゲート・ドレイン間の耐圧を高くしようとするもので
ある。例えば、図３においては、段部７２，７３が形成
された二段リセス構造であり、そのエッジ８２，８３そ
れぞれの近傍にゲート・ドレイン間の電界を分散させて
いる。
【００１１】
【発明が解決しようとする課題】しかし、このような従
来のＭＥＳＦＥＴでは、その素子構造を工夫することに
よって高いゲート・ドレイン間の耐圧を確保するように
していた為、その製造工程が煩雑になるという問題点が
有り、例えば多段リセス構造を作る場合など、複数回の
エッチングを厳密に制御して行うような場合には、それ
だけ特性の安定したＭＥＳＦＥＴを製造することが困難
になるという問題点があった。
来のＭＥＳＦＥＴでは、その素子構造を工夫することに
よって高いゲート・ドレイン間の耐圧を確保するように
していた為、その製造工程が煩雑になるという問題点が
有り、例えば多段リセス構造を作る場合など、複数回の
エッチングを厳密に制御して行うような場合には、それ
だけ特性の安定したＭＥＳＦＥＴを製造することが困難
になるという問題点があった。
【００１２】本発明は、従来の有するこのような問題点
に鑑みてなされたものであり、その目的とするところ
は、簡単な構造でゲート・ドレイン間の耐圧を高くする
ことができるＭＥＳ型の電界効果トランジスタを提供す
ることである。
に鑑みてなされたものであり、その目的とするところ
は、簡単な構造でゲート・ドレイン間の耐圧を高くする
ことができるＭＥＳ型の電界効果トランジスタを提供す
ることである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、面方位の異なる第一結晶面と第二結晶面
とが接してその主表面の断面が原子単位の階段状となっ
ている半絶縁性化合物半導体の基板と、前記主表面上に
その断面を原子単位の階段状として積層されるＮ型化合
物半導体層と、前記Ｎ型化合物半導体層上に形成され、
前記Ｎ型化合物半導体層に対してオーミック性を有する
ソース電極と、前記Ｎ型化合物半導体層上に形成され、
前記Ｎ型化合物半導体層に対してオーミック性を有する
ドレイン電極と、前記ソース電極と前記ドレイン電極の
間の前記Ｎ型化合物半導体層に接触してショットキー障
壁を形成するゲート電極と、を具備し、前記ゲート電極
と前記ドレイン電極を前記第一結晶面と前記第二結晶面
とが接して形成されるエッジに交差する方向に配置する
ことを特徴とする電界効果トランジスタである。
に、本発明は、面方位の異なる第一結晶面と第二結晶面
とが接してその主表面の断面が原子単位の階段状となっ
ている半絶縁性化合物半導体の基板と、前記主表面上に
その断面を原子単位の階段状として積層されるＮ型化合
物半導体層と、前記Ｎ型化合物半導体層上に形成され、
前記Ｎ型化合物半導体層に対してオーミック性を有する
ソース電極と、前記Ｎ型化合物半導体層上に形成され、
前記Ｎ型化合物半導体層に対してオーミック性を有する
ドレイン電極と、前記ソース電極と前記ドレイン電極の
間の前記Ｎ型化合物半導体層に接触してショットキー障
壁を形成するゲート電極と、を具備し、前記ゲート電極
と前記ドレイン電極を前記第一結晶面と前記第二結晶面
とが接して形成されるエッジに交差する方向に配置する
ことを特徴とする電界効果トランジスタである。
【００１４】
【作用】このような本発明では、Ｎ型化合物半導体層は
断面を原子単位の階段状とする半絶縁性化合物半導体の
基板上に積層されてその断面を原子単位の階段状とし、
ゲート電極とドレイン電極は、面方位の互いに異なる第
一結晶面と第二結晶面とが接して形成されるエッジに交
差させて配置され、その原子単位に形成された階段のエ
ッジ部分はゲート・ドレイン間の電界を分散させてゲー
ト・ドレイン間の耐圧を向上させる。
断面を原子単位の階段状とする半絶縁性化合物半導体の
基板上に積層されてその断面を原子単位の階段状とし、
ゲート電極とドレイン電極は、面方位の互いに異なる第
一結晶面と第二結晶面とが接して形成されるエッジに交
差させて配置され、その原子単位に形成された階段のエ
ッジ部分はゲート・ドレイン間の電界を分散させてゲー
ト・ドレイン間の耐圧を向上させる。
【００１５】
【実施例】次に、本発明の実施例について図面を用いて
説明する。図１は本発明の具体的な実施例を示す縦断面
図である。図１において、電界効果トランジスタは、半
絶縁性化合物半導体として例えば半絶縁性ＧａＡｓの基
板１０と、この基板１０上に積層されたＮ型ＧａＡｓ層
２０と、Ｎ+型ＩｎＧａＡｓ層３０を介してＮ型ＧａＡ
ｓ層２０上に形成されたソース電極４０及びドレイン電
極５０と、ソース電極４０とドレイン電極５０との間に
形成されたゲート電極６０とで構成されている。
説明する。図１は本発明の具体的な実施例を示す縦断面
図である。図１において、電界効果トランジスタは、半
絶縁性化合物半導体として例えば半絶縁性ＧａＡｓの基
板１０と、この基板１０上に積層されたＮ型ＧａＡｓ層
２０と、Ｎ+型ＩｎＧａＡｓ層３０を介してＮ型ＧａＡ
ｓ層２０上に形成されたソース電極４０及びドレイン電
極５０と、ソース電極４０とドレイン電極５０との間に
形成されたゲート電極６０とで構成されている。
【００１６】通常、ＧａＡｓ基板はその主表面の面方位
が（１００）となっているものが多く用いられるが、基
板１０はオフアングルウエハと呼ばれ、例えば面方位
（１００）の第一結晶面１１が主表面の垂直方向から傾
き、例えば面方位（０１１）の第二結晶面１２と接して
原子単位の階段が形成されているものである。従って、
基板１０のある断面は原子単位の階段状となっている。
が（１００）となっているものが多く用いられるが、基
板１０はオフアングルウエハと呼ばれ、例えば面方位
（１００）の第一結晶面１１が主表面の垂直方向から傾
き、例えば面方位（０１１）の第二結晶面１２と接して
原子単位の階段が形成されているものである。従って、
基板１０のある断面は原子単位の階段状となっている。
【００１７】Ｎ型ＧａＡｓ層２０は、ＭＥＳＦＥＴの動
作層として機能するＮ型化合物半導体層として基板１０
上に分子線エピタキシーによって積層される。この場
合、基板１０の主表面が階段状となっているので、Ｎ型
ＧａＡｓ層２０もその主表面を階段状として結晶成長さ
れると考えられる。
作層として機能するＮ型化合物半導体層として基板１０
上に分子線エピタキシーによって積層される。この場
合、基板１０の主表面が階段状となっているので、Ｎ型
ＧａＡｓ層２０もその主表面を階段状として結晶成長さ
れると考えられる。
【００１８】そして、ソース電極４０及びドレイン電極
５０は、例えば、第一結晶面１１と第二結晶面１２とが
接して形成されるエッジ８０に垂直に交差する方向に配
置され、不純物が高濃度にドープされたＮ+型ＩｎＧａ
Ａｓ層３０を介して、Ｎ型ＧａＡｓ層２０に対してオー
ミック性を有して形成されている。この場合、図１に示
すようにソース電極４０とドレイン電極５０を結ぶＮ型
ＧａＡｓ層２０の断面は、原子単位の階段状となってい
る。
５０は、例えば、第一結晶面１１と第二結晶面１２とが
接して形成されるエッジ８０に垂直に交差する方向に配
置され、不純物が高濃度にドープされたＮ+型ＩｎＧａ
Ａｓ層３０を介して、Ｎ型ＧａＡｓ層２０に対してオー
ミック性を有して形成されている。この場合、図１に示
すようにソース電極４０とドレイン電極５０を結ぶＮ型
ＧａＡｓ層２０の断面は、原子単位の階段状となってい
る。
【００１９】そして、ゲート電極６０は、ソース電極４
０とドレイン電極５０との間のＮ型ＧａＡｓ層２０上に
形成され、Ｎ型ＧａＡｓ層２０にショットキー障壁を形
成している。
０とドレイン電極５０との間のＮ型ＧａＡｓ層２０上に
形成され、Ｎ型ＧａＡｓ層２０にショットキー障壁を形
成している。
【００２０】このようなＭＥＳＦＥＴでは、ゲート電極
６０とドレイン電極５０側のＮ+型ＩｎＧａＡｓ層３０
との間に原子単位の階段が形成されているので、結果的
に原子単位の多段リセス構造と同様の構造となっている
とみなすことができる。
６０とドレイン電極５０側のＮ+型ＩｎＧａＡｓ層３０
との間に原子単位の階段が形成されているので、結果的
に原子単位の多段リセス構造と同様の構造となっている
とみなすことができる。
【００２１】従って、ゲート電極６０とドレイン電極５
０側のＮ+型ＩｎＧａＡｓ層３０との間の電界もその原
子単位で形成された階段のエッジ８０に細かく分散され
ることとなり、そのゲート・ドレイン間の耐圧を大きく
することができると考えられる。
０側のＮ+型ＩｎＧａＡｓ層３０との間の電界もその原
子単位で形成された階段のエッジ８０に細かく分散され
ることとなり、そのゲート・ドレイン間の耐圧を大きく
することができると考えられる。
【００２２】このようなＭＥＳＦＥＴでは、耐圧を大き
くする為に複雑な構造を採用する必要がなく、簡単な製
造工程によって高耐圧のＭＥＳＦＥＴを製造することが
可能となる。
くする為に複雑な構造を採用する必要がなく、簡単な製
造工程によって高耐圧のＭＥＳＦＥＴを製造することが
可能となる。
【００２３】また、本発明においては、基板１０とＮ型
ＧａＡｓ層２０の間に例えばバッファー層としてアンド
ープのＧａＡｓ層など、ＭＥＳＦＥＴの特性を向上させ
る他の化合物半導体層を設けても良い。
ＧａＡｓ層２０の間に例えばバッファー層としてアンド
ープのＧａＡｓ層など、ＭＥＳＦＥＴの特性を向上させ
る他の化合物半導体層を設けても良い。
【００２４】また、ソース電極４０及びドレイン電極５
０はＮ型ＧａＡｓ層２０に対してオーミック性を有して
いれば良いので、Ｎ型ＧａＡｓ層２０とソース電極４０
及びドレイン電極５０との間に、Ｎ+型ＩｎＧａＡｓ層
３０の他に例えば接触抵抗を下げるなどの素子特性を改
善させるその他の化合物半導体層を設けても良い。
０はＮ型ＧａＡｓ層２０に対してオーミック性を有して
いれば良いので、Ｎ型ＧａＡｓ層２０とソース電極４０
及びドレイン電極５０との間に、Ｎ+型ＩｎＧａＡｓ層
３０の他に例えば接触抵抗を下げるなどの素子特性を改
善させるその他の化合物半導体層を設けても良い。
【００２５】
【発明の効果】本発明は、以上説明したように、オフア
ングルウエハー上にＭＥＳ型の電界効果トランジスタを
形成するように構成されているので、簡単な構造でゲー
ト・ドレイン間の耐圧を高くすることができる電界効果
トランジスタを提供することができる。
ングルウエハー上にＭＥＳ型の電界効果トランジスタを
形成するように構成されているので、簡単な構造でゲー
ト・ドレイン間の耐圧を高くすることができる電界効果
トランジスタを提供することができる。
【図１】本発明の具体的な実施例を示す縦断面図であ
る。
る。
【図２】従来のＭＥＳＦＥＴの縦断面図である。
【図３】従来の多段リセス構造を有するＭＥＳＦＥＴの
縦断面図である。
縦断面図である。
１０ 基板 １１ 第一結晶面 １２ 第二結晶面 ２０ Ｎ型化合物半導体層 ４０ ソース電極 ５０ ドレイン電極 ６０ ゲート電極 ８０ エッジ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−261178（ＪＰ，Ａ) 特開 平１−296612（ＪＰ，Ａ) 特開 昭54−134989（ＪＰ，Ａ) 特開 平５−198826（ＪＰ，Ａ) 特開 昭57−1223（ＪＰ，Ａ) 特開 昭57−197871（ＪＰ，Ａ) 特開 平２−216835（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/20 H01L 29/812
Claims (1)
- 【請求項１】面方位の異なる第一結晶面と第二結晶面と
が接してその主表面の断面が原子単位の階段状となって
いる半絶縁性化合物半導体の基板と、 前記主表面上にその断面を原子単位の階段状として積層
されるＮ型化合物半導体層と、 前記Ｎ型化合物半導体層上に形成され、前記Ｎ型化合物
半導体層に対してオーミック性を有するソース電極と、 前記Ｎ型化合物半導体層上に形成され、前記Ｎ型化合物
半導体層に対してオーミック性を有するドレイン電極
と、 前記ソース電極と前記ドレイン電極の間の前記Ｎ型化合
物半導体層に接触してショットキー障壁を形成するゲー
ト電極と、 を具備し、 前記ゲート電極と前記ドレイン電極を前記第一結晶面と
前記第二結晶面とが接して形成されるエッジに交差する
方向に配置することを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14500993A JP3156891B2 (ja) | 1993-06-16 | 1993-06-16 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14500993A JP3156891B2 (ja) | 1993-06-16 | 1993-06-16 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714851A JPH0714851A (ja) | 1995-01-17 |
| JP3156891B2 true JP3156891B2 (ja) | 2001-04-16 |
Family
ID=15375340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14500993A Expired - Fee Related JP3156891B2 (ja) | 1993-06-16 | 1993-06-16 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156891B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4179539B2 (ja) | 2003-01-15 | 2008-11-12 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5169515B2 (ja) * | 2008-06-16 | 2013-03-27 | 富士通株式会社 | 化合物半導体装置 |
| JP5682601B2 (ja) * | 2012-08-09 | 2015-03-11 | 富士通株式会社 | 化合物半導体装置 |
| TWI664726B (zh) * | 2017-05-31 | 2019-07-01 | 財團法人工業技術研究院 | 歐姆接觸結構及具有此歐姆接觸結構之半導體元件 |
-
1993
- 1993-06-16 JP JP14500993A patent/JP3156891B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714851A (ja) | 1995-01-17 |
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Legal Events
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