JPS63105507A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPS63105507A JPS63105507A JP61250801A JP25080186A JPS63105507A JP S63105507 A JPS63105507 A JP S63105507A JP 61250801 A JP61250801 A JP 61250801A JP 25080186 A JP25080186 A JP 25080186A JP S63105507 A JPS63105507 A JP S63105507A
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- Japan
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- electrode
- gate
- fet
- gate electrode
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- Pending
Links
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000003321 amplification Effects 0.000 description 3
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- 239000002184 metal Substances 0.000 description 3
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- 230000007423 decrease Effects 0.000 description 2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は２つの入力信号差を増幅する差動増幅器に関
し、特に電界効果トランジスタを用いた差動増幅器に関
するものである。
し、特に電界効果トランジスタを用いた差動増幅器に関
するものである。
（従来の技術）
従来の差動増幅器については、例えば実公昭６１−１７
６２２号公報に、互いのコレクタに第１の電源がそれぞ
れ供給さｎかつ互いのベースに差動入力信号が印加さｎ
たエミッタフォロワ型式の第１及び第２の差動トランジ
スタを備えた差動増幅器が記載さ扛ている。このような
差動増幅器においては、差動部分を電界効果トランジス
タを用いて構成する場合、第２図に示すように、基板１
の活性層ｌＯ上に電界効果トランジスタ（以下Ｆ’ＥＴ
という）ＱＪとＦＥＴ Ｑ ２のソース電極２１を共通
電極として左右にそ扛ぞｔのＦＥＴのゲート電極２２及
びドレイン電極２３を設けるものである。
６２２号公報に、互いのコレクタに第１の電源がそれぞ
れ供給さｎかつ互いのベースに差動入力信号が印加さｎ
たエミッタフォロワ型式の第１及び第２の差動トランジ
スタを備えた差動増幅器が記載さ扛ている。このような
差動増幅器においては、差動部分を電界効果トランジス
タを用いて構成する場合、第２図に示すように、基板１
の活性層ｌＯ上に電界効果トランジスタ（以下Ｆ’ＥＴ
という）ＱＪとＦＥＴ Ｑ ２のソース電極２１を共通
電極として左右にそ扛ぞｔのＦＥＴのゲート電極２２及
びドレイン電極２３を設けるものである。
（発明が解決しようとする問題点）
しかしながら、このような構成の差動対ＦＥＴは、共通
のソース電極の左右にゲート電極を挾むようにそｎぞｎ
のＦＥＴのドレイン電極が形成さｎているので、ソース
・ドレイ／電極パターンとゲート電極パターンの合せず
扛が生じた場合、ゲート・ソース間容量および抵抗、ゲ
ート・ドレイン間容量および抵抗が変動し、差動対ＦＥ
Ｔを構成するＦＥＴはそｎぞ扛逆のほうに特性がずｎる
という問題点があり、従って差動増幅器の特性の対称性
が悪化していた。
のソース電極の左右にゲート電極を挾むようにそｎぞｎ
のＦＥＴのドレイン電極が形成さｎているので、ソース
・ドレイ／電極パターンとゲート電極パターンの合せず
扛が生じた場合、ゲート・ソース間容量および抵抗、ゲ
ート・ドレイン間容量および抵抗が変動し、差動対ＦＥ
Ｔを構成するＦＥＴはそｎぞ扛逆のほうに特性がずｎる
という問題点があり、従って差動増幅器の特性の対称性
が悪化していた。
この発明は、以上述べたマスクツ！ターンの合せず牡に
起因するＦＥＴの特性変動を押さえ、差動増幅特性の対
称性の優ｎた差動増幅器を提供することを目的とする。
起因するＦＥＴの特性変動を押さえ、差動増幅特性の対
称性の優ｎた差動増幅器を提供することを目的とする。
（問題点を解決するための手段）
この発明は前記問題点を解決するために、入力信号が印
加さ扛るソース結合型の差動対トランジスタを少なくと
も備えてなる差動増幅器において、前記差動対トランジ
スタを構成する個々のトランジスタが、第１オーミック
電極を共通電極とする第１電界効果トランジスタおよび
第２電界効果トランジスタからなり、こ扛ら第１電界効
果トランジスタおよび第２電界効果トランジスタのそ扛
ぞｎのゲート電極および第２オーミック電極が前記第１
オーミック電極に対して対称に配置さｎ１前記第１電界
効果トランジスタの前記ゲート電極及び第２オーミック
電極と第２電界効果トランジスタの前記ゲート電極およ
び第２オーミック電極とがそ扛ぞｎ接続さ扛てなること
を特徴とするものである。
加さ扛るソース結合型の差動対トランジスタを少なくと
も備えてなる差動増幅器において、前記差動対トランジ
スタを構成する個々のトランジスタが、第１オーミック
電極を共通電極とする第１電界効果トランジスタおよび
第２電界効果トランジスタからなり、こ扛ら第１電界効
果トランジスタおよび第２電界効果トランジスタのそ扛
ぞｎのゲート電極および第２オーミック電極が前記第１
オーミック電極に対して対称に配置さｎ１前記第１電界
効果トランジスタの前記ゲート電極及び第２オーミック
電極と第２電界効果トランジスタの前記ゲート電極およ
び第２オーミック電極とがそ扛ぞｎ接続さ扛てなること
を特徴とするものである。
（作用）
以上説明したようにこの発明によ扛ば、差動増幅器の差
動対トランジスタを構成する個々のＦＥＴを、ソース・
ドレイン電流が正反対に流れるように配置した２個のＦ
ＥＴの並列接続した構成としているので、ゲート電極パ
ターン形成のズレに起因するｆ−）・ソース間ゲート・
ドレイン間の直列抵抗及び容量の変動を小さくでき、差
動増幅作用特性の対称性を低下を抑えることができる。
動対トランジスタを構成する個々のＦＥＴを、ソース・
ドレイン電流が正反対に流れるように配置した２個のＦ
ＥＴの並列接続した構成としているので、ゲート電極パ
ターン形成のズレに起因するｆ−）・ソース間ゲート・
ドレイン間の直列抵抗及び容量の変動を小さくでき、差
動増幅作用特性の対称性を低下を抑えることができる。
（実施例）
以下図面を用いてこの発明について説明する。
第１図は本発明の詳細な説明するための、第２図に示し
た差動対トランジスタと同等の差動対トランジスタの平
面図であり、第２図と同等部分は同一符号により示さ扛
ている。第１図において、１は半導体基板、ＱｌとＱ２
はそ扛ぞｎ活性層１０上に形成さ扛た差動対トランジス
タを構成するＦＥＴ、ｘｉはソース電極、２２はゲート
電極、２３はドレイン電極、２４は配線金属である。こ
こでＦＥＴ Ｑ １及ヒＦＥＴ Ｑ ２はそｎ−ｔ’ｎ
、 ドレイン電極２３を中心にゲート電極２２及びソ
ース電極２１を左右対称になるように配置形成し、ソー
ス・ドレイン電流の方向が正反対となる２個のＦＥＴを
並列接続して構成し、ＦＥＴＱ、？も同様に配置形成し
て、配線金属２４によシ、すべてのソース電極２１と接
続する。まず、ゲート電極２２が正しい位置よりやや右
にずｎた場合ＦＥＴ Ｑ １の左半分について見ると、
ＦＥＴＱｌのソース電極２１とゲート電極？２との間隔
が広がり、ゲート・ソース間の直列抵抗は増大し、ｒ−
ト・ソース間容量は減少する。一方、ＦＥＴＱＪの右半
分については、ＦＥＴ Ｑ Ｊのソース電極２１とＦＥ
Ｔ Ｑ １のゲート電極２２との間隔は狭くなり、ゲー
ト・ソース間直列抵抗は減少し、ゲート・ソース間容量
は増し、左半分のＦＥＴの特性の変化を打消すようにな
り、ＦＥＴ Ｑ １全体のゲート・ソース間の直列抵抗
、容量のゲート電極ずｎに起因する変動が小さくなる。
た差動対トランジスタと同等の差動対トランジスタの平
面図であり、第２図と同等部分は同一符号により示さ扛
ている。第１図において、１は半導体基板、ＱｌとＱ２
はそ扛ぞｎ活性層１０上に形成さ扛た差動対トランジス
タを構成するＦＥＴ、ｘｉはソース電極、２２はゲート
電極、２３はドレイン電極、２４は配線金属である。こ
こでＦＥＴ Ｑ １及ヒＦＥＴ Ｑ ２はそｎ−ｔ’ｎ
、 ドレイン電極２３を中心にゲート電極２２及びソ
ース電極２１を左右対称になるように配置形成し、ソー
ス・ドレイン電流の方向が正反対となる２個のＦＥＴを
並列接続して構成し、ＦＥＴＱ、？も同様に配置形成し
て、配線金属２４によシ、すべてのソース電極２１と接
続する。まず、ゲート電極２２が正しい位置よりやや右
にずｎた場合ＦＥＴ Ｑ １の左半分について見ると、
ＦＥＴＱｌのソース電極２１とゲート電極？２との間隔
が広がり、ゲート・ソース間の直列抵抗は増大し、ｒ−
ト・ソース間容量は減少する。一方、ＦＥＴＱＪの右半
分については、ＦＥＴ Ｑ Ｊのソース電極２１とＦＥ
Ｔ Ｑ １のゲート電極２２との間隔は狭くなり、ゲー
ト・ソース間直列抵抗は減少し、ゲート・ソース間容量
は増し、左半分のＦＥＴの特性の変化を打消すようにな
り、ＦＥＴ Ｑ １全体のゲート・ソース間の直列抵抗
、容量のゲート電極ずｎに起因する変動が小さくなる。
ｆ−）・ドレイン間の直列抵抗及び容量についても同様
な効果がある。このため、ゲートパターン合せずｎに対
してもＦＥＴ Ｑ １ 、 Ｑ ２の特性変化が小さく
でき、良好な差動増幅作用が可能となる。
な効果がある。このため、ゲートパターン合せずｎに対
してもＦＥＴ Ｑ １ 、 Ｑ ２の特性変化が小さく
でき、良好な差動増幅作用が可能となる。
（発明の効果）
以上詳細に説明したように、この発明によ扛ばソース電
極とドレイン電極との間に形成さｎているゲート電極の
位置ずｎに起因する差動増幅対トランジスタの直列抵抗
及び容量の変動を小さくすることができ、特性の対称性
がよい差動対トランジスタを得ることができ、周波数変
換回路、周波数逓倍回路、位相検波回路、ゲート回路等
の多くの用途に利用することができる。
極とドレイン電極との間に形成さｎているゲート電極の
位置ずｎに起因する差動増幅対トランジスタの直列抵抗
及び容量の変動を小さくすることができ、特性の対称性
がよい差動対トランジスタを得ることができ、周波数変
換回路、周波数逓倍回路、位相検波回路、ゲート回路等
の多くの用途に利用することができる。
第１図は、この発明の詳細な説明するための、差動増幅
器の差動対トランジスタの平面図であり、第２図は、第
１図で示した差動対トランジスタと同等の、従来の差動
対トランジスタの平面図である。 １・・・基板、２１・・・ソース電極、２２・・・ゲー
ト電極、２３・・・ドレイン電極、２４・・・配線金属
。 特許出願人 沖電気工業株式会社 本発明亥ｊ芝イ列の万φ！７り１トランシ゛又り第１図 イ江釆硝ｈｆｆｔＪ灯トラ九スタ 第２図 手続補正書（自発） ６２．９．−１ 昭和 年 月 日
器の差動対トランジスタの平面図であり、第２図は、第
１図で示した差動対トランジスタと同等の、従来の差動
対トランジスタの平面図である。 １・・・基板、２１・・・ソース電極、２２・・・ゲー
ト電極、２３・・・ドレイン電極、２４・・・配線金属
。 特許出願人 沖電気工業株式会社 本発明亥ｊ芝イ列の万φ！７り１トランシ゛又り第１図 イ江釆硝ｈｆｆｔＪ灯トラ九スタ 第２図 手続補正書（自発） ６２．９．−１ 昭和 年 月 日
Claims (1)
- 【特許請求の範囲】 入力信号が印加されるソース結合型の差動対トランジ
スタを少なくとも備えてなる差動増幅器において、 前記差動対トランジスタを構成する個々のトランジスタ
が、第１オーミック電極を共通電極とする第１電界効果
トランジスタおよび第２電界効果トランジスタからなり
、該第１電界効果トランジスタおよび第２電界効果トラ
ンジスタのそれぞれのゲート電極および第２オーミック
電極が前記第１オーミック電極に対して対称に配置形成
され、前記第１電界効果トランジスタおよび第２電界効
果トランジスタの前記ゲート電極および第２オーミック
ス電極がそれぞれ接続されてなることを特徴とする差動
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250801A JPS63105507A (ja) | 1986-10-23 | 1986-10-23 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250801A JPS63105507A (ja) | 1986-10-23 | 1986-10-23 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63105507A true JPS63105507A (ja) | 1988-05-10 |
Family
ID=17213251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250801A Pending JPS63105507A (ja) | 1986-10-23 | 1986-10-23 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63105507A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212929A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体集積回路 |
| JPH0322564A (ja) * | 1989-06-20 | 1991-01-30 | Mitsubishi Electric Corp | ソース結合電界効果トランジスタ差動回路 |
| JPH03177062A (ja) * | 1989-12-05 | 1991-08-01 | Mitsubishi Electric Corp | 差動形電流源回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207677A (ja) * | 1982-05-28 | 1983-12-03 | Nec Ic Microcomput Syst Ltd | ペアｍｏｓトランジスタの製造方法 |
-
1986
- 1986-10-23 JP JP61250801A patent/JPS63105507A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207677A (ja) * | 1982-05-28 | 1983-12-03 | Nec Ic Microcomput Syst Ltd | ペアｍｏｓトランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212929A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体集積回路 |
| JPH0322564A (ja) * | 1989-06-20 | 1991-01-30 | Mitsubishi Electric Corp | ソース結合電界効果トランジスタ差動回路 |
| JPH03177062A (ja) * | 1989-12-05 | 1991-08-01 | Mitsubishi Electric Corp | 差動形電流源回路 |
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