JPS6269684A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6269684A JPS6269684A JP20891085A JP20891085A JPS6269684A JP S6269684 A JPS6269684 A JP S6269684A JP 20891085 A JP20891085 A JP 20891085A JP 20891085 A JP20891085 A JP 20891085A JP S6269684 A JPS6269684 A JP S6269684A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- fet
- gate electrode
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電界効果トランジスタ（以下ＦＥＴと略す）
による差動増幅回路を持つ半導体集積回路に関するもの
である。
による差動増幅回路を持つ半導体集積回路に関するもの
である。
（従来の技術）
ガリウムヒ素を用いたデジタル集積回路や、アナログ集
積回路において、ＦＥＴによる差動増幅回路は、優れた
高速性能を有することから非常に重要な回路であシ、開
発が精力的に進められている。
積回路において、ＦＥＴによる差動増幅回路は、優れた
高速性能を有することから非常に重要な回路であシ、開
発が精力的に進められている。
以下図面を参照しながら、従来の差動増幅回路を持つ半
導体集積回路の一例について説明する。
導体集積回路の一例について説明する。
第２図は、従来の差動増幅回路の半導体集積回路におけ
るＦＥＴの平面配置図を示すものである。１はガリウム
ヒ素基板、２と３はそれぞれショットキー接合となる金
属による第１、第２のゲート電極、４はオーミック電極
となる金属による共通ソース電極、５と６はオーミック
電極となる金属による第１、第２のドレイン電極である
。電極２゜４．５によシ第１０ＦＥＴが構成されておシ
、電極３，４．６によシ第２のＦＥＴが構成されている
。
るＦＥＴの平面配置図を示すものである。１はガリウム
ヒ素基板、２と３はそれぞれショットキー接合となる金
属による第１、第２のゲート電極、４はオーミック電極
となる金属による共通ソース電極、５と６はオーミック
電極となる金属による第１、第２のドレイン電極である
。電極２゜４．５によシ第１０ＦＥＴが構成されておシ
、電極３，４．６によシ第２のＦＥＴが構成されている
。
（発明が解決しようとする問題点）
一般に差動増幅回路を高利得とするには、ＦＥＴの相互
コンダクタンスを上げるため、ケゝ−ト幅を大きくする
必要がある。しかし、ケゞ−ト幅の大きいＦＥＴ対は、
ウェハ面一トの不純物濃度の不均一性を反映しやすく、
２個のＦＥＴ間の電気的特性の差が顕著となり、理想的
な差動増幅動作をしなくなってしまう。従って大きなゲ
ート幅を持っＦＥＴからなる差動増幅回路の半導体集積
回路では、歩留りが悪いという大きな問題点を有してい
た。
コンダクタンスを上げるため、ケゝ−ト幅を大きくする
必要がある。しかし、ケゞ−ト幅の大きいＦＥＴ対は、
ウェハ面一トの不純物濃度の不均一性を反映しやすく、
２個のＦＥＴ間の電気的特性の差が顕著となり、理想的
な差動増幅動作をしなくなってしまう。従って大きなゲ
ート幅を持っＦＥＴからなる差動増幅回路の半導体集積
回路では、歩留りが悪いという大きな問題点を有してい
た。
本発明は、上記問題点に鑑み、大きなゲート幅を有しな
がら、電気的特性のそろったＦＥＴ対を有する半導体集
積回路を提供するものである。
がら、電気的特性のそろったＦＥＴ対を有する半導体集
積回路を提供するものである。
（問題点を解決するための手段）
上記問題点を解決するために、本発明の半導体集積回路
は、ソース電極を共通とするＦＥＴ対を、ゲート幅方向
に２組並べて配置し、ケ９−ト電極どうし、ドレイン電
極どうしを平面上でたすきがけに接続して構成される。
は、ソース電極を共通とするＦＥＴ対を、ゲート幅方向
に２組並べて配置し、ケ９−ト電極どうし、ドレイン電
極どうしを平面上でたすきがけに接続して構成される。
（作用）
本発明は、上記した構成により、ウェハ面上の不純物濃
度の不均一による影響が、複数のＦＥＴのたすきかけ接
続により平均化される。従って等測的に大きなゲート幅
を持っＦＥＴでも、特性のそろったＦＥＴ対を得ること
ができる。
度の不均一による影響が、複数のＦＥＴのたすきかけ接
続により平均化される。従って等測的に大きなゲート幅
を持っＦＥＴでも、特性のそろったＦＥＴ対を得ること
ができる。
（実施例）
以下本発明の一実施例を、図面を参照しながら説明する
。
。
第１図は、半導体集積回路のＦＥＴの平面配置図を示し
たものである。第１図において、１はガリウムヒ素基板
であり、２，３，７．８はそれぞれショットキー接合と
なる金属による第１、第２、第３、第４のゲート電極で
あり、４，９はそれぞれオーミック電極となる金属によ
る第１、第２のソース電極であシ、５ 、６ 、１．０
、１１はそれぞれオーミック電極となる金属による第
１、第２、第３、第４のドレイン電極である。第１のゲ
ート電極２と第１のソース電極４と第１のドレイン電極
５により第１０ＦＥＴが構成され、第２のケ９−ト電極
３と第１のソース電極４と第２のドレイン電極６により
第２０ＦＥＴが構成され、上記第１０ＦＥＴと第２のＦ
ＥＴで第１０ＦＥＴ対が構成されている。さらに、第３
のゲート電極７と第２のソース電極９と第３のドレイン
電極１０により第３のＦＥＴが構成され、第４のゲート
電極８と第２のソース電極９と第４のドレイン電極１１
により第４のＦＥＴが構成され、上記第３のＦＥＴと第
４のＦＥＴで第２０ＦＥＴ対が構成されている。第１の
ＦＥＴ対と第２のＦＥＴ対は、ゲート幅方向に並べて配
置されている。ここで、第１のゲート電極２と第４のゲ
ート電極８、第２のゲート電極３と第３のゲート電極７
はそれぞれ互いに接続されており、また第１のソース電
極４と第２のソース電極９も互いに接続されている。さ
らに、第１のドレイン電極５と第４のドレイン電極１１
、第２のドレイン電極６と第３のドレイン電極１０もそ
れぞれ互いに接続されている。
たものである。第１図において、１はガリウムヒ素基板
であり、２，３，７．８はそれぞれショットキー接合と
なる金属による第１、第２、第３、第４のゲート電極で
あり、４，９はそれぞれオーミック電極となる金属によ
る第１、第２のソース電極であシ、５ 、６ 、１．０
、１１はそれぞれオーミック電極となる金属による第
１、第２、第３、第４のドレイン電極である。第１のゲ
ート電極２と第１のソース電極４と第１のドレイン電極
５により第１０ＦＥＴが構成され、第２のケ９−ト電極
３と第１のソース電極４と第２のドレイン電極６により
第２０ＦＥＴが構成され、上記第１０ＦＥＴと第２のＦ
ＥＴで第１０ＦＥＴ対が構成されている。さらに、第３
のゲート電極７と第２のソース電極９と第３のドレイン
電極１０により第３のＦＥＴが構成され、第４のゲート
電極８と第２のソース電極９と第４のドレイン電極１１
により第４のＦＥＴが構成され、上記第３のＦＥＴと第
４のＦＥＴで第２０ＦＥＴ対が構成されている。第１の
ＦＥＴ対と第２のＦＥＴ対は、ゲート幅方向に並べて配
置されている。ここで、第１のゲート電極２と第４のゲ
ート電極８、第２のゲート電極３と第３のゲート電極７
はそれぞれ互いに接続されており、また第１のソース電
極４と第２のソース電極９も互いに接続されている。さ
らに、第１のドレイン電極５と第４のドレイン電極１１
、第２のドレイン電極６と第３のドレイン電極１０もそ
れぞれ互いに接続されている。
一般に、ショットキー接合型ＦＥＴでは、その電気的特
性は、ゲート電極直下の不純物濃度およびその深さ方向
の分布によって決まってしまう。ウェハ上で生ずるこれ
らの不均一性により、一般にウェハ上のＦＥＴのゲート
幅が大きくなるほど、２個のＦＥＴの特性をそうえるこ
とが困難になる。しかし、本実施例における上記構成で
は、半分のゲート幅を持つ４個のＦＥＴを平面上で、田
の字形に並べて配置し、対角線方向に各ＦＥＴの電極を
それぞれ並列接続し、電気的特性を平均化して２個のＦ
Ｅ’ｌ’を得ているので、この２個のＦＥＴは電気的特
性がよくそろい、大きな利得を持った差動増幅回路を構
成することができる。このように、高利得を得るために
ＦＥＴのゲート幅を犬きくしても、高い歩留りの差動増
幅回路の半導体集積回路を実現することができる。
性は、ゲート電極直下の不純物濃度およびその深さ方向
の分布によって決まってしまう。ウェハ上で生ずるこれ
らの不均一性により、一般にウェハ上のＦＥＴのゲート
幅が大きくなるほど、２個のＦＥＴの特性をそうえるこ
とが困難になる。しかし、本実施例における上記構成で
は、半分のゲート幅を持つ４個のＦＥＴを平面上で、田
の字形に並べて配置し、対角線方向に各ＦＥＴの電極を
それぞれ並列接続し、電気的特性を平均化して２個のＦ
Ｅ’ｌ’を得ているので、この２個のＦＥＴは電気的特
性がよくそろい、大きな利得を持った差動増幅回路を構
成することができる。このように、高利得を得るために
ＦＥＴのゲート幅を犬きくしても、高い歩留りの差動増
幅回路の半導体集積回路を実現することができる。
なお、本実施例では、ＦＥＴをショットキー接合型ＦＥ
Ｔとしたが、ＦＥＴを耐接合型ＦＥＴ 、 ＭＯ８型Ｆ
ＥＴとしても良いことはもちろんである。さらに、本実
施例ではゲート幅を半分にしたＦＥ’ｌ’を２個並列接
続しているが、ゲート幅を１／ｎにしたＦＥＴを（Ｃ八 ｎ個並列接続してもよい。
Ｔとしたが、ＦＥＴを耐接合型ＦＥＴ 、 ＭＯ８型Ｆ
ＥＴとしても良いことはもちろんである。さらに、本実
施例ではゲート幅を半分にしたＦＥ’ｌ’を２個並列接
続しているが、ゲート幅を１／ｎにしたＦＥＴを（Ｃ八 ｎ個並列接続してもよい。
（発明の効果）
以上のように本発明は、第１、第２、第３．第４のケ９
−ト電極を方向をそろえて、田の字形に配置し、第１の
ゲート電極と第２０ゲート電極の間に第１のソース電極
、第３のゲート電極と第４０ゲート電極の間に第２のソ
ース電極を設け、第１、第２、第３、第４のドレイン電
極を第１、第２、第３、第４０ゲート電極の外側にそれ
ぞれ配置し、対角線上のゲート電極どうし、ドレイン電
極どうしをたすきかけに接続して、一対のＦＥＴを構成
することにより、ウェハ面」二に不純物分布の不均一が
あっても、電気的特性のそろったケ９−ト幅の大きい一
対のＦＥＴを構成することができる。
−ト電極を方向をそろえて、田の字形に配置し、第１の
ゲート電極と第２０ゲート電極の間に第１のソース電極
、第３のゲート電極と第４０ゲート電極の間に第２のソ
ース電極を設け、第１、第２、第３、第４のドレイン電
極を第１、第２、第３、第４０ゲート電極の外側にそれ
ぞれ配置し、対角線上のゲート電極どうし、ドレイン電
極どうしをたすきかけに接続して、一対のＦＥＴを構成
することにより、ウェハ面」二に不純物分布の不均一が
あっても、電気的特性のそろったケ９−ト幅の大きい一
対のＦＥＴを構成することができる。
第１図は、本発明の一実施例における半導体集積回路の
ＦＥＴの平面配置図、第２図は、従来の半導体集積回路
のＦＥＴの平面配置図である。 １・・・ガリウムヒ素基板、２・・・第１のケゞ−ト電
極、３・・・第２のゲート電極、４・・・第１のソース
電極、５・・・第１のドレイン電極、６・・・第２のド
レイン電極、７・・・第３のゲート電極、８・・・第４
のゲート電極、９・・・第２のソース電極、１． Ｏ・
・・第３のドレイン電極、１１・・・第４のドレイン電
極。 第１図 ス １ ・・力”リウム１１ｔ５反 ７ ・浦３の ｙ
゛−ト噂り鴛ｙ第２図
ＦＥＴの平面配置図、第２図は、従来の半導体集積回路
のＦＥＴの平面配置図である。 １・・・ガリウムヒ素基板、２・・・第１のケゞ−ト電
極、３・・・第２のゲート電極、４・・・第１のソース
電極、５・・・第１のドレイン電極、６・・・第２のド
レイン電極、７・・・第３のゲート電極、８・・・第４
のゲート電極、９・・・第２のソース電極、１． Ｏ・
・・第３のドレイン電極、１１・・・第４のドレイン電
極。 第１図 ス １ ・・力”リウム１１ｔ５反 ７ ・浦３の ｙ
゛−ト噂り鴛ｙ第２図
Claims (1)
- 半導体基板上に、第１のドレイン電極、第１のゲート電
極、第１の共通ソース電極、第２のゲート電極、第２の
ドレイン電極がこの順序で配置されて一対の第１、第２
の電界効果トランジスタが構成され、前記各電極にそれ
ぞれ隣接して、第３のドレイン電極、第３のゲート電極
、第２の共通ソース電極、第４のゲート電極、第４のド
レイン電極が、前記各電極と同一方向にこの順序で配置
されて一対の第３、第４の電界効果トランジスタが構成
され、前記第１の共通ソース電極と第２の共通ソース電
極が互いに接続されるとともに、第１のドレイン電極と
第４のドレイン電極、第２のドレイン電極と第３のドレ
イン電極、第１のゲート電極と第４のゲート電極、第２
のゲート電極と第３のゲート電極がそれぞれたすきがけ
に互いに接続されてなることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20891085A JPS6269684A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20891085A JPS6269684A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269684A true JPS6269684A (ja) | 1987-03-30 |
Family
ID=16564143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20891085A Pending JPS6269684A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269684A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212929A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体集積回路 |
| JPH04146667A (ja) * | 1990-10-09 | 1992-05-20 | Mitsubishi Electric Corp | 半導体装置 |
| KR100336880B1 (ko) * | 1998-06-26 | 2003-01-15 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시소자의게이트전극형성방법 |
| KR100336884B1 (ko) * | 1998-06-30 | 2003-06-09 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시소자 |
| KR100336885B1 (ko) * | 1998-06-30 | 2003-06-12 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시소자 |
-
1985
- 1985-09-24 JP JP20891085A patent/JPS6269684A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212929A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体集積回路 |
| JPH04146667A (ja) * | 1990-10-09 | 1992-05-20 | Mitsubishi Electric Corp | 半導体装置 |
| KR100336880B1 (ko) * | 1998-06-26 | 2003-01-15 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시소자의게이트전극형성방법 |
| KR100336884B1 (ko) * | 1998-06-30 | 2003-06-09 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시소자 |
| KR100336885B1 (ko) * | 1998-06-30 | 2003-06-12 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시소자 |
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