CN111510131B - 一种无参考时钟的时钟数据恢复电路 - Google Patents

一种无参考时钟的时钟数据恢复电路 Download PDF

Info

Publication number
CN111510131B
CN111510131B CN202010616919.9A CN202010616919A CN111510131B CN 111510131 B CN111510131 B CN 111510131B CN 202010616919 A CN202010616919 A CN 202010616919A CN 111510131 B CN111510131 B CN 111510131B
Authority
CN
China
Prior art keywords
triode
signal
phase
frequency
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010616919.9A
Other languages
English (en)
Other versions
CN111510131A (zh
Inventor
王腾佳
徐豪杰
李浩明
李国儒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Chengxin Technology Co ltd
Original Assignee
Hangzhou Chengxin Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Chengxin Technology Co ltd filed Critical Hangzhou Chengxin Technology Co ltd
Priority to CN202010616919.9A priority Critical patent/CN111510131B/zh
Publication of CN111510131A publication Critical patent/CN111510131A/zh
Application granted granted Critical
Publication of CN111510131B publication Critical patent/CN111510131B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及一种无参考时钟的时钟数据恢复（CDR）电路，所述电路的一个实施方式包括：第一鉴相器、第二鉴相器、鉴频器、译码器、电荷泵、二阶环路滤波器和正交压控振荡器；其中，第一鉴相器、第二鉴相器、鉴频器组成鉴频鉴相器，鉴频鉴相器、译码器、电荷泵、二阶环路滤波器和正交压控振荡器依次连接，正交压控振荡器向鉴频鉴相器进行反馈。该实施方式将电路的鉴频过程与鉴相过程完全分开从而使CDR电路具有更高的鲁棒性。

Description

一种无参考时钟的时钟数据恢复电路
技术领域
本发明涉及电子技术领域，尤其涉及一种无参考时钟的时钟数据恢复电路。
背景技术
无参考时钟的CDR（Clock Data Recovery，时钟数据恢复电路）应用于高速接口通信中，通过将数据重新采样后驱动输出，作用是降低高频时钟抖动、电源噪声、信道反射或衰减引起的传输误码率提升。CDR的架构主要依据鉴频鉴相方式区分，包括BBPD（一种非线性鉴相器）、Linear PD（线性鉴相器）等。其中有一类最经典同时也是最常见的CDR架构是Pottbacker于1992年提出的，如图1所示，其基本原理是利用高速触发器（即图1中的PD）进行鉴相，利用相位正交的两个时钟信号进行鉴频，然后鉴频信号与鉴相信号相加后得到控制电压（图1中的Vc），控制振荡器（图1中的VCO）改变频率和相位。
在图1中，data in NRZ表示待恢复的输入信号，NRZ表示非归零编码（Non ReturnZero Code），PD（CL、D、Q1分别为时钟输入端、数据输入端和输出端）、QPD（CL、D、Q2分别为时钟输入端、数据输入端和输出端）均为鉴相器，FD为鉴频器（CL、D、Q3分别为时钟输入端、数据输入端和输出端），PD、QPD和FD可以合称鉴频鉴相器（Phase/Frequency Detector）。从Q1输出的信号为鉴相信号（也可称为Q1信号），从Q3输出的信号为鉴频信号（也可称为Q3信号）。Filter将Q1信号与Q3信号相加后进行低通滤波，T/4表示1/4时钟周期的延迟线。
学术界、工业界在上述架构基础上进行不断改进，例如2015年日本富士通实验室公布的光通信重采样芯片等。
在现有的CDR架构中，鉴频信号、鉴相信号到控制电压的转化电路较为简单，直接将鉴频信号与鉴相信号相加，进而生成控制电压信号，但是现有架构要求鉴频信号与鉴相信号控制的电流镜匹配良好，否则会引起额外的抖动，恶化CDR的性能，甚至造成锁定错误。下面说明原因。
Pottbacker型CDR的锁定过程可分为锁频、锁相过程，锁频过程CDR环路受Q1信号、Q3信号的共同作用，锁相过程仅受控于Q1信号。以图1为例，可以将数据（即输入信号）和两个正交时钟信号（即VCO直接输出的时钟信号CK和经过延迟线得到的时钟信号CKQ）的相对相位关系（即边沿关系）分为四种，即图2所示的①、②、③、④四种区间。
图2是本发明实施例中输入信号和正交时钟信号的波形示意图，①、②、③、④四种区间分别为第一区间、第二区间、第三区间、第四区间，每一区间的长度均为时钟信号周期的1/4。具体而言，假设时钟信号的频率大于输入信号DATA（即图1中的data in NRZ），则DATA边沿相对CK边沿向右移动，由于鉴相环路的作用，Q1在①、②区间时为低电平（以下以-1表示），在③、④区间时为高电平（以下以1表示）。Q3在①、②区间时为1，在③、④区间时为零（即中间电平，此时对CDR环路无影响）。则可看出，锁频时，Q1与Q3之和在①、②区间时为零，在③、④区间时为1；锁相时，Q3为零，环路仅受Q1控制，因此环路最终将锁定到CK的下降沿。可以理解，图2中的DATA 仅示出边沿，上方箭头指示频率锁定点，下方箭头表示使用DATA对时钟信号采样。上述1、-1、零为逻辑电平。
该架构的关键点在于，锁频到锁相的转换过程必须保证Q3能够从1或-1变为零。在图1所示的架构中，数据与时钟的相对频差为零时，理论上DATA的相位只可能在③或者④区间（当时钟信号初始频率大于输入信号频率时），因为在①、②区间Q1和Q3信号相加为零，此时鉴频环路不做动作，不进行频率调整。但是实际情况中，由于Q1和Q3可能因存在过量相位产生失配，在①、②区间Q1和Q3之和不能归零，导致在①、②区间提前锁频。之后在③、④区间由于Q1和Q3之和不为零，使得继续进行频率调整，从而造成锁频无法结束，导致Q3在1和-1之间抖动，恶化CDR的性能。可以看到，图1架构要求鉴频信号与鉴相信号良好匹配，否则鲁棒性较差，但在实际高频电路中因过量相位的可能存在导致很难满足这一要求。
针对以上不足，需要提供一种更具鲁棒性的CDR电路。
发明内容
本发明要解决的技术问题是：提供一种不需将鉴频信号与鉴相信号相加从而具有更高鲁棒性的CDR电路。
为了解决上述技术问题，本发明提供了一种无参考时钟的时钟数据恢复电路。
本发明实施例的无参考时钟的时钟数据恢复电路可以包括：第一鉴相器、第二鉴相器、鉴频器、译码器、电荷泵、二阶环路滤波器和正交压控振荡器；其中，待恢复的输入信号分别进入第一鉴相器的时钟输入端和第二鉴相器的时钟输入端，正交压控振荡器反馈的第一时钟信号进入第一鉴相器的数据输入端，正交压控振荡器反馈的、与第一时钟信号正交的第二时钟信号进入第二鉴相器的数据输入端，第一鉴相器通过比较所述输入信号与第一时钟信号的相位输出鉴相信号，第二鉴相器通过比较所述输入信号与第二时钟信号的相位输出相位比较信号；鉴相信号进入鉴频器的时钟输入端，相位比较信号进入鉴频器的数据输入端，鉴频器使用鉴相信号的边沿对相位比较信号采样产生鉴频信号；译码器根据输入的鉴频信号、鉴相信号以及预设逻辑生成译码差分信号向电荷泵发送，电荷泵根据输入的译码差分信号产生电流信号，电流信号经二阶环路滤波器滤波之后形成控制信号，正交压控振荡器在控制信号的作用下输出第一时钟信号与第二时钟信号。
优选地，所述鉴频信号和所述鉴相信号都是差分信号；所述鉴频信号包括第一端口鉴频信号和第二端口鉴频信号，所述鉴相信号包括第一端口鉴相信号和第二端口鉴相信号。
优选地，译码器包括：第一放大器、第二放大器、第一与非门和第二与非门；其中，第一放大器的负极输入端与第二放大器的正极输入端连接，第一放大器的输出端与第一与非门的第一输入端连接；第一与非门的输出端与第二与非门的第一输入端连接，第二放大器的输出端与第二与非门的第二输入端连接；第一放大器的正极输入端用于接入第一端口鉴频信号，第二放大器的负极输入端用于接入第二端口鉴频信号，第一与非门的第二输入端用于接入第一端口鉴相信号和第二端口鉴相信号。
优选地，第一放大器和第二放大器都包括：第一三极管、第二三极管、第一电阻、第二电阻以及第一电流源。
优选地，第一与非门和第二与非门都包括：第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第三电阻、第四电阻以及第二电流源。
优选地，译码器的所述预设逻辑为：译码差分信号中的正端信号为第一结果和第二结果的或运算结果；其中，第一结果为第一端口鉴频信号和第一端口鉴相信号的与运算结果，第二结果为第二端口鉴频信号的非运算结果。
优选地，电荷泵包括：第八三极管、第九三极管、第十三极管、第十一三极管、第三电流源、第四电流源以及第五电流源。
优选地，二阶环路滤波器包括依次串联的第一电容、第二电容和第五电阻。
优选地，第一电容的容值大于第二电容。
优选地，所述输入信号为非归零NRZ信号。
本发明的上述技术方案具有如下优点：对现有的CDR架构进行创新，在鉴频鉴相器（包括第一鉴相器、第二鉴相器和鉴频器）和电荷泵之间增加译码器，用来对鉴频鉴相器输出的鉴频信号和鉴相信号进行译码处理，通过译码器的内在逻辑使得CDR的鉴频过程与鉴相过程完全分开，即鉴频过程与鉴相信号无关、鉴相过程与鉴频信号无关，从而解决现有技术中需要将鉴频信号与鉴相信号相加、并需要二者良好匹配（但实践中很难实现）否则频率无法锁定的缺陷。在本发明实施例中，避免鉴频信号与鉴相信号相加，不需要二者良好匹配，因此不会因可能存在的过量相位导致锁频无法结束。
附图说明
图1是现有技术中Pottbacker型CDR架构示意图；
图2是本发明实施例中输入信号和正交时钟信号的波形示意图；
图3是本发明实施例中无参考时钟的时钟数据恢复电路的架构示意图；
图4是本发明实施例中无参考时钟的时钟数据恢复电路的原理示意图；
图5是本发明实施例中译码器的原理示意图；
图6是本发明实施例中第一放大器或第二放大器的原理示意图；
图7是本发明实施例中第一与非门或第二与非门的原理示意图；
图8是本发明实施例中电荷泵的原理示意图；
图9是本发明实施例的行为级仿真效果示意图；
图10是本发明实施例的控制电压信号仿真效果示意图；
图11是本发明实施例的采样后输出数据眼图示意。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
图3是本发明实施例中无参考时钟的时钟数据恢复电路的架构示意图，图4是本发明实施例中无参考时钟的时钟数据恢复电路的原理示意图，如图3、4所示，本发明实施例的无参考时钟的时钟数据恢复电路可以包括：第一鉴相器PD1、第二鉴相器PD2、鉴频器FD、译码器、电荷泵CP、二阶环路滤波器Loop Filter和正交压控振荡器QVCO。其中，图3中的PD包括PD1和PD2。
工作过程中，待恢复的输入信号DATA分别进入第一鉴相器PD1的时钟输入端和第二鉴相器PD2的时钟输入端，正交压控振荡器QVCO反馈的第一时钟信号CK进入第一鉴相器的数据输入端，正交压控振荡器QVCO反馈的、与第一时钟信号CK正交的第二时钟信号CKQ进入第二鉴相器PD2的数据输入端。第一鉴相器PD1通过比较输入信号DATA与第一时钟信号CK的相位输出鉴相信号PH，第二鉴相器PD2通过比较输入信号DATA与第二时钟信号CKQ的相位输出相位比较信号。可以理解，在上述过程中，第一鉴相器PD1使用输入信号DATA对第一时钟信号CK进行采样得到鉴相信号PH，第二鉴相器PD2使用输入信号DATA对第二时钟信号CKQ进行采样得到相位比较信号。优选地，输入信号可以是NRZ信号。
鉴相信号PH进入鉴频器FD的时钟输入端，相位比较信号进入鉴频器PD的数据输入端，鉴频器使用鉴相信号的边沿对相位比较信号采样产生鉴频信号FR。实际应用中，第一鉴相器PD1、第二鉴相器PD2、鉴频器FD均可以基于高速触发器（如D触发器）实现。这样，即可形成鉴频环路和鉴相环路。鉴频环路包括：FD——译码器——CP——Loop Filter——QVCO——PD1——FD以及FD——译码器——CP——Loop Filter——QVCO——PD2——FD，鉴相环路包括：PD1——译码器——CP——Loop Filter——QVCO——PD1。另外，在本发明实施例中，鉴频信号FR和鉴相信号PH都是差分信号；鉴频信号FR包括第一端口鉴频信号FRP（正端信号）和第二端口鉴频信号FRN（负端信号），鉴相信号PH包括第一端口鉴相信号PHP（正端信号）和第二端口鉴相信号PHN（负端信号）。需要说明的是，实际场景中，鉴频信号FR的电平可以是-1、1、零，鉴相信号PH的电平可以是-1、1。
鉴频信号FR与鉴相信号PH进入译码器，译码器根据输入的鉴频信号FR、鉴相信号PH以及预设逻辑生成译码差分信号（其中的正端信号为UPP，负端信号为UPN）向电荷泵CP发送。作为一个优选方案，上述逻辑可以是：译码差分信号中的正端信号UPP为第一结果和第二结果的或运算结果；其中，第一结果为第一端口鉴频信号FRP和第一端口鉴相信号PHP的与运算结果，第二结果为第二端口鉴频信号FRN的非运算结果，即UPP=FRP*PHP+FRN’，可以理解，*表示与运算，+表示或运算，’表示非运算。对应于该逻辑的真值表如下所示（其中的#表示任意值）：
FR=1 PH=# UPP=1
FR=0 PH=1 UPP=1
FR=0 PH=-1 UPP=-1
FR=-1 PH=# UPP=-1
可以看到，当FR为1或-1时，鉴频信号FR控制环路，电路处于锁频状态，此时鉴相信号PH的值完全不起作用；当FR为零时，鉴相信号PH控制环路，电路处于锁相状态，此时鉴频信号FR不起作用。这样，本发明通过该译码器实现了锁频过程与锁相过程的完全分开，避免了现有技术中需要将锁频信号FR与锁相信号PH相加、进而要求二者匹配良好的缺陷，保证电路不会因过量相位的存在而无法锁频，有利于减小额外抖动，提升CDR性能。另外，通过上述设置，能够将现有的Pottbacker架构中锁频、锁相过程的六种状态（即FR可以为1、-1、零三种状态与PH可以为1、-1两种状态所组合成的六种状态）简化到上述真值表中的四种状态，简化了CDR电路的锁频锁相逻辑。
图5是本发明实施例中译码器的原理示意图，使用该电路能够实现上述逻辑。如图5所示，译码器包括：第一放大器U1、第二放大器U2、第一与非门G1和第二与非门G1。其中，第一放大器U1的负极输入端与第二放大器U2的正极输入端连接，第一放大器U1的输出端与第一与非门G1的第一输入端连接；第一与非门G1的输出端与第二与非门G2的第一输入端连接，第二放大器U2的输出端与第二与非门G2的第二输入端连接。可以看到，第一放大器U1的正极输入端用于接入第一端口鉴频信号FRP，第二放大器U2的负极输入端用于接入第二端口鉴频信号FRN，第一与非门G1的第二输入端用于接入第一端口鉴相信号PHP和第二端口鉴相信号PHN，第二与非门G2的输出端可以输出译码差分信号UPP和UPN。在本发明实施例中，Vcm表示参考电平。
图6是本发明实施例中第一放大器或第二放大器的原理示意图。如图6所示，第一放大器U1或第二放大器U2可以包括：第一三极管T1、第二三极管T2、第一电阻R1、第二电阻R2以及第一电流源I1。其中，第一电阻R1的一端与第二电阻R2的一端连接，第一电阻R1另一端连接第一三极管T1的集电极，第二电阻R2另一端连接第二三极管T2的集电极，第一三极管T1与第二三极管T2的发射极相互连接，并连接第一电流源I1的一端，第一电流源I1的另一端接地。第一三极管T1与第二三极管T2的基极分别为放大器的正极输入端（由vin+指示）和负极输入端（由vin-指示），图6中的vout+和vout-指示放大器的输出端。
图7是本发明实施例中第一与非门或第二与非门的原理示意图，如图7所示，第一与非门G1或第二与非门G2可以包括：第三三极管T3、第四三极管T4、第五三极管T5、第六三极管T6、第七三极管T7、第三电阻R3、第四电阻R4以及第二电流源I2。其中，第三电阻R3的一端与第四电阻R4的一端连接，同时连接第五三极管T5的集电极。第三电阻R3的另一端连接第三三极管T3的集电极，第四电阻R4的另一端连接第四三极管T4的集电极。第三三极管T3与第四三极管T4的发射极相互连接，并且连接第六三极管T6的集电极。第五三极管T5的发射极连接第七三极管T7的集电极，第六三极管T6与第七三极管T7的发射极相互连接，同时连接第二电流源I2的一端，第二电流源I2的另一端接地。在图7中，A、A’为与非门的第一输入端，B、B’为与非门的第二输入端，Y、Y’为与非门的输出端。可以看到，第一与非门G1或第二与非门G2中均采用NPN型三极管。
通过上述电路实现的译码器为高速译码器，能够工作在25GHz的高频环境。可以理解，以上译码器逻辑，译码器电路、放大器电路以及与非门电路均为优选实现方式，并不对其它可行的实现方式形成任何限制。
从译码器输出的译码差分信号UPP和UPN进入电荷泵CP，电荷泵CP可以根据输入的译码差分信号UPP和UPN产生电流信号。实际应用中，可以采用NPN三极管作为开关管来构建电荷泵CP，从而支持高频工作。图8是本发明实施例中电荷泵的原理示意图，如图8所示，电荷泵CP可以包括：第八三极管T8、第九三极管T9、第十三极管T10、第十一三极管T11、第三电流源I3、第四电流源I4以及第五电流源I5。其中，第八三极管T8与第九三极管T9的集电极相互连接，同时连接第三电流源I3的一端以及第四电流源I4的一端，第四电流源I4的另一端接地；第十三极管T10与第十一三极管T11的集电极相互连接；第八三极管T8与第十一三极管T11的发射极相互连接，同时连接第五电流源I5的一端，第五电流源I5的另一端接地。第八三极管T8与第十三极管T10的基极用于输入UPP信号，第九三极管T9与第十一三极管T11的基极用于输入UPN信号，vout指示电荷泵的输出端。可以理解，以上仅为电荷泵可选的一种实现电路，并不对其它实现电路形成任何限制。
电荷泵CP输出的电流信号经二阶环路滤波器Loop Filter之后形成控制信号（即控制电压信号），正交压控振荡器QVCO在控制信号的作用下输出第一时钟信号CK与第二时钟信号CKQ并分别向第一鉴相器PD1和第二鉴相器PD2反馈。二阶环路滤波器Loop Filter的结构可参照图3，可以看到，二阶环路滤波器Loop Filter可以包括依次串联的第一电容C1、第二电容C2和第五电阻（即图3内Loop Filter中的电阻），滤波器设计时可以使第一电容C1的容值远大于第二电容C2（上述远大于可以根据实际需求量化），例如第一电容C1的容值是第二电容C2容值的16倍。这样，可以使滤波器具有较大环路带宽，实际应用中，二阶环路滤波器带宽可以达到10MHz，相位裕度50°。
一般地，上述二阶环路滤波器Loop Filter为低通滤波器，其长期摆率由第一电容C1决定，短期摆率由第二电容C2决定。长期摆率能够决定长期时间内信号相位的变化率以及变化方向，短期摆率能够决定短期内信号相位的变化率以及变化方向，具体应用中，摆率越大，控制电压的变化幅度越大，信号相位或频率的变化越大。通过设置上述滤波器，实现了时域响应的快速充电过程，能够消除CDR电路从锁频到锁相的转换过程中可能存在的过量相位。
在本发明实施例的无参考时钟的时钟数据恢复电路的锁频过程中，以时钟信号（CK和CKQ）频率大于输入信号频率为例：在图2所示的①、②区间，鉴频信号FR为1，译码器输出的UPP信号为1，由于鉴频环路的作用，正交压控振荡器QVCO输出的时钟信号频率会降低；在③、④区间，鉴频信号FR为零，鉴相信号PH为1，译码器输出的UPP信号为1，正交压控振荡器QVCO输出的时钟信号频率也会降低。可见，本发明实施例的无参考时钟的时钟数据恢复电路能够在①、②、③、④区间实现锁频，与现有电路只能在③、④区间锁频相比，能够加快锁频速度。
在从锁频到锁相的转换过程中，以时钟信号频率大于输入信号频率为例：如果锁频过程在③或④区间结束，则转换过程与现有架构相同。如果锁频过程在①或②结束，则可能存在的过量相位差可以通过二阶环路滤波器Loop Filter滤除。因此，即使锁频过程在①或②结束，输入信号相位仍然会收敛使得鉴频信号FR为零。本发明实施例电路的锁相过程与现有架构相同，此处不再赘述。
图9是本发明实施例的行为级仿真效果示意图，在图9中，横坐标为时间，单位是微秒；纵坐标为电压，单位是伏特。其中，时钟信号频率（初始频率）为25GHz，输入信号频偏100MHz，仿真锁定过程中的鉴频信号FR、鉴相信号PH以及二阶环路滤波器输出的控制电压信号Vout_CP的仿真结果如图9所示。可以看到，环路初始状态是锁频阶段，电荷泵向二阶环路滤波器充电，使Vout_CP恒定摆率上升；当时钟信号与输入信号的频率接近时，环路从锁频状态向锁相状态转换，此实施例中出现了过量相位，通过过量相位锁定，Vout_CP呈现逐渐收敛振荡的波形。环路最终进入锁相阶段，Vout_CP、PH信号呈现周期特性，周期长度、Vout_CP的变化幅度与环路参数相关；FR信号归零，这可以作为环路的锁定指示信号。由此可见，即时存在过量相位，本发明实施例的CDR电路也可以成功锁频。
图10是本发明实施例的控制电压信号仿真效果示意图，图11是本发明实施例的采样后输出数据眼图示意，以上两种仿真均为电路级仿真。在图10中，横坐标为时间，单位是微秒；纵坐标为电压，单位是伏特。在图11中，采样后输出数据指的是利用从输入信号中恢复出来的时钟信号对输入信号进行采样输出的数据，横坐标为时间，单位是皮秒；纵坐标为电压，单位是毫伏。在电路级仿真中，设计时钟信号初始频率为25GHz，输入数据带有1MHz的正弦抖动，从图10、图11可见本发明实施例的CDR电路工作良好。
综上所述，在本发明实施例的技术方案中，对现有的CDR架构进行创新，在鉴频鉴相器和电荷泵之间增加译码器，用来对鉴频鉴相器输出的鉴频信号和鉴相信号进行译码处理，通过译码器的内在逻辑使得CDR的鉴频过程与鉴相过程完全分开，即鉴频过程与鉴相信号无关、鉴相过程与鉴频信号无关，从而解决现有技术中需要将鉴频信号与鉴相信号相加、并需要二者良好匹配否则频率无法锁定的缺陷。在本发明实施例中，避免鉴频信号与鉴相信号相加，不需要二者良好匹配，因此不会因可能存在的过量相位导致锁频无法结束。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (5)

1.一种无参考时钟的时钟数据恢复电路，其特征在于，包括：第一鉴相器、第二鉴相器、鉴频器、译码器、电荷泵、二阶环路滤波器和正交压控振荡器；其中，
待恢复的输入信号分别进入第一鉴相器的时钟输入端和第二鉴相器的时钟输入端，正交压控振荡器反馈的第一时钟信号进入第一鉴相器的数据输入端，正交压控振荡器反馈的、与第一时钟信号正交的第二时钟信号进入第二鉴相器的数据输入端，第一鉴相器通过比较所述输入信号与第一时钟信号的相位输出鉴相信号，第二鉴相器通过比较所述输入信号与第二时钟信号的相位输出相位比较信号；
鉴相信号进入鉴频器的时钟输入端，相位比较信号进入鉴频器的数据输入端，鉴频器使用鉴相信号的边沿对相位比较信号采样产生鉴频信号；所述鉴频信号和所述鉴相信号都是差分信号；所述鉴频信号包括第一端口鉴频信号和第二端口鉴频信号，所述鉴相信号包括第一端口鉴相信号和第二端口鉴相信号；
译码器根据输入的鉴频信号、鉴相信号以及预设逻辑生成译码差分信号向电荷泵发送，电荷泵根据输入的译码差分信号产生电流信号，电流信号经二阶环路滤波器滤波之后形成控制信号，正交压控振荡器在控制信号的作用下输出第一时钟信号与第二时钟信号；以及
译码器包括：第一放大器、第二放大器、第一与非门和第二与非门；其中，第一放大器的负极输入端与第二放大器的正极输入端连接，第一放大器的输出端与第一与非门的第一输入端连接；第一与非门的输出端与第二与非门的第一输入端连接，第二放大器的输出端与第二与非门的第二输入端连接；第一放大器的正极输入端用于接入第一端口鉴频信号，第二放大器的负极输入端用于接入第二端口鉴频信号，第一与非门的第二输入端用于接入第一端口鉴相信号和第二端口鉴相信号；
译码器的所述预设逻辑为：译码差分信号中的正端信号为第一结果和第二结果的或运算结果；其中，第一结果为第一端口鉴频信号和第一端口鉴相信号的与运算结果，第二结果为第二端口鉴频信号的非运算结果；
二阶环路滤波器包括第一电容、第二电容和第五电阻，其中，第一电容和第五电阻串联，第一电容和第五电阻在整体上与第二电容并联，第一电容的容值大于第二电容。
2.如权利要求1所述的电路，其特征在于，第一放大器和第二放大器都包括：第一三极管、第二三极管、第一电阻、第二电阻以及第一电流源；其中，
第一电阻的一端与第二电阻的一端连接，第一电阻另一端连接第一三极管的集电极，第二电阻另一端连接第二三极管的集电极，第一三极管与第二三极管的发射极相互连接，并连接第一电流源的一端，第一电流源的另一端接地，第一三极管与第二三极管的基极分别为放大器的正极输入端和负极输入端。
3.如权利要求1所述的电路，其特征在于，第一与非门和第二与非门都包括：第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第三电阻、第四电阻以及第二电流源；其中，
第三电阻的一端与第四电阻的一端连接，同时连接第五三极管的集电极，第三电阻的另一端连接第三三极管的集电极，第四电阻的另一端连接第四三极管的集电极，第三三极管与第四三极管的发射极相互连接，并且连接第六三极管的集电极，第五三极管的发射极连接第七三极管的集电极，第六三极管与第七三极管的发射极相互连接，同时连接第二电流源的一端，第二电流源的另一端接地；第三三极管的基极和第四三极管的基极为与非门的第一输入端，第六三极管的基极和第七三极管的基极为与非门的第二输入端，第三三极管的集电极和第四三极管的集电极为与非门的输出端。
4.如权利要求1所述的电路，其特征在于，电荷泵包括：第八三极管、第九三极管、第十三极管、第十一三极管、第三电流源、第四电流源以及第五电流源；其中，
第八三极管与第九三极管的集电极相互连接，同时连接第三电流源的一端以及第四电流源的一端，第四电流源的另一端接地；第十三极管与第十一三极管的集电极相互连接；第八三极管与第十一三极管的发射极相互连接，同时连接第五电流源的一端，第五电流源的另一端接地，第八三极管与第十三极管的基极用于输入译码差分信号中的正端信号，第九三极管与第十一三极管的基极用于输入码差分信号中的负端信号，第八三极管的集电极为电荷泵的输出端，第三电流源的另一端连接电源，第十一三极管的集电极连接电源。
5.如权利要求1-4任一所述的电路，其特征在于，所述输入信号为非归零NRZ信号。
CN202010616919.9A 2020-07-01 2020-07-01 一种无参考时钟的时钟数据恢复电路 Active CN111510131B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010616919.9A CN111510131B (zh) 2020-07-01 2020-07-01 一种无参考时钟的时钟数据恢复电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010616919.9A CN111510131B (zh) 2020-07-01 2020-07-01 一种无参考时钟的时钟数据恢复电路

Publications (2)

Publication Number Publication Date
CN111510131A CN111510131A (zh) 2020-08-07
CN111510131B true CN111510131B (zh) 2020-12-11

Family

ID=71865044

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010616919.9A Active CN111510131B (zh) 2020-07-01 2020-07-01 一种无参考时钟的时钟数据恢复电路

Country Status (1)

Country Link
CN (1) CN111510131B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI768690B (zh) * 2021-01-29 2022-06-21 瑞昱半導體股份有限公司 無參考時脈之時脈資料回復裝置及其方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694088A (en) * 1996-07-08 1997-12-02 Maxim Integrated Products, Inc. Phase locked loop with improved phase-frequency detection
CN1938951A (zh) * 2004-03-29 2007-03-28 皇家飞利浦电子股份有限公司 快速相位频率检测器设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6724619B2 (ja) * 2016-07-15 2020-07-15 富士通株式会社 信号再生回路、電子装置及び信号再生方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694088A (en) * 1996-07-08 1997-12-02 Maxim Integrated Products, Inc. Phase locked loop with improved phase-frequency detection
CN1938951A (zh) * 2004-03-29 2007-03-28 皇家飞利浦电子股份有限公司 快速相位频率检测器设备

Also Published As

Publication number Publication date
CN111510131A (zh) 2020-08-07

Similar Documents

Publication Publication Date Title
US11632114B2 (en) Data-driven phase detector element for phase locked loops
US10587394B2 (en) High performance phase locked loop
US11804845B2 (en) Multi-modal data-driven clock recovery circuit
US10686584B2 (en) Quadrature and duty cycle error correction in matrix phase lock loop
US7016613B2 (en) Linear half-rate phase detector and clock and data recovery circuit
EP1738465B1 (en) Fast phase-frequency detector arrangement
US20180062827A1 (en) Lock detector for phase lock loop
US5432827A (en) Clock extraction circuit for fiber optic receivers
Masuda et al. A 12 Gb/s 0.9 mW/Gb/s wide-bandwidth injection-type CDR in 28 nm CMOS with reference-free frequency capture
US6909852B2 (en) Linear full-rate phase detector and clock and data recovery circuit
CN111510131B (zh) 一种无参考时钟的时钟数据恢复电路
KR101202084B1 (ko) 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로
CN113364452B (zh) 时钟数据恢复装置与时钟数据恢复方法
Cheng et al. Steady-state analysis of phase-locked loops using binary phase detector
US6950482B2 (en) Phase detector circuit for a phase control loop
US20050111589A1 (en) Method and circuit for sensing the transition density of a signal and variable gain phase detecting method and device
Aghababa et al. A High Speed and Power Controlled CMOS Edge Detector for 2.5 Gb/s Clock Recovery Circuit
Das DESIGN OF A PLL BASED, QUARTER RATE CDR FOR APPLICATION IN THE OC-1920 BAND FOR OPTICAL COMMUNICATION STANDARD
CN115580297A (zh) 一种极低抖动的锁相环电路及锁相环模块
CN114696597A (zh) 一种充电泵电路、鉴频鉴相器和改进型锁相环电路
WO2000014922A1 (en) Slew phase locked loop
Wu Low jitter design techniques for monolithic CMOS phase-locked and delay-locked systems
JP2003018139A (ja) クロック再生回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant