KR0163783B1 - 출력단에서 소모되는 동작 전류가 일정한 연산 증폭기 회로 - Google Patents

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Abstract

입력단(10)과 오차 보정 레벨 시프트단(20)과 출력단(30)이 조합되어 연산 증폭기 회로를 형성하며, 오차 보정 레벨 시프트단은 전류 미러 회로(MR13)의 입력 노드(CN5)와 연결된 인버팅 트랜지스터(MN5)를 포함하며, 입력단의 출력 전위 레벨에 응답하여 전류 미러 회로의 출력 노드(OUT11)에 연결된 정전류원(112)과 전류 미러 회로의 출력 전위 전압을 제어하며, 출력 노드(OUT11)의 출력 전위레벨이 인버팅 트랜지스터의 채널 도우핑 레벨의 변화에 영향받지 않도록 한다.

Description

출력단에서 소모되는 동작 전류가 일정한 연산 증폭기 회로
제1도는 종래의 연산 증폭기 회로도.
제2도는 본 발명에의한 제1연산 증폭기 회로도.
제3도는 본 발명에의한 제2연산 증폭기 회로도.
제4도는 본 발명에의한 제3연산 증폭기 회로도.
제5도는 본 발명에의한 제4연산 증폭기 회로도.
제6도는 본 발명에의한 제5연산 증폭기 회로도.
제7도는 본 발명에의한 제6연산 증폭기 회로도.
제8도는 본 발명에의한 제7연산 증폭기 회로도.
제9도는 본 발명에의한 제8연산 증폭기 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,20,30,40,50,60,70,80 : 입력단 12,22,32,42,52,62,72,82 : 출력단
11,21,31,41,51,61,71,81 : 레벨 시프트단
본 발명은 연산 증폭기에 관한 것으로, 특히 출력단을 통과하는 동작 전류가 일정한 연산 증폭기 회로에 관한 것이다.
연산 증폭기 회로의 일예는 일본 특개평 제4-76246호에 개시된 차동 증폭기 회로내에 있으며, 종래의 연산 증폭기 회로는 종래 차동 증폭기의 입력단 역할을 하였다.
제1도는 종래의 연산 증폭기 회로를 도시하며, 입력 단자(IN1, IN2)와 출력 단자(OUT1)와 하이 및 로우 전원 공급 라인(VH1, VL1)이 종래의 연산 증폭기 회로에 표시 되어있다.
종래의 연산 증폭기는 한쌍의 n채널 인헨스먼트형 전계효과 트랜지스터(M1/M2)와 한쌍의 p채널 인헨스먼트형 전계효과 트랜지스터(M3/M4)를 구비하며, 일본 특개평 제4-76246호에서는 한쌍의 p채널 인헨스먼트형 전계효과 트랜지스터(M3/M4)와 한쌍의 n채널 인헨스먼트형 전계효과 트랜지스터(M1/M2)를 제1차동쌍 및 제2차동쌍으로 칭한다. 입력 단자(IN1, IN2)는 전계효과 트랜지스터(M1, M3)의 게이트 전극과 전계효과 트랜지스터(M2, M4)의 게이트 전극에 각각 연결된다.
종래의 연산 증폭기 회로는 제1정전류원(I1)과 제2정전류원(I2)을 더 구비한다. 제1정전류원(I1)은 n채널 인헨스먼트형 전계효과 트랜지스터(M1, M2)의 소오스 노드와 로우 전원 공급라인(VL1)사이에 연결되며, 제2정전류원(I2)은 하이 전원 공급라인(VH1)과 p채널 인헨스먼트형 전계효과 트랜지스터(M3, M4)의 소오스 노드 사이에 연결된다.
종래의 연산 증폭기 회로는 제1전류 미러 회로(MR1)와 제2전류 미러 회로(MR2)를 더 구비하며, 제1전류 미러 회로(MR1)와 제2전류 미러 회로(MR2)는 각각 p채널 인헨스먼트형 전계효과 트랜지스터(M5/M6)의 병렬 조합과 p채널 인헨스먼트형 전계효과 트랜지스터(M7/M8)의 병렬조합으로 구성된다.
p채널 인헨스먼트형 전계효과 트랜지스터(M5)의 소오스 노드는 하이 전원 공급 라인(VH1)에 연결되고 드레인 노드는 n채널 인헨스먼트형 전계효과 트랜지스터(M1)의 드레인 노드와 연결되며, 또다른 p채널 인헨스먼트형 전계효과 트랜지스터(M6)의 소오스 노드는 하이 전원 공급 라인(VH1)에 연결되고 드레인 노드는 p채널 인헨스먼트형 전계효 과 트랜지스터(M4)의 드레인 노드와 연결된다. p채널 인헨스먼트형 전계효과 트랜지스터(M5, M6)의 게이트 전극은 n채널 인헨스먼트형 전계효과 트랜지스터(M1)의 드레인 노드에 연결된다.
반면에, p채널 인헨스먼트형 전계효과 트랜지스터(M7)의 소오스 노드는 하이 전원 공급 라인(VH1)에 연결되고 드레인 노드는 n채널 인헨스먼트형 전계효과 트랜지스터(M2)의 드레인 노드와 연결되며, 또다른 p채널 인헨스먼트형 전계효과 트랜지스터(M8)의 소오스 노드는 하이 전원 공급 라인(VH1)에 연결되고 드레인 노드는 p채널 인헨스먼트형 전계효과 트랜지스터(M3)의 드레인 노드(DN1)와 연결된다. p채널 인헨스먼트형 전계효과 트랜지스터(M7, M8)의 게이트 전극은 n채널 인헨스먼트형 전계효과 트랜지스터(M2)의 드레인 노드에 연결된다.
한쌍의 n채널 인헨스먼트형 전계효과 트랜지스터(M1, M2)는 제1 및 제2전류 미러 회로(MR1, MR2)를 통하여 한쌍의 p채널 인헨스먼트형 전계효과 트랜지스터(M3, M4)와 병렬로 연결되며, 입력 전위 범위가 넓다.
입력 단자(IN1, IN2)간의 전위차는 p채널 인헨스먼트형 전계효과 트랜지스터(M3)의 드레인 노드(DN1)에서의 소정 전위 레벨로 변환되며, 상기 전위 레벨은 전원 공급 라인(VH1)의 하이 전원 전압에 따라서 변화된다.
종래의 연산 증폭기 회로는 레벨 시프트단(VL1)을 더 구비하며, 레벨 시프트단(LV1)은 하이 전원 공급 라인(VH1)과 로우 전원 공급 라인(VL1)사이에 연결된 제3정전류원(13)과 p채널 인헨스먼트형 전계효과 트랜지스터(M9)로 이루어진다. p채널 인헨스먼트형 전계효과 트랜지스터(M9)의 게이트 전극은 p채널 인헨스먼트형 전계효과 트랜지스터(M3)의 드레인 노드(DN1)와 연결된다.
종래의 연산 증폭기 회로는 출력 버퍼단(BF1)을 더 구비하며, 출력 버퍼단(BF1)은 직렬로 연결되는 p채널 인헨스먼트형 전계효과 트랜지스터(M10)와 n채널 인헨스먼트형 전계효과 트랜지스터(M11)로 구성된다. 직렬로 연결된 전계효과 트랜지스터(M10, M11)은 하이 전원 공급 라인(VH1)과 로우 전원 공급 라인(VL1)사이에 연결되며, 출력 단자(OUT1)는 전계효과 트랜지스터(M10, M11)의 공통 드레인 노드에 연결된다. p채널 인헨스먼트형 전계효과 트랜지스터(M10)의 게이트 전극은 p채널 인헨스먼트형 전계효과 트랜지스터(M9)의 소오소 노드(SN1)와 연결되며, n채널 인헨스먼트형 전계효과 트랜지스터(M11)의 게이트 전극은 p채널 인헨스먼트형 전계효과 트랜지스터(M3)의 드레인 노드(ND1)에 연결된다.
레벨 시프트단(VL1)은 p채널 인헨스먼트형 전계효과 트랜지스터(M3)의 드레인 노드(DN1)에서의 전위 밤위를 p채널 인헨스먼트형 전계효과 트랜지스터(M9)의 소오스 노드(SN1)에서 다른 전위 범위가 되도록 변화시킨다. p채널 인헨스먼트형 전계효과 트랜지스터(M10)과 n채널 인헨스먼트형 전계효과 트랜지스터(M11)는 드레인 노드(DN1)에서의 전위 레벨과 소오스 노드(SN1)에서의 전위 레벨에 의하여 제어되며, 출력 단자(OUT1)에서의 전위 레벨을 즉각적으로 상승 또는 하강시킨다.
종래의 연산 증폭기 회로는 n채널 인헨스먼트형 전계효과 트랜지스터(M12, M13)로 구성된 제3전류 미러 회로(MR3)를 더 구비한다. n채널 인헨스먼트형 전계효과 트랜지스터(M12, M13)는 p채널 인헨스먼트형 전계효과 트랜지스터(M3, M4)의 드레인 노드(DN1, DN2)와 로우 전원 공급 라인(VL1)사이에 병렬로 연결되며, n채널 인헨스먼트형 전계효과 트랜지스터(M12, M13)의 게이트 전극은 드레인 노드(DN2)와 연결된다.
입력 단자(IN1)에서의 전위 레벨이 다른 입력 단자(IN2)에서의 전위 레벨보다 더 높다고 가정하면, 입력 단자(IN1)에서의 하이전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(M1)의 채널 컨덕턴스를 증가시키며, p채널 인헨스먼트형 전계효과 트랜지스터(M3)의 채널 컨덕턴스를 감소시킨다.
반면에, 입력 단자(IN2)에서의 로우 전위 레벨은 n채널 인헨스먼트형 전계 효과 트랜지스터(M2)의 채널 컨덕턴스를 감소시키며, p채널 인헨스먼트형 전계효과 트랜지스터(M4)의 채널 컨덕턴스를 증가시킨다.
결과적으로, 드레인 노드(DN3)의 전위 레벨은 감소하며, 드레인 노드(DN4)에서의 전위 레벨은 증가한다. 제1전류 미러 회로(MR1)는 드레인 노드(DN2, DN3)에 공급되는 전류를 증가시키며, 제2전류 미러 회로(MR2)는 드레인 노드(DN4, DN1)에 공급되는 전류를 감소시킨다.
증가된 전류는 드레인 노드(DN2)에서의 전위 레벨을 상승시키며, 제3전류 미러 회로(MR3)는 n채널 인헨스먼트형 전계효과 트랜지스터(M12, M13)의 채널 컨덕턴스를 증가시킨다. 또한, 제2전류 미러 회로(MR2)는 드레인 노드(DN1)에 공급되는 전류를 감소시키며, 입력 노드(IN1)에서의 하이 전위 레벨은 p채널 인헨스먼트형 전계효과 트랜지스터(M3)의 채널 컨덕턴스를 감소시킨다. 그 결과, 드레인 노드(DN1)에서의 전위 레벨은 하강한다.
드레인 노드(DN1)에서의 하강된 전위 레벨은 p채널 인헨스먼트형 전계효과 트랜지스터(M9)의 채널 컨덕턴스를 증가시키며, p채널 인헨스먼트형 전계효과 트랜지스터(M9)는 소오스 노드(SN1)에서의 전위 레벨을 하강시킨다. 따라서, 드레인 노드(DN1)와 소오스 노드(SN1) 에서의 전위 레벨은 상호 상이한 전위 범위로 저하되게 된다.
드레인 노드(DN1)에서의 하강된 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(M11)의 채널 컨덕턴스를 감소시키며, 소오스 노드(SN1)에서의 하강된 전위 레벨은 p채널 인헨스먼트형 전계효과 트랜지스터(M10)의 채널 컨덕턴스를 증가시킨다. 그 결과, 출력 버퍼단(BF1)은 출력 단자(OUT1)에서의 전위 레벨을 상승시킨다.
출력 단자(OUT1)에서의 전위 레벨은 p채널 인헨스먼트형 전계효과 트랜지스터(M10)의 소오스-드레인사이의 전압에 의하여 하이 전원 전압보다는 낮는 하이 레벨까지 상승하며, n채널 인헨스먼트형 전계효과 트랜지스터(M11)의 소오스-드레인 사이의 전압에 의하여 로우 전원 전압보다는 더 높은 로우 레벨까지 하강한다. 그 결과, 출력 버퍼단(BF1)의 출력 단자(OUT1)에서의 전원 레벨의 스윙폭이 넓어진다.
그러나, 종래의 연산 증폭기 회로에서는 출력 버퍼단(BF1)을 통과하는 동작 전류가 일정하지 않다는 것이 문제이다. 즉, 종래의 연산 증폭기 회로를 반도체 기판상에 집적시킴에 있어서, p형 불순물과 n형 불순물이 전계효과 트랜지스터(M1 내지 M13)의 채널 영역내로 선택적으로 주입되어 그 임계 전압을 조절한다. 그러나, 채널 영역 내로 주입되는 불순물의 양을 정확히 제어하는 것은 불가능하며, 따라서 전계효과 트랜지스터 임계치는 다소 유동적이게 된다. p채널 인헨스먼트형 전계효과 트랜지스터(M9)도 이러한 유동의 영향을 받으며, 그 임계치도 제품에 따라서 분산적이게 된다. 임계 레벨의 분산은 소오스 노드(SN1)에서의 전위 레벨 차이를 초래하며, p채널 인헨스먼트형 전계효과 트랜지스터(M10)의 채널 컨덕턴스는 소오스 노드(SN1)에서의 전위 레벨에 따라서 변화한다. 따라서, 분산적인 채널의 불순물 레벨은 p채널 인헨스먼트형 전계효과 트랜지스터(M10)의 채널 컨덕턴스에 영향을 미치며, 출력단(BF1) 을 통과하는 동작 전류를 변화시킨다.
따라서, 본 발명의 주요 목적은 출력단에서 소모되는 동작전류가 항상 일정한 연산 증폭기 회로를 제공하는 것이다.
목적을 이루기 위하여, 본 발명에서는 큰 저항을 갖는 정전류원을 사용하여 인버팅 트랜지스터의 유동 임계치로인한 전위 변화를 흡수할 것을 제안한다.
본 발명에서는, 제1 및 제2입력 노드사이의 입력 전위차의 크기에 따라서 변하는 제1전위 레벨을 제1출력 노드로 출력시키며, 제1 및 제2입력 노드에 연결되는 입력단과; 제1전윈 레벨을 제2출력 노드에서의 제2전위 레벨로 변환시키는 레벨 시프트단과; 제1전원 전압원에 연결되며, 제1출력 트랜지스터의 ON저항을 변화시키기위하여 제2출력 노드에 연결된 제어 노드를 갖는 제1출력 트랜지스터와, 제1출력 트랜지스터와 상기 제1전원 전압원의 전원 전압 레벨과는 상이한 제2전원 전압원사이에 연결되며, 제1출력 트랜지스터의 ON저항에 대하여 상보적으로 변화시키기위하여 제1출력 노드에 연결된 제어 노드를 갖는 제2출력 트랜지스터와, 입력 전위차에 대응하는 출력 전위 신호를 만들기 위하여 제1출력 트랜지스터와 제2출력 트랜지스터사이에 제공된 제3출력 노드를 포함하는 출력단으로 이루어지는 연산 증폭기 회로에 있어서, 레벨 시프트단은, 중간 노드에서 제1전위 레벨과 상보적으로 변하는 제3전위 레벨을 만들기위하여, 입력단의 제1출력 노드에 연결된 제어 노드를 갖는 인버팅 트랜지스터와, 제2출력 노드에서 제2전위 레벨을 만들기위하여, 제1 및 제2전류 미러 트랜지스터 각각은 중간 노드에 연결되는 제어 노드를 가지며, 인버팅 트랜지스터에 직렬로 연결된 제1전류 미러 트랜지스터와 제1전류 미러 트랜지스터에 병렬로 연결된 제2전류 미러 트랜지스터를 가지는 제1전류 미러 회로와, 제2출력 노드를 통하여 제2전류 미러 트랜지스터와 연결된 제1정전류원으로 이루어지는 연산 증폭기 회로를 제공하였다.
[실시예 1]
제2도에 있어서, 본 발명의 연산 증폭기 회로는 입력단(10)과 오차 보정 레벨 시프트단(11)과 출력단(12)으로 크게 이루어지며, 상기 입력단(10)과 오차 보정 레벨 시프트단(11)과 출력단(12)은 두 개의 상이한 전원 공급 라인(LH, LL)사이에서 병렬로 연결된다. 전력 공급 라인(LH)과 전력 공급 라인(LL)은 입력단(10)과 오차 보정 레벨 시프트단(11)과 출력단(12)에 하이 전원 전압(Vh)과 로우 전원 전압(V1)을 공급한다.
한쌍의 입력 노드(IN10/IN11)는 입력단(10)과 연관되며, 입력단(10)은 입력 노드(IN10/IN11)사이의 입력 전위차를 입력 전위차에 따라서 가변시켜 입력단(10)의 출력 노드(OUT10)에서의 소정 전위 레벨로 변환시킨다.
입력단(10)은, 전원 공급 라인(LH)과, 제1 및 제2전류 미러 회로(MR10/MR11)와 전원 공급 라인(LL)사이에 연결된 제1차동 회로(DF1)와 병렬로 연결된 제1전류 미러 회로(MR10)와 제2전류 미러 회로(MR11)를 포함한다.
n채널 인헨스먼트형 전계효과 트랜지스터(MN1, MN2)의 병렬조합과 정전류원(I10)은 제1차동 회로(DF1)를 형성하며, 입력노드(IN10, IN11)는 각각 n채널 인헨스먼트형 전계효과 트랜지스터(MN1, MN2)의 게이트 전극에 연결된다. n채널 인헨스먼트형 전계효과 트랜지스터(MN1, MN2)의 공통 소오스 노드는 정전류원(I10)과 연결되며, 전류는 정전류원(I10)을 통하여 전원 공급 라인(LL)으로 방전된다. n채널 인헨스먼트형 전계효과 트랜지스터(MN1, MN2)의 드레인 노드는 전류 입력 노드(CN1, CN2)의 역할을 하며, 제1정전류원(I10)은 전류 입력 노드(CN1, CN2)를 통과하는 전류의 양을 일정하게 유지한다. 따라서, n채널 인헨스먼트형 전계효과 트랜지스터(MN1, MN2)는 입력 노드(IN10, IN11)간의 전위차에 따라서, 이를 통과하는 전류를 상보적으로 변화시킨다.
제1전류 미러 회로(MR10)는 전원 공급 라인(LH)과 병렬로 연결된 한쌍의 p채널 인헨스먼트형 전계효과 트랜지스터(MP1/MP2)로 이루어지며, p채널 인헨스먼트형 전계효과 트랜지스터(MP1/MP2)의 게이트 전극은 전류 입력 노드(CN1)와 연결된다. 따라서, 전류 입력 노드(CN1)에서의 전위 레벨은 p채널 인헨스먼트형 전계효과 트랜지스터(MP1, MP2)의 채널 컨덕턴스에 영향을 미치며, 동시에 p채널 인헨스먼트형 전계효과 트랜지스터(MP1)를 통과하는 전류의 양과 p채널 인헨스먼트형 전계효과 트랜지스터(MP2)를 통과하는 전류의 양을 변화시킨다.
제2전류 미러 회로(MR11)는 전원 공급 라인(LH)과 병렬로 연결된 한쌍의 p채널 인헨스먼트형 전계효과 트랜지스터(MP3/MP4)로 이루어지며, p채널 인헨스먼트형 전계효과 트랜지스터(MP1, MP2)의 게이트 전극은 전류 입력 노드(CN2)와 연결된다. 따라서, 전류 입력 노드(CN2)에서의 전위 레벨은 p채널 인헨스먼트형 전계효과형 트랜지스터(MP3, MP4)의 채널 컨덕턴스에 영향을 미치며, 동시에 p채널 인헨스먼트형 전계효과 트랜지스터(MP3)를 통과하는 전류의 양과 p채널 인헨스먼트형 전계효과 트랜지스터(MP4)를 통과하는 전류의 양을 변화시킨다.
입력단(10)은 전원 공급 라인(LH)과 연결된 제2차동 회로(DF2)와 제2차동 회로(DF2)와 전원 공급 라인(LL)사이에 연결된 제3전류 미러 회로(MR12)를 더 포함한다.
정전류원(I11)과 p채널 인헨스먼트형 전계효과 트랜지스터(MP5, MP6)는 제2차동 회로(DF2)를 형성하며, 입력 노드(IN10, IN11)각각은 p채널 인헨스먼트형 전계효과 트랜지스터(MP5, MP6)의 게이트 전극과 연결된다. p채널 인헨스먼트형 전계효과 트랜지스터(MP5, MP6)의 공통 소오스 노드는 정전류원(I11)과 연결되며, 정전류원(I11)을 통하여 p채널 인헨스먼트형 전계효과 트랜지스터(MP5, MP6)로 전류가 공급된다. p채널 인헨스먼트형 전계효과 트랜지스터(MP5, MP6)의 드레인 노드는 전류 출력 노드(CN3, CN4)역할을 하며, 또한 전류 출력 노드(CN3)는 입력단(10)의 출력 노드(OUT10)역활도 한다. 제2정전류원(I11)은 p채널 인헨스먼트형 전계효과 트랜지스터(MP5, MP6)내로 공급되는 전류의 전체 전류의 양을 조절하며, 따라서 전류 출력 노드(CN3, CN4)에서는 일정 전류가 흐른다.
따라서, p채널 인헨스먼트형 전계효과 트랜지스터(MP5, MP6)는 입력 노드(IN10, IN11)사이의 전위차에 따라서 이를 통과하는 전류를 상보적으로 변화시킨다.
제3전류 미러 회로(MR12)는 전원 공급 라인(LL)과 병렬로 연결된 한쌍의 n채널 인헨스먼트형 전계 효과 트랜지스터(MN3/MN4)로 이루어지며, n채널 인헨스먼트형 전계효과 트랜지스터(MN3, MN4)의 게이트 전극은 전류 출력 노드(CN4)와 연결된다. 따라서, 전류 출력 노드(CN4)에서의 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN3, MN4)의 채널 컨덕턴스에 영향을 미치며, 동시에 n채널 인헨스먼트형 전계효과 트랜지스터(MN3)를 통과하는 전류의 양과 n채널 인헨스먼트형 전계효과 트랜지스터(MN4)를 통과하는 전류의 양을 변화시킨다. 제3전류 미러 회로(MR12)는 능동 부하의 역할을 한다.
p채널 인헨스먼트형 전계효과 트랜지스터(MP2, MP4)의 드레인 노드는 전류 출력 노드(CN4, CN3)와 연결되며, 전류 입력 노드(CN1/CN2)내로 유입되는 전류와 동일한 전류를 전류 출력 노드(CN3/CN4)에 공급한다. 따라서, 제1 및 제2전류 미러 회로(MR10, MR11)는 전류 입력 노드(CN1/CN2)에서의 전위 레벨을 전류 출력 노드(CN3/CN4)에서의 전위 베벨과 연계시키며, 제3전류 미러 회로(MR12)와 공조하여 출력 노드(OUT10)에서의 전위 레벨스윙폭을 크게한다.
오차 보정 레벨 시프트단(11)은 전원 공급 라인(LH)과 연결된 제4전류 미러 회로(MR13)와, 제4전류 미러 회로(MR13)와 전원 공급 라인(LL)사이에 연결된 제3정전류원(I12)과, 제4전류 미러 회로(MR13)와 전원 공급 라인(LL)사이에 연결된 n채널 인헨스먼트형 전계효과 트랜지스터(MN5)로 이루어진다.
제4전류 미러 회로(MR13)는 병렬 조합의 p채널 인헨스먼트형 전계효과 트랜지스터(MP9, MP10)로 이루어지며, p채널 인헨스먼트형 전계효과 트랜지스터(MP9, MP10)의 드레인 노드는 전류 출력노드(CN5, CN6)역할을 한다. 전류 출력 노드(CN5)는 p채널 인헨스먼트형 전계효과 트랜지스터(MP9, MP10)의 게이트 전극과 연결되며, p채널 인헨스먼트형 전계효과 트랜지스터(MP9, MP10)의 채널 컨덕턴스는 전류 출력 노드(CN5)에서의 전위 레벨에 따라서 동시적으로 변하게 된다. 다른 전류 출력 노드(CN6)는 오차 보정 레벨 시프트단(11)의 출력 노드(OUT11)역할을 한다.
출력단(12)은 전원 공급 라인(LH)에 연결된 p채널 인헨스먼트형 전계효과 트랜지스터(MP11)와, p채널 인헨스먼트형 전계효과 트랜지스터(MP11)와 전원 공급 라인(LL)사이에 연결된 n채널 인헨스먼트형 전계효과 트랜지스터(MN6)로 이루어진다. p채널 인헨스먼트형 전계효과 트랜지스터(MP11)의 게이트 전극은 출력 노드(OUT11)와 연결되며, 출력 노드(OUT10)는 n채널 인헨스먼트형 전계효과 트랜지스터(MN6)의 게이트 전극과 연결된다. 전계효과 트랜지스터(MP11, MN6)의 공통 드레인 노드는 연산 증폭기 회로의 출력 노드(OUT12)의 역할을 한다.
입력단(10)과 오차 보정 레벨 시프트단(11)은 각각 n채널 인헨스먼트형 전계효과 트랜지스터(MN6)와 p채널 인헨스먼트형 전계효과 트랜지스터(MP11)를 제어하며, 출력 노드(OUT12) 에서의 전위 레벨 스윙폭이 넓다.
출력단(12)을 통과하는 동작전류에 대하여, n채널 인헨스먼트형 전계효과 트랜지스터(MN5)의 채널 불순물의 변동에 따른 영향을 상술하겠다. 처음에, 종래 출력단(BF1)의 동작 전류(Iprt)는 다음식으로 주어진다.
이 때, VT는 (Vt9+Vt10+Vt11)이며, Vt 내지 Vt11은 전계 효과 트랜지스터(M9, M10, M11)의 임계치이며, B9, B10, B11은 트랜지스터(M9, M10, M11)의 게이트 산화막의 두께(Cox)와 캐리어 이동도(mu)와의 곱이며, W9, W10, W11은 트랜지스터(M9, M10, M11)의 채널폭이며, L9, L10, L11은 트랜지스터(M9, M10, M11)의 채널길이이며, Vdd는 하이 전압 라인(VH1)의 전위 레벨이며, I3는 정전류원(I3)으로부터 나오는 전류이다. 따라서, 식 1은 트랜지스터(M9 내지 M11)의 채널 불순물 레벨에 따라서 가변되는 VT를 포함하며, 채널 불순물의 변동은 동작 전류(Iprt)에 영향을 미친다.
반면에, 출력단(12)의 동작 전류(Ix)는 채널 불순물의 변동에의 한 영향을 받지않는다. 즉, 트랜지스터(MP10)를 통과하는 전류는 정전류원(I12)을 통과하는 전류(I12)의 양과 동일하며, 트랜지스터(MP9)를 통과하는 전류(I9)는 다음의 식으로 표시된다.
I9=(W9/L9)/(W10/L10)×I12 …‥ 식 2
여기서, W9와 W10은 p채널 인헨스먼트형 전계효과 트랜지스터(MP9, MP10)의 채널 폭이며, L9와 L10은 p채널 인헨스먼트형 전계효과 트랜지스터(MP9, MP10)의 채널 길이이다.
트랜지스터(MP5)를 통과하는 전류(I5)는 전류(I9)와 동일하다.
출력 노드(OUT10)에서의 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN5, MN6)의 게이트 전극에 공급되며, 트랜지스터(MN6)를 통과하는 전류(I6)는 식 3으로 주어진다.
I6=(W6/L6)/(W5/L5)×I9 …‥ 식 3
여기서, W6와 L6은 n채널 인헨스먼트형 전계효과 트랜지스터(MN5)의 채널 폭과 채널 길이이며, W5와 L5은 n채널 인헨스먼트형 전계효과 트랜지스터(MN6)의 채널 폭과 채널 길이이다. 전류(I6)는 동작 전류(Ix)와 동일하다. 식 2와 식3으로부터, 다음 식 4를 구한다.
Ix=I6=(W6/L6)/(W5/L5)×(W9/L9)/(W10/L10) …‥ 식 4
식 4는 트랜지스터의 임계치를 포함하지 않으며, 동작 전류(Ix)는 트랜지스터(MP9, MP10, MN5, MN6)의 채널 크기에 의하여 결정된다. 이러한 이유로, 채널 불순물의 변동이 발생하더라도, 동작전류는 일정하다.
연산 증폭기 회로는 다음과 같이 동작한다. 입력 노드(IN10)에서의 입력 전위 레벨이 다른 입력 노드(IN11)에서의 입력 전위 레벨보다 더 높게되면, 입력 단자(IN10)에서의 하이 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN1)의 채널 컨덕턴스를 증가시키며, p채널 인헨스먼트형 전계효과 트랜지스터(MP5)의 채널 컨덕턴스를 감소시킨다.
반면에, 입력 단자(IN11)에서의 로우 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN2)의 채널 컨덕턴스를 감소시키며, p채널 인헨스먼트형 전계효과 트랜지스터(MP6)의 채널 컨덕턴스를 증가시킨다.
그 결과, 전류 입력 노드(CN1)에서의 전위 레벨은 하강하며, 전류 입력 노드(CN2)에서의 전위 레벨은 상승한다. 제1전류 미러 회로(MR10)는 전류 입력 노드(CN1)와 전류 출력 노드(CN4)에 공급되는 전류를 증가시키며, 제2전류 미러 회로(MR11)는 전류 입력 노드(CN2)와 전류 출력 노드(CN3)에 공급되는 전류를 감소시킨다.
p채널 인헨스먼트형 전계효과 트랜지스터(MP6)의 증가된 채널 컨덕턴스와 제1전류 미러 회로(MR10)로부터 공급되어 증가된 전류는 전류 출력 노드(CN4) 의 전위 레벨을 상승시키며, 전류 출력 노드(CN4)의 증가된 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN3, MN4)의 채널 컨덕턴스를 증가시킨다.
반면에, 제2전류 미러 회로(MR11)는 전류 출력 노드(CN3)에 공급되는 전류를 감소시키며, 입력 노드(CN3)에 공급되는 전류를 감소시키며, 입력 노드(IN10)의 하이 전위 레벨은 p채널 인헨스먼트형 전계효과 트랜지스터(MP5)의 채널 컨덕턴스를 감소시킨다. 이는 전류 출력 노드(CN3)에서의 전위 레벨이 하강함을 의미한다. 또한, n채널 인헨스먼트형 전계효과 트랜지스터(MN3)의 증가된 채널 컨덕턴스는 전류 출력 노드(CN3)의 전위 레벨을 하강시킨다. 따라서 입력단(10)은 출력 노드(OUT10)의 전위 레벨을 하강시킨다.
출력 노드(OUT10)에서 하강된 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN5, MN6)의 채널 컨덕턴스를 감소시킨다.
n채널 인헨스먼트형 전계효과 트랜지스터(MN5)는 전류 출력 노드(CN5)의 전위 레벨을 상승시키며, 전류 출력 노드(CN5)에서의 증가된 전위 레벨을 상승시키며, 전류 출력 노드(CN5)에서의 증가된 전위 레벨은 p채널 인헨스먼트형 전계효과 트랜지스터(MP9, MP10)의 채널 컨덕턴스를 감소시킨다. p채널 인헨스먼트형 전계효과 트랜지스터(MP10)는 출력 노드(OUT11)의 전위 레벨을 하강시키며, p채널 인헨스먼트형 전계효과 트랜지스터(MP11)는 채널 컨덕턴스를 증가시킨다.
출력 노드(OUT10)에서의 하강된 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN6)를 OFF 시키며, p채널 인헨스먼트형 전계효과 트랜지스터(MP11)는 많은 양의 전류를 출력 노드(OUT2)에 공급한다. 많은 양의 전류는 출력 노드(OUT12)의 전위 레벨을 상승시킨다.
동작 전류의 양은 p채널 인헨스먼트형 전계효과 트랜지스터(MP9, MP10)간의 트랜지스터 사이즈 비율과, n채널 인헨스먼트형 전계효과 트랜지스터(MN5, MN6)간의 트랜지스터 사이즈 비율과, 제3정전류원(I12)에 의하여 결정된다.
반면에, 입력 노드(IN10)의 전위 레벨이 입력 노드(IN11)의 전위 레벨보다 더 낮아지면, 입력 단자(IN10)의 로우 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN1)의 채널 컨덕턴스를 감소시키며, p채널 인헨스먼트형 전계효과 트랜지스터(MP5)의 채널 컨덕턴스를 증가시킨다.
반면에, 입력 단자(IN11)의 하이 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN2)의 채널 컨덕턴스를 증가시키며, p채널 인헨스먼트형 전계효과 트랜지스터(MP6)의 채널 컨덕턴스를 감소시킨다.
그 결과, n채널 인헨스먼트형 전계효과 트랜지스터(MN1)는 전류 입력 노드(CN1)의 전위 레벨을 상승시키며, n채널 인헨스먼트형 전계효과 트랜지스터(MN2)는 전류 입력 노드(CN2)의 전위 레벨을 하강시킨다. 제1전류 미러 회로(MR10)는 전류 입력 노드(CN1)와 전류 출력 노드(CN4)에 공급되는 전류를 감소시키며, 제2전류 미러 회로(MR11)는 전류 입력 노드(CN2)와 전류 출력 노드(CN3)에 공급되는 전류를 증가시킨다.
p채널 인헨스먼트형 전계효과 트랜지스터(MP6)의 감소된 채널 컨덕턴스와 제1전류 미러 회로(MR10)로부터 공급되어 감소된 전류는 전류 출력 노드(CN4)의 전위 레벨을 하강시키며, 전류 출력 노드(CN4)의 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN3, MN4)의 채널 컨덕턴스를 감소시킨다.
반면에, 제2전류 미러 회로(MR11)는 전류 출력 노드(CN3)에 공급되는 전류를 증가시키며, 입력 노드(IN10)의 로우 전위 레벨은 p채널 인헨스먼트형 전계효과 트랜지스터(MP5)의 채널 컨덕턴스를 증가시킨다. 이는 전류 출력 노드(CN3)에서의 전위 레벨이 상승함을 의미한다. 또한, n채널 인헨스먼트형 전계효과 트랜지스터(MN3)의 감소된 채널 컨덕턴스는 전류 출력 노드(CN3)의 전위레벨을 상승시킨다. 따라서, 입력단(10)은 출력 노드(OUT10)의 전위 레벨을 상승시킨다.
출력 노드(OUT10)에서 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN5, MN6)의 채널 컨덕턴스를 증가시킨다. n채널 인헨스먼트형 전계효과 트랜지스터(MN5)는 전류 출력 노드(CN5)의 전위 레벨을 하강시키며, p채널 인헨스먼트형 전계효과 트랜지스터 (MP9, MP10)의 채널 컨덕턴스를 증가시킨다. p채널 인헨스먼트형 전계효과 트랜지스터(MP10)는 출력 노드 (OUT11)의 전위 레벨을 상승시키며, p채널 인헨스먼트형 전계효과 트랜지스터(MP11)는 채널 컨덕턴스를 감소시킨다. p채널 인헨스먼트형 전계효과 트랜지스터(MP11)는 최종적으로 OFF 된다.
출력 노드(OUT10)의 전위 레벨은 n채널 인헨스먼트형 전계효과 트랜지스터(MN6)를 ON시키며, 출력 노드(OUT12)의 전위 레벨을 하강시킨다.
따라서, 출력단(12)의 출력 노드(OUT12)에서의 전위 레벨은, p채널 인헨스먼트형 전계효과 트랜지스터(MP11)의 소오스-드레인 사이의 전압에 의하여 전원 공급 라인(LH)의 하이 전위 레벨보다는 낮은 하이 레벨과, n채널 인헨스먼트형 전계효과 트랜지스터(MN6)의 소오스-드레인 사이의 전압에 의하여 전원 공급 라인(LL)의 로우 전위 레벨보다는 높은 로우 레벨사이에서 스윙되게된다.
오차 보정 레벨 시프트단(11)에서 설명한것처럼, n채널 인헨스먼트형 전계효과 트랜지스터(MN5)의 채널 불순물 레벨이 제조시에 변동되더라도, 이는 동작 전류에 영향을 미치지 않으며, 출력단(12)은 목적하는 동작 전류를 유지한다. 또한, 입력단(10)은 입력 전위차에 따라서 출력 노드(OUT10)의 전위 레벨 스윙을 넓게하며, 오차보정 레벨 시프트단(11)은 출력단(12)의 출력 노드(OUT12)의 스위폭을 넓게한다.
실시예 1의 회로 소자는 다음과 같은 청구항 용어와 대응한다. n채널 인헨스먼트형 전계효과 트랜지스터(MN5)는 인버팅 트랜시스터의 역할을 하며, p채널 인헨스먼트형 전계효과 트랜지스터(MP9, MP10)는 제1 및 제2전류 미러 트랜지스터에 대응한다. p채널 인헨스먼트형 전계효과 트랜지스터(MP11)와 n채널 인헨스먼트형 전계효과 트랜지스터(MN6)는 각각 제1출력 트랜지스터와 제2출력 트랜지스터의 기능을 한다.
[실시예 2]
제3도에 있어서, 본 발명의 연산 증폭기 회로는 입력단(20)과, 오차 보정 레벨시프트단(21)과, 출력단(22)으로 크게 이루어진다. 입력단(20)과, 오차 보정레벨 시프트단(21)과, 출력단(22)은 전원 전압 라인(LH, LL)사이에 연결되며, 한쌍의 입력 노드(IN10/IN11)와 출력 노드(OUT12)는 각각 입력단(20)과 출력단(22)에 연결된다.
입력단(20)은 제1차동 회로(DF11)와, 제2차동 회로(DF12)와, 제1 내지 제3전류 미러 회로(MR15, MR16, MR17)로 이루어진다. 제1차동 회로(DF11)와, 제2차동 회로(DF12)와, 제1 내지 제3전류 미러 회로(MR15, MR16, MR17)의 회로구조가 실시예 1의 제1차동 회로(DF1)와, 제2차동 회로(DF2)와, 제1 내지 제3전류 미러 회로(MR10, MR11, MR12)와 유사하지만, 소자 트랜지스터의 채널 컨덕턴스 형태는 제1차동 회로(DF1)와, 제2차동 회로(DF2)와, 제1 내지 제3전류 미러 회로(MR10, MR11, MR12)와는 반대이며, 제2차동 회로(DF11)와, 제1 및 제2전류 미러 회로(MR15, MR16)를 통하여 제3전류 미러 회로와 제1차동 회로(DF11)로부터 전류가 흐른다. 이 때문에, 입력단(20)의 회로 소자의 번호는 입력단(10)의 소자 번호와 유사하며, 채널 컨덕턴스 형태를 표시하는 P와 N이 서로 반대로 되어 있다.
오차 보정 레벨 시프트단(21)도 실시예 1의 오차 보정 레벨 시프트단(11)의 회로 구조와 유사하다. 그러나, 오차 보정 레벨 시프트단(21)의 소자 트랜지스터는 오차 보정 레벨 시프트단(11)의 소자 트랜지스터와의 채널 컨덕턴스 형태가 상이하다. 이 때문에, 오차 보정 레벨 시프트단(21)의 회로 소자의 번호는 오차 보정 레벨 시프트단(11)의 소자 번호와 유사하며, 채널 컨덕턴스 형태를 표시하는 P 와 N이 서로 반대로 되어있다.
출력단(22)의 회로 구조는 출력단(12)의 회로 구조와 유사하며, 출력단(22)의 회로 소자의 번호는 출력단(12)의 소자 번호와 유사하며, 채널 컨덕턴스 형태를 표시하는 P와 N이 서로 반대로 되어있다.
또한, 채널 컨덕턴스의 형태를 반대로하여 제조된 연산 증폭기 회로는 실시예 1의 모든 장점을 취한다.
[실시예 3]
제4도에서, 본 발명의 또다른 연산 증폭기 회로는 입력단(30)과, 오차 보정 레벨 시프트단(31)과, 출력단(32)으로 이루어진다. 입력단(30)과, 오차 보정 레벨 시프트단(31)과, 출력단(32)은 전원 전압 라인(LH, LL)사이에 연결되며, 한쌍의 입력 노드(IN10/IN11)와 출력 노드(OUT12)는 각각 입력단(30)과 출력단(32)에 연결된다.
입력단(30)은 제1차동 회로(DF21)와, 제2차동 회로(DF22)와, 제1 내지 제3전류 미러 회로(MR21, MR22, MR23)로 이루어진다. 제1 내지 제3전류 미러 회로(MR21, MR22, MR23)는 제1 내지 제3전류 미러 회로(MR10, MR11, MR12)와 유사하며, 제1 내지 제3전류 미러 회로(MR21, MR22, MR23)의 회로 소자의 표시 번호는 제1 내지 제3전류 미러 회로(MR10, MR11, MR12)와 유사하다.
제1차동단(DF21)에 있어서 제1차동 회로(DF1)의 n채널 인헨스먼트형 전계효과 트랜지스터(MN1, MN2)는 n-p-n형 바이폴라 트랜지스터(BP1, BP2)로 대체되며, 제2차동단(DF22)에 있어서, p채널 인헨스먼트형 전계효과 트랜지스터(MP5, MP6)는 p-n-p형 바이폴라 트랜지스터(BP3, BP4)로 대체된다. 일반적으로 바이폴라 트랜지스터의 상호 컨덕턴스가 더 크다. 이 때문에 제1 및 제2차동 회로(DF21, DF22)의 이득은 제1 및 제2차동 회로(DF1, DF2)보다 더 크며, 따라서 정확도가 높다.
오차 보정 레벨 시프트단(31)과 출력단(32)의 회로 구조는 실시예 1과 유사하며, 오차 보정 레벨 시프트단(31)의 회로 소자와 출력단(32)의 회로 소자의 표시 번호는 그에 대응하는 오차 보정 레벨 시프트단(11)와 출력단(12)의 번호와 동일하다.
실시예 3의 연산 증폭기 회로는 실시예 1의 모든 장점을 취한다.
[실시예 4]
제5도에서, 본 발명의 또다른 연산 증폭기 회로는 입력단(40)과, 오차 보정 레벨 시프트단(41)과, 출력단(42)으로 이루어진다. 입력단(40)과, 오차 보정 레벨 시프트단(41)과, 출력단(42)은 전원 전압 라인(LH, LL)사이에 연결되며, 한쌍의 입력 노드(IN10/IN11)와 출력 노드(OUT12)는 각각 입력단(40)과 출력단(42)에 연결된다.
입력단(40)은 제1차동 회로(DF31)와, 제2차동 회로(DF32)와, 제1 내지 제3전류 미러 회로(MR31, MR32, MR33)로 이루어진다. 제1 내지 제3전류 미러 회로(MR31, MR32, MR33)는 실시예 2의 제1 내지 제3전류 미러 회로(MR15, MR16, MR17)와 유사하며, 제1 내지 제3전류 미러 회로(MR31, MR32, MR33)의 회로 소자의 표시 번호는 제1 내지 제3전류 미러 회로(MR15, MR16, MR17)와 동일하다.
제2차동단(DF32)에 있어서, 제1차동 회로(DF11)의 n채널 인헨스먼트형 전계효과 트랜지스터(MN5, MN6)는 n-p-n형 바이폴라 트랜지스터(BP11, BP12)로 대체되며, 제1차동단(DF31)에 있어서 p채널 인헨스먼트형 전계효과 트랜지스터(MP1, MP2)는 p-n-p형 바이폴라 트랜지스터(BP13, BP15)로 대체된다.
오차 보정 레벨 시프트단(41)과 출력단(42)의 회로 구조는 실시예 2와 유사하며, 오차 보정 레벨 시프트단(41)의 회로 소자와 출력단(42)의 회로 소자의 표시 번호는 그에 대응하는 오차 보정 레벨 시프트단(21)와 출력단(22)의 번호와 동일하다.
실시예 3의 연산 증폭기 회로는 실시예 2의 모든 장점을 취하며, 따라서 실시예 1의 장점도취한다.
[실시예 5]
제6도에서, 본 발명의 또다른 연산 증폭기 회로는 입력단(50)과 오차 보정 레벨 시프트단(51)과, 출력단(52)으로 이루어진다. 입력단(50)과, 오차 보정 레벨 시프트단(51)과, 출력단(52)은 전원 전압 라인(LH, LL)사이에 연결되며, 한쌍의 입력 노드(IN10/IN11)와 출력 노드(OUT12)는 각각 입력단(50)과 출력단(52)에 연결된다.
입력단(50)은 제1차동 회로(DF41)와, 제2차동 회로(DF42)와, 제1 내지 제3전류 미러 회로(MR41, MR42, MR43)로 이루어진다. 제1 및 제2차동 회로(DF41/DF42)와 제1 내지 제3전류 미러 회로(MR41, MR42, MR43)는 제1 및 제2차동 회로(DF1/DF2)와 제1 내지 제3전류 미러 회로(MR10, MR11, MR12)와 유사하며, 제1 및 제2차동 회로(DF41/DF42)의 회로 소자와 제1 내지 제3전류 미러 회로(MR41, MR42, MR43)의 회로 소자 표시 번호는 제1 및 제2차동 회로(DF1/DF2)와 제1 내지 제3전류 미러 회로(MR10, MR11, MR12)의 대응번호와 동일하다.
오차 보정 레벨 시프트단(51)에 있어서, n채널 인헨스먼트형 전계효과 트랜지스터(MN5)는 n-p-n형 바이폴라 트랜지스터(BP21)로 대체되며, 출력단(52) 에 있어서, n채널 인헨스먼트형 전계효과 트랜지스터(MN6)는 n-p-n형 바이폴라 트랜지스터(BP22) FH 대체된다. 그러나, 다른 회로 소자는 오차 보정 레벨 시프트단(11) 과 출력단(12)과 유사하다. 이 때문에, 다른 회로 소자의 표시 번호는 오차 보정 레벨 시프트단(51)과 출력단(52)에 대응하는 번호와 동일하게 표시된다.
n-p-n형 바이폴라 트랜지스터(BP21, BP22)의 상호 컨덕턴스는 n채널 인헨스먼트형 전계효과 트랜지스터(MN5, MN6)보다 더 크며, 출력 노드(OUT12)에서의 출력 전위 신호는 실시예 1보다 더 빠른 속도로 천이된다. 제6도의 연산 증폭기 회로는 실시예 1의 모든 장점을 취한다.
[실시예 6]
제7도에서, 본 발명의 또다른 연산 증폭기 회로는 입력단(60)과, 오차 보정 레벨 시프트단(61)과, 출력단(62)으로 이루어진다. 입력단(60)과 오차 보정 레벨 시프트단(61)과, 출력단(62)은 전원 전압 라인(LH, LL)사이에 연결되며, 한쌍의 입력 노드(IN10/IN11)와 출력 노드(OUT12)는 각각 입력단(60)과 출력단(62)에 연결된다.
입력단(60)은 제1차동 회로(DF51)와, 제2차동 회로(DF52)와, 제1 내지 제3전류 미러 회로(MR51, MR52, MR53)로 이루어진다. 제1 및 제2차동 회로(DF51/DF52)와 제1 내지 제3전류 미러 회로(MR51, MR52, MR53)는 제1 및 제2차동 회로(DF10/DF11)와 제1 내지 제3전류 미러 회로(MR15, MR16, MR17)와 유사하며, 제1 및 제2차동 회로(DF51/DF52)의 회로 소자와 제1 내지 제2전류 미러 회로(MR51, MR52, MR53)의 회로 소자 표시 번호는 제1 및 제2차동 회로(DF10/DF11)와 제1 내지 제3전류 미러 회로(MR15, MR16, MR17)의 대응번호와 동일하다.
오차 보정 레벨 시프트단(61)에 있어서 p채널 인헨스먼트형 전계효과 트랜지스터(MP5)는 p-n-p형 바이폴라 트랜지스터(BP31)로 대체되며, 출력단(62)에 있어서 n채널 인헨스먼트형 전계효과 트랜지스터(MN6)는 p-n-p형 바이폴라 트랜지스터(BP32)로 대체된다. 그러나, 다른 회로 소자는 오차 보정 레벨 시프트단(21)과 출력단(22)과 유사하다. 이 때문에, 다른 회로 소자의 표시 번호는 오차 보정 레벨 시프트단(21)과 출력단(22)에 대응하는 번호와 동일하게 표시된다.
p-n-p형 바이폴라 트랜지스터(BP31, BP32)의 상호 컨덕턴스는 p채널 인헨스먼트형 전계효과 트랜지스터(MP5, MP6)보다 더 크며, 출력 노드(OUT12) 에서의 출력 전위 신호는 실시예 2보다 더 빠른 속도로 천이된다. 제7도의 연산 증폭기 회로는 실시예 2의 모든 장점을 취한다.
[실시예 7]
제8도에서, 본 발명의 또다른 연산 증폭기 회로는 입력단(70)과, 오차 보정 레벨 시프트단(71)과, 출력단(72)으로 이루어진다. 입력단(70)과, 오차 보정 레벨 시프트단(71)과, 출력단(72)은 전원 전압 라인(LH, LL)사이에 연결되며, 한쌍의 입력 노드(IN10/IN11)와 출력 노드(OUT12)는 각각 입력단(70)과 출력단(72)에 연결된다.
실시예 7의 연산 증폭기는 실시예 3 및 실시예 5를 포함하며, 입력단(70)과, 오차 보정 레벨 시프트단(71)과, 출력단(72)은 입력단(30)과, 오차 보정 레벨 시프트단(51)과, 출력단(52)과 비슷하다. 이 때문에, 실시예 7의 회로 소자의 표시 번호는 실시예 3 및 실시예 5의 회로 소자에 대응된다.
입력단(70)의 입력 전위차는 출력 노드(OUT10)의 전위 신호로 빠르게 변환시키며, 오차 보정 레벨 시프트단(71)과, 출력단(72)은 고속으로 출력 노드(OUT12)의 전위 신호를 구동시킨다. 실시예 7의 연산 증폭기는 실시예 3 및 실시예 5의 장점을 취한다.
[실시예 8]
제9도에서, 본 발명의 도다른 연산 증폭기 회로는 입력단(80)과, 오차 보정 레벨 시프트단(81)과, 출력단(82)으로 이루어진다. 입력단(80)과, 오차 보정 레벨 시프트단(81)과, 출력단(82)은 전원 전압 라인(LH, LL)사이에 연결되며, 한쌍의 입력 노드(IN10/IN11)와 출력 노드(OUT12)는 각각 입력단(80)과 출력단(82)에 연결된다.
실시예 8의 연산 증폭기는 실시예 4 및 실시예 6을 포함하며, 입력단(80)과, 오차 보정 레벨 시프트단(81)과, 출력단(82)은 입력단(40)과, 오차 보정 레벨 시프트단(61)과, 출력단(62)과 비슷하다. 이 때문에, 실시예 8의 회로 소자의 표시 번호는 실시예 4 및 실시예 6의 회로 소자에 대응된다.
입력단(80)의 입력 전위차는 출력 노드(OUT10)의 전위 신호로 빠르게 변환시키며, 오차 보정 레벨 시프트단(81)과, 출력단(82)은 고속으로 출력 노드(OUT12)의 전위 신호를 구동시킨다. 실시예 7의 연산 증폭기는 실시예 4 및 실시예 6의 장점을 취한다.
본 발명의 소정 실시예를 예시하였지만, 당업자에게 있어서는 본 발명의 사상과 범위를 벗어남이없이 다양한 변화와 변형이 가능할 것이다.

Claims (6)

  1. 제1 및 제2입력 노드(IN10/IN11)사이의 입력 전위차의 크기에 따라서 변하는 제1전위 레벨을 제1출력 노드(OUT10)로 출력시키며, 상기 제1 및 제2입력 노드(IN10/IN11)에 연결되는 입력단(10; 20; 30; 40; 50; 60; 70; 80)과; 상기 제1전위 레벨을 제2출력 노드(OUT11)에서의 제2전위 레벨로 변환시키는 레벨 시프트단(11; 21; 31; 41; 51; 61; 71; 81)과; 제1전원 전압원(LH; LL)에 연결되며, 제1출력 트랜지스터의 ON저항을 변화시키기 위하여 상기 제2출력 노드(OUT11)에 연결된 제어 노드를 갖는 상기 제1출력 트랜지스터(MP11; MN11)와, 상기 제1출력 트랜지스터와 상기 제1전원 전압원의 전원전압 레벨과는 상이한 제2전원 전압원(LL; LH)사이에 연결되며, 상기 제1출력 트랜지스터의 상기 ON 저항에 대하여 상보적으로 변화시키기 위하여 상기 제1출력 노드에 연결된 제어 노드를 갖는 제2출력 트랜지스터(MN6; MP6; BP22; BP32) 와, 상기 입력 전위차에 대응하는 출력 전위 신호를 만들기 위하여 상기 제1출력 트랜지스터와 상기 제2출력 트랜지스터사이에 제공된 제3출력 노드(OUT12)를 포함하는 출력단(12; 22; 32; 42; 52; 62; 72; 82)으로 이루어지는 연산 증폭기 회로에 있어서, 상기 레벨 시프트단(11; 21; 31; 41; 51; 61; 71; 81)은 중간 노드(CN5)에서 상기 제1전위 레벨과 상보적으로 변하는 제3전위 레벨을 만들기 위하여, 상기 입력단의 제1출력 노드에 연결된 제어 노드를 갖는 인버팅 트랜지스터(MN5; MP5; BP21; BP31)와, 상기 제2출력 노드에서 상기 제2전위 레벨을 만들기 위하여, 제1 및 제2전류 미러 트랜지스터 각각은 상기 중간 노드에 연결되는 제어 노드를 가지며, 상기 인버팅 트랜지스터에 직렬로 연결된 상기 제1전류 미러 트랜지스터(MP9; MN9)와 상기 제1전류 미러 트랜지스터에 병렬로 연결된 상기 제2전류 미러 트랜지스터(MP10; MN10)를 가지는 제1전류 미러 회로와, 상기 제2출력 노드를 통하여 상기 제2전류 미러 트랜지스터와 연결된 제1정전류원(I12) 으로 이루어짐을 특징으로 하는 연산 증폭기 회로.
  2. 제1항에 있어서, 상기 입력단(10; 20; 30; 40; 50; 60; 70; 80)은 상기 제2전원 전압원(LL; LH)에 연결된 제2정전류원(I10)과, 제1 및 제2전류 노드(CN1/CN2)와 상기 제2정전류 사이에 병렬로 연결된 제1 및 제2차동 트랜지스터(MN1/MN2; MP1/MP2; BP1/BP2; BP13/BP14)를 가지며, 상기 입력 전위차에 응답하여 상기 제1 및 제2전류 노드에서 제4및 제5전위 레벨을 상보적으로 변화시키는 제1차동 회로(DF1; DF11; DF21; DF31; DF41; DF51)와, 상기 제1전원 전압원(LH; LL)에 연결된 제3정전류원(I11)과, 상기 제3정전류원과 제3및 제4전류 노드(CN3/CN4)사이에 연결된 제3및 제4차동 트랜지스터(MP5/MP6; MN5/MN6; BP3/BP4; BP11/BP12)를 가지며, 상기 입력 전위차에 응답하여 상기 제3및 제4전류 노드에서 제6및 제7전위 레벨을 상보적으로 변화시키며, 상기 제3전류 노드는 상기 제1출력 노드에 연결되는 제2차동 회로(DF2; DF12; DF22; DF32; DF42; DF52)와, 상기 제1전원 전압원(LH; LL)과 상기 제1 및 제4전류 노드사이에 병렬로 연결된 제3및 제4전류 미러 트랜지스터(MP/MP2; MN1/MN2)를 가지며, 상기 제4전위 레벨에 응답하여 상기 제1 및 제4전류 노드를 통과하는 제1 및 제2전류의 양을 동시적으로 변화시키는 제2전류 미러 회로(MR10; MR15; MR21; MR31; MR41; MR51)와, 상기 제1전원 전압원(LH; LL)과 상기 제2및 제3전류 노드사이에 병렬로 연결된 제5및 제6전류 미러 트랜지스터(MP3/MP4; MN/MN4)를 가지며, 상기 제5전위 레벨에 응답하여 상기 제2및 제3전류 노드를 통과하는 제3및 제4전류의 양을 동시적으로 변화시키는 제3전류 미러 회로(MR11; MR16; MR22; MR32; MR42; MR52)와, 상기 제3및 제4전류 노드와 상기 제2전원 전압원(LL; LH)사이에 연결된 제7및 제8전류 미러 트랜지스터(MN3/MN4; MP3/MP4)를 가지며, 상기 제6전위 레벨에 응답하여 상기 제4전류 노드에서 상기 제4및 제4전류 노드를 통과하는 제5및 제6전류의 양을 동시적으로 변화시키며, 상기 제2전류 미러 회로가 상기 제1 및 제2전류를 증감시키는 경우에, 상기 제5및 제6전류를 증감시키는 제4전류 미러 회로(MR12; MR17; MR23; MR33; MR43; MR53)로 이루짐을 특징으로하는 연산 증폭기 회로.
  3. 제2항에 있어서, 상기 제1 내지 제4차동 트랜지스터(MN1,MN2; MP1/MP2)와 상기 제1 내지 제8전류 미러 트랜지스터(MP9/ MP10/ MP1/ MP2/ MP3/ MP4/ MN3/ MN4; MN9/ MN10/ MN1/ MN2/ MN3/ MN4/ MP3/ MP4)와, 상기 제1 및 제2출력 트랜지스터(MP11/ MN6; MP6/ MN11)와, 상기 인버팅 트랜지스터(MN5; MP5)는 인헨스먼트형 전계효과 트랜지스터임을 특징으로하는 연산 증폭기 회로.
  4. 제2항에 있어서, 상기 제1 및 제2차동 트랜지스터(BP1/ BP2; BP13/ BP14)와 상기 제3및 제4차동 트랜지스터(BP3/ MP4; MP11/ MP12)는 바이폴라 트랜지스터와 상기 바이폴라 트랜지스터와 베이스 영역의 컨덕티브티 형태가 상이한 다른 바이폴라 트랜지스터이며, 상기 제1 내지 제8전류 미러 트랜지스터(MP9/ MP10/ MP1/ MP2/ MP3/ MP4/ MN3/ MN4; MN9/ MN10/ MN1/ MN2/ MN3/ MN4/ MP3/ MP4)와, 상기 인버팅 트랜지스터(MN5; MP5)와, 상기 제1 및 제2출력 트랜지스터(MP11/ MN6; MN11/ MP6)는 인헨스먼트형 전계효과 트랜지스터임을 특징으로하는 연산 증폭기 회로.
  5. 제2항에 있어선, 상기 제1 내지 제4차동 트랜지스터(MN1/ MN2/ MP5/ MP6; MP1/ MP2/ MN5/ MN6)와, 상기 제1 내지 제8전류 미러 트랜지스터(MP9/ MP10/ MP1/ MP2/ MP3/ MP4/ MN3/ MN4; MN9/ MN10/ MN1/ MN2/ MN3/ MN4/ MP3/ MP4)와, 상기 제1출력 트랜지스터(MP11/ MN11)는 각각 인헨스먼트형 전계효과 트랜지스터이며, 상기 인버팅 트랜지스터(BP21/ BP31)와 상기 제2출력 트랜지스터(BP22; BP32)는 바이폴라 트랜지스터임을 특징으로하는 연산 증폭기 회로.
  6. 제2항에 있어서, 상기 제1 및 제2차동 트랜지스터(BP1/ BP2; BP13/ BP14)와, 상기 인버팅 트랜지스터(BP21; BP31)와, 상기 제2출력 트랜지스터(BP22; BP32)각각은 제1베이스 컨덕티브티 형태의 제1바이폴라 트랜지스터이며, 상기 제3및 제4차동 트랜지스터(BP3/ BP4; BP11/ BP12)는 상기 제1베이스 컨덕티브티 형태와 반대인 제2베이스 컨덕티브티 형태의 제2바이폴라 트랜지스터이며, 상기 제1 내지 제8전류 미러 트랜지스터(MP9/ MP10/ MP1/ MP2/ MP3/ MP4/ MN3/ MN4; MN9/ MN10/ MN1/ MN2/ MN3/ MN4/ MP3/ MP4)와, 상기 제1출력 트랜지스터(MP11/ MN11)와 상기 제1출력 트랜지스터는 각각 인헨스먼트형 전계효과 트랜지스터임을 특징으로하는 연산 증폭기 회로.
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