KR960030536A - 출력단에서 소모되는 동작 전류가 일정한 연산 증폭기 회로 - Google Patents

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Abstract

입력단(10)과 오차 보정 레벨 시프트단(20)과 출력단(30)이 조합되어 연산 증폭기 회로를 형성하며, 오차 보정 레벨 시프트단은 전류 미러 회로(MR13)의 입력 노드(CN5)와 연결된 인버팅 트랜지스터(MN5)를 포함하며, 입력단의 출력 전위 레벨에 응답하여 전류 미러 회로의 출력 노드(OUT11)에 연결된 정전류원(112)과 전류 미러 회로의 출력 전위 전압을 제어하며, 출력 노드(OUT11)의 출력 전위 레벨이 인버팅 트랜지스터의 채널 도우핑 레벨의 변화에 영향받지 않도록 한다.

Description

출력단에서 소모되는 동작 전류가 일정한 연산 증폭기 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 제1연산 증폭기 회로도, 제4도는 본 발명에 의한 제3연산 증폭기 회로도.

Claims (6)

  1. 제1 및 제2입력 노드(IN10/IN11) 사이의 입력 전위차의 크기에 따라서 변하는 제1전위 레벨을 제1출력 노드(OUT10)로 출력시키며, 상기 제1 및 제2입력 노드(IN10/IN11)에 연결되는 입력단(10; 20; 30; 40; 50; 60; 70; 80)과; 상기 제1전위 레벨을 제2출력 노드(OUT11)에서의 제2전위 레벨로 변환시키는 레벨 시프트단(11; 21; 31; 41; 51; 61; 71;81)과; 제1전원 전압원(LH; LL)에 연결되며, 제1출력 트랜지스터의 ON저항을 변화시키기 위하여 상기 제2출력 노드(OUT11)에 연결된 제어 노드를 갖는 상기 제1출력 트랜지스터(MP11; MN11)와, 상기 제1출력 트랜지스터와 상기 제1전원전압원의 전원전압 레벨과는 상이한 제2전원 전압원(LL; LH)사이에 연결되며, 상기 제1출력 트랜지스터의 상기 ON 저항에 대하여 상보적으로 변화시키기 위하여 상기 제1출력 노드에 연결된 제어 노드를 갖는 제2출력 트랜지스터(MN6; MP6;BP22;BP32) 와, 상기 입력 전위차에 대응하는 출력 전위 신호를 만들기 위하여 상기 제1출력 트랜지스터와 상기 제2출력트랜지스터 사이에 제공된 제3출력 노드(OUT12)를 포함하는 출력단(12;22;32;42;52;62;72;82)으로 이루어지는 연산증폭기 회로에 있어서, 상기 레벨 시프트단(11; 21; 31; 41; 51; 61; 71; 81)은 중간 노드(CN5)에서 상기 제1전위 레벨과 상보적으로 변하는 제3전위 레벨을 만들기 위하여, 상기 입력단의 제1출력 노드에 연결된 제어 노드를 갖는 인버팅 트랜지스터(MN5; MP5;BP21;BP31)와, 상기 제2출력 노드에서 상기 제2전위 레벨을 만들기 위하여, 제1 및 제2전류 미러 트랜지스터 각각은 상기 중간 노드에 연결되는 제어 노드를 가지며, 상기 인버팅 트랜지스터에 직렬로 연결된 상기 제1전류미러 트랜지스터(MP9; MN9)와 상기 제1전류 미러 트랜지스터에 병렬로 연결된 상기 제2전류 미러 트랜지스터(MP10; MN10)를 가지는 제1전류 미러 회로와, 상기 제2출력 노드를 통하여 상기 제2전류 미러 트랜지스터와 연결된 제1정전류원(I12)으로 이루어짐을 특징으로 하는 연산 증폭기 회로.
  2. 제1항에 있어서, 상기 입력단(10; 20; 30; 40; 50; 60; 70; 80)은 상기 제2전원 전압원(LL; LH)에 연결된 제2정전류원(I10)과, 제1 및 제2전류 노드(CN1/CN2)와 상기 제2정전류 사이에 병렬로 연결된 제1 및 제2차동 트랜지스터(MN1/MN2; MP1/MP2;BP1/BP2;BP13/BP14)를 가지며, 상기 입력 전위차에 응답하여 상기 제1 및 제2전류 노드에서 제4및제5전위 레벨을 상보적으로 변화시키는 제1차동 회로(DF1; DF11; DF21; DF31; DF41; DF51)와, 상기 제1전원 전압원(LH;LL)에 연결된 제3정전류원(I11)과, 상기 제3정전류원과 제3및 제4전류 노드(CN3/CN4)사이에 연결된 제3및 제4차동 트랜지스터(MP5/MP6; MN5/MN6;BP3/BP4;BP11/BP12)를 가지며, 상기 입력 전위차에 응답하여 상기 제3및 제4전류 노드에서 제6및 제7전위 레벨을 상보적으로 변화시키며, 상기 제3전류 노드는 상기 제1출력 노드에 연결되는 제2차동 회로(DF2; DF12;DF22; DF32; DF42; DF52)와, 상기 제1전원 전압원(LH; LL)과 상기 제1 및 제4전류 노드사이에 병렬로 연결된 제3및 제4전류 미러 트랜지스터(MP/MP2; MN1/MN2)를 가지며, 상기 제4전위 레벨에 응답하여 상기 제1 및 제4전류 노드를 통과하는 제1 및 제2전류의 양을 동시적으로 변화시키는 제2전류 미러 회로(MR10; MR15; MR21; MR31; MR41; MR51)와, 상기 제1전원전압원(LH; LL)과 상기 제2및 제3전류 노드사이에 병렬로 연결된 제5및 제6전류 미러 트랜지스터(MP3/MP4; MN/MN4)를 가지며, 상기 제5전위 레벨에 응답하여 상기 제2및 제3전류 노드를 통과하는 제3및 제4전류의 양을 동시적으로 변화시키는제3전류 미러 회로(MR11; MR16; MR22; MR32; MR42; MR52)와, 상기 제3및 제4전류 노드와 상기 제2전원 전압원(LL; LH)사이에 연결된 제7및 제8전류 미러 트랜지스터(MN3/MN4; MP3/MP4)를 가지며, 상기 제6전위 레벨에 응답하여 상기 제4전류노드에서 상기 제4및 제4전류 노드를 통과하는 제5및 제6전류의 양을 동시적으로 변화시키며, 상기 제2전류 미러 회로가상기 제1 및 제2전류를 증감시키는 경우에, 상기 제5및 제6전류를 증감시키는 제4전류 미러 회로(MR12; MR17; MR23;MR33; MR43; MR53)로 이루짐을 특징으로하는 연산 증폭기 회로.
  3. 제2항에 있어서, 상기 제1 내지 제4차동 트랜지스터(MN1,MN2; MP1/MP2)와 상기 제1 내지 제8전류 미러 트랜지스터(MP9/MP10/MP1/MP2/MP3/MP4/MN3/MN4; MN9/MN10/MN1/MN2/MN3/MN4/MP3/MP4)와, 상기 제1 및 제2출력트랜지스터(MP11/MN6; MP6/MN11)와, 상기 인버팅 트랜지스터(MN5; MP5)는 인헨스먼트형 전계효과 트랜지스터임을 특징으로하는 연산 증폭기 회로.
  4. 제2항에 있어서, 상기 제1 및 제2차동 트랜지스터(BP1/BP2;BP13/BP14)와 상기 제3및 제4차동 트랜지스터(BP3/MP4; MP11/MP12)는 바이폴라 트랜지스터이고, 나머지 바이폴라 트랜지스터는 상기 바이폴라 트랜지스터의 베이스 영역의 컨덕티브티형태가 상이하며, 상기 제1 내지 제8전류 미러 트랜지스터(MP9/MP10/MP1/MP2/MP3/MP4/MN3/MN4;MN9/MN10/MN1/MN2/MN3/MN4/MP3/MP4)와, 상기 인버팅 트랜지스터(MN5; MP5)와, 상기 제1 및 제2출력 트랜지스터(MP11/MN6; MN11/MP6)는 인헨스먼트형 전계효과 트랜지스터임을 특징으로하는 연산 증폭기 회로.
  5. 제2항에 있어선, 상기 제1 내지 제4차동 트랜지스터(MN1/MN2/MP5/MP6; MP1/MP2/MN5/MN6)와, 상기 제1 내지 제8전류 미러 트랜지스터(MP9/MP10/MP1/MP2/MP3/MP4/MN3/MN4; MN9/MN10/MN1/MN2/MN3/MN4/MP3/MP4)와, 상기 제1출력 트랜지스터(MP11/MN11)는 각각 인헨스먼트형 전계효과 트랜지스터이며, 상기 인버팅 트랜지스터(BP21/BP31)와 상기 제2출력 트랜지스터(BP22;BP32)는 바이폴라 트랜지스터임을 특징으로하는 연산 증폭기 회로.
  6. 제2항에 있어서, 상기 제1 및 제2차동 트랜지스터(BP1/BP2;BP13/BP14)와, 상기 인버팅 트랜지스터(BP21;BP31)와, 상기 제2출력 트랜지스터(BP22;BP32)각각은 제1베이스 컨덕티브티 형태의 제1바이폴라 트랜지스터이며,상기 제3및 제4차동 트랜지스터(BP3/BP4;BP11/BP12)는 상기 제1베이스 컨덕티브티 형태와 반대인 제2베이스 컨덕티브티 형태의 제2바이폴라 트랜지스터이며, 상기 제1 내지 제8전류 미러 트랜지스터(MP9/MP10/MP1/MP2/MP3/MP4/MN3/MN4; MN9/MN10/MN1/MN2/MN3/MN4/MP3/MP4)와, 상기 제1출력 트랜지스터(MP11-MN11)와 상기 제1출력 트랜지스터는 각각 인헨스먼트형 전계효과 트랜지스터임을 특징으로하는 연산 증폭기 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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