JP2937647B2 - 高電圧検出回路 - Google Patents
高電圧検出回路Info
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Description
【０００１】
【産業上の利用分野】本発明は高電圧検出回路に関し、
特に電源電圧以上の高電圧の入力を検出する回路に関す
る。
特に電源電圧以上の高電圧の入力を検出する回路に関す
る。
【０００２】
【従来の技術】図５は従来の高電圧検出回路を示す回路
図、図６は図５の回路において入力電圧が変化した時の
各接続点の動作を示す。
図、図６は図５の回路において入力電圧が変化した時の
各接続点の動作を示す。
【０００３】従来の高電圧検出回路は、図５に示すよう
に、ゲートとソースがＶＤＤに接続されたＮ−ｃｈディ
プレッション（以下ＮＭＯＳ−Ｄと称す）トランジスタ
ＮＤ２と、ソースがＧＮＤでありドレインとゲートがＮ
ＭＯＳ−ＤトランジスタＮＤ２のドレインに接続された
ＮＭＯＳ−ＥトランジスタＮＥ５と、ソースがＶＤＤに
接続されゲートが入力（ＩＮ）端子に接続されたＮＭＯ
Ｓ−ＤトランジスタＮＤ１と、ソースがＧＮＤでありゲ
ートがＮＭＯＳ−ＥトランジスタＮＥ５のゲートに接続
されドレインがＮＭＯＳ−ＤトランジスタＮＤ１のドレ
インに接続されたＮＭＯＳ−ＥトランジスタＮＥ４から
成り、ＮＭＯＳ−ＥトランジスタＮＥ４のドレインがイ
ンバータＩＮＶ１，ＩＮＶ２を介して出力（ＯＵＴ）端
子に接続されていて、ＮＭＯＳ−ＤトランジスタＮＤ２
のｇｍ（以下ｇｍ２と称す）をＮＭＯＳ−Ｄトランジス
タＮＤ１のｇｍ（以下ｇｍ１と称す）よりも大きくする
事により、ｇｍ１とｇｍ２との比、及びｇｍ１とＮＭＯ
Ｓ−ＥトランジスタＮＥ４とのｇｍ（以下ｇｍ３と称
す）の比で決定される検出電圧（以下ＶＨ１と称す）が
決まる。
に、ゲートとソースがＶＤＤに接続されたＮ−ｃｈディ
プレッション（以下ＮＭＯＳ−Ｄと称す）トランジスタ
ＮＤ２と、ソースがＧＮＤでありドレインとゲートがＮ
ＭＯＳ−ＤトランジスタＮＤ２のドレインに接続された
ＮＭＯＳ−ＥトランジスタＮＥ５と、ソースがＶＤＤに
接続されゲートが入力（ＩＮ）端子に接続されたＮＭＯ
Ｓ−ＤトランジスタＮＤ１と、ソースがＧＮＤでありゲ
ートがＮＭＯＳ−ＥトランジスタＮＥ５のゲートに接続
されドレインがＮＭＯＳ−ＤトランジスタＮＤ１のドレ
インに接続されたＮＭＯＳ−ＥトランジスタＮＥ４から
成り、ＮＭＯＳ−ＥトランジスタＮＥ４のドレインがイ
ンバータＩＮＶ１，ＩＮＶ２を介して出力（ＯＵＴ）端
子に接続されていて、ＮＭＯＳ−ＤトランジスタＮＤ２
のｇｍ（以下ｇｍ２と称す）をＮＭＯＳ−Ｄトランジス
タＮＤ１のｇｍ（以下ｇｍ１と称す）よりも大きくする
事により、ｇｍ１とｇｍ２との比、及びｇｍ１とＮＭＯ
Ｓ−ＥトランジスタＮＥ４とのｇｍ（以下ｇｍ３と称
す）の比で決定される検出電圧（以下ＶＨ１と称す）が
決まる。
【０００４】インバータＩＮＶ１の論理しきい値をＶＤ
Ｄ／２とすると、入力端子の電位がＶＨ１を越えて「ｇ
ｍ１／（ｇｍ１＋ｇｍ３）＞１／２」を満足する時、図
６に示される各点の動作波形に示すように、図５に示さ
れる節点Ｅの電位（ＶＤＤ×ｇｍ１／（ｇｍ１＋ｇｍ
３））がインバータＩＮＶ１の論理しきい値（ＶＤＤ／
２）Ｓよりも高くなり、出力端子から論理的“Ｈ”が出
力される。
Ｄ／２とすると、入力端子の電位がＶＨ１を越えて「ｇ
ｍ１／（ｇｍ１＋ｇｍ３）＞１／２」を満足する時、図
６に示される各点の動作波形に示すように、図５に示さ
れる節点Ｅの電位（ＶＤＤ×ｇｍ１／（ｇｍ１＋ｇｍ
３））がインバータＩＮＶ１の論理しきい値（ＶＤＤ／
２）Ｓよりも高くなり、出力端子から論理的“Ｈ”が出
力される。
【０００５】また、入力端子の電位がＶＨ１の電位より
低く、「ｇｍ１／（ｇｍ１＋ｇｍ３）＜１／２」を満足
する時、図６に示される各点の動作波形に示すように、
図５に示される節点Ｅの電位（ＶＤＤ×ｇｍ１／（ｇｍ
１＋ｇｍ３））がインバータＩＮＶ１の論理しきい値Ｖ
ＤＤ／２より低いため、出力端子から論理的“Ｌ”が出
力される。
低く、「ｇｍ１／（ｇｍ１＋ｇｍ３）＜１／２」を満足
する時、図６に示される各点の動作波形に示すように、
図５に示される節点Ｅの電位（ＶＤＤ×ｇｍ１／（ｇｍ
１＋ｇｍ３））がインバータＩＮＶ１の論理しきい値Ｖ
ＤＤ／２より低いため、出力端子から論理的“Ｌ”が出
力される。
【０００６】
【発明が解決しようとする課題】前述した従来の回路で
は、トランジスタのディメンジョンの比により、ｇｍ１
とｇｍ２との比、及びｇｍ１とｇｍ３との比を合わせ
て、入力端子に印加された特定の電位以上の電圧を検出
しているために、拡散時にトランジスタのディメンジョ
ンがばらついたり、トランジスタのしきい値がばらつく
ことによって、トランジスタ間のｇｍの比が崩れて、検
出する電圧が変化するという問題点があった。
は、トランジスタのディメンジョンの比により、ｇｍ１
とｇｍ２との比、及びｇｍ１とｇｍ３との比を合わせ
て、入力端子に印加された特定の電位以上の電圧を検出
しているために、拡散時にトランジスタのディメンジョ
ンがばらついたり、トランジスタのしきい値がばらつく
ことによって、トランジスタ間のｇｍの比が崩れて、検
出する電圧が変化するという問題点があった。
【０００７】また、ＮＭＯＳ−ＤトランジスタＮＤ１が
常時ＯＮしているために、ＮＭＯＳ−ＥトランジスタＮ
Ｅ４のｇｍを小さくすると、節点Ｅの電位がインバータ
ＩＮＶ１の論理しきい値を越えてしまうため、ＮＭＯＳ
−ＥトランジスタＮＥ４のｇｍを小さくする事が出来
ず、ＮＭＯＳ−ＤトランジスタＮＤ１とＮＭＯＳ−Ｅト
ランジスタＮＥ４を通して、ＶＤＤ−ＧＮＤ間に（ＶＤ
Ｄ×ｇｍ１×ｇｍ３）／（ｇｍ１＋ｇｍ３）の貫通電流
が流れて、消費電力が大きくなるという問題点もあっ
た。
常時ＯＮしているために、ＮＭＯＳ−ＥトランジスタＮ
Ｅ４のｇｍを小さくすると、節点Ｅの電位がインバータ
ＩＮＶ１の論理しきい値を越えてしまうため、ＮＭＯＳ
−ＥトランジスタＮＥ４のｇｍを小さくする事が出来
ず、ＮＭＯＳ−ＤトランジスタＮＤ１とＮＭＯＳ−Ｅト
ランジスタＮＥ４を通して、ＶＤＤ−ＧＮＤ間に（ＶＤ
Ｄ×ｇｍ１×ｇｍ３）／（ｇｍ１＋ｇｍ３）の貫通電流
が流れて、消費電力が大きくなるという問題点もあっ
た。
【０００８】本発明の目的は、前記問題点を解決し、検
出する電圧が変化することなく、また消費電力を低減し
た高電圧検出回路を提供することにある。
出する電圧が変化することなく、また消費電力を低減し
た高電圧検出回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の第１の高電圧検
出回路の構成は、第１，第２のトランジスタの第１の直
列体と、第３，第４のトランジスタの第２の直列体と、
第５，第６のトランジスタの第３の直列体とをそれぞれ
第１，第２の定電源間に接続し、前記第１のトランジス
タのゲートを入力とし、前記第２，第６のトランジスタ
のゲートを前記第１の定電源に接続し、前記第１の直列
体の共通接続点を前記第４のトランジスタのゲートに接
続し、前記第３，第５のトランジスタのゲートと前記第
５のトランジスタのドレイン又はソースとが互いに接続
され、前記第２の直列体の共通接続点から出力を取り出
すことを特徴とする。
出回路の構成は、第１，第２のトランジスタの第１の直
列体と、第３，第４のトランジスタの第２の直列体と、
第５，第６のトランジスタの第３の直列体とをそれぞれ
第１，第２の定電源間に接続し、前記第１のトランジス
タのゲートを入力とし、前記第２，第６のトランジスタ
のゲートを前記第１の定電源に接続し、前記第１の直列
体の共通接続点を前記第４のトランジスタのゲートに接
続し、前記第３，第５のトランジスタのゲートと前記第
５のトランジスタのドレイン又はソースとが互いに接続
され、前記第２の直列体の共通接続点から出力を取り出
すことを特徴とする。
【００１０】本発明の第２の高電圧検出回路の構成は、
第１，第２のトランジスタの第１の直列体を入力端子と
第２の定電源との間に接続し、前記第１，第２，第６の
トランジスタのゲートを第１の定電源に接続し、第３，
第４のトランジスタの第２の直列体と第５，第６のトラ
ンジスタの第３の直列体とをそれぞれ前記第１，第２の
定電源間に接続し、前記第１の直列体の共通接続点を前
記第４のトランジスタのゲートに接続し、前記第２の直
列体の共通接続点から出力を取り出し、前記第３，第５
のトランジスタのゲートを互いに接続し、前記第５のト
ランジスタのゲートとドレイン又はソースとを接続した
ことを特徴とする。
第１，第２のトランジスタの第１の直列体を入力端子と
第２の定電源との間に接続し、前記第１，第２，第６の
トランジスタのゲートを第１の定電源に接続し、第３，
第４のトランジスタの第２の直列体と第５，第６のトラ
ンジスタの第３の直列体とをそれぞれ前記第１，第２の
定電源間に接続し、前記第１の直列体の共通接続点を前
記第４のトランジスタのゲートに接続し、前記第２の直
列体の共通接続点から出力を取り出し、前記第３，第５
のトランジスタのゲートを互いに接続し、前記第５のト
ランジスタのゲートとドレイン又はソースとを接続した
ことを特徴とする。
【００１１】
【実施例】図１は本発明の第１の実施例の高電圧検出回
路を示す回路図、図２は図１の回路において入力電圧が
変化した時の各接続点の動作を示す動作波形図である。
路を示す回路図、図２は図１の回路において入力電圧が
変化した時の各接続点の動作を示す動作波形図である。
【００１２】図１において、本実施例の高電圧検出回路
は、入力（ＩＮ）端子がゲートに接続されソースがＶＤ
Ｄに接続されたＰＭＯＳ−ＤトランジスタＰＤ１と、ゲ
ートにＶＤＤが印加されソースがＧＮＤに接続され、ド
レイン（節点Ａ）がＰＭＯＳ−ＤトランジスタＰＤ１の
ドレインに接続されたＮＭＯＳ−ＥトランジスタＮＥ１
と、ソースがＧＮＤに接続され、ＮＭＯＳ−Ｅトランジ
スタＮＥ１のドレイン（節点Ａ）がゲートに接続された
ＮＭＯＳ−ＥトランジスタＮＥ２と、ソースがＶＤＤに
接続され、ＮＭＯＳ−ＥトランジスタＮＥ２のドレイン
（節点Ｂ）がドレインに接続されたＰＭＯＳ−Ｅトラン
ジスタＰＥ１と、ソースがＶＤＤに接続されゲートとド
レインとがＰＭＯＳ−ＥトランジスタＰＥ１のゲートに
接続されたＰＭＯＳ−ＥトランジスタＰＥ２と、ソース
がＧＮＤに接続され、ゲートにＶＤＤが印加され、ドレ
インがＰＭＯＳ−ＥトランジスタＰＥ２のドレインに接
続されたＮＭＯＳ−ＥトランジスタＮＥ３とを備え、Ｎ
ＭＯＳ−ＥトランジスタＮＥ２のドレイン（節点Ｂ）が
インバータＩＮＶ１，インバータＩＮＸ２を介して、出
力（ＯＵＴ）端子に接続されている。
は、入力（ＩＮ）端子がゲートに接続されソースがＶＤ
Ｄに接続されたＰＭＯＳ−ＤトランジスタＰＤ１と、ゲ
ートにＶＤＤが印加されソースがＧＮＤに接続され、ド
レイン（節点Ａ）がＰＭＯＳ−ＤトランジスタＰＤ１の
ドレインに接続されたＮＭＯＳ−ＥトランジスタＮＥ１
と、ソースがＧＮＤに接続され、ＮＭＯＳ−Ｅトランジ
スタＮＥ１のドレイン（節点Ａ）がゲートに接続された
ＮＭＯＳ−ＥトランジスタＮＥ２と、ソースがＶＤＤに
接続され、ＮＭＯＳ−ＥトランジスタＮＥ２のドレイン
（節点Ｂ）がドレインに接続されたＰＭＯＳ−Ｅトラン
ジスタＰＥ１と、ソースがＶＤＤに接続されゲートとド
レインとがＰＭＯＳ−ＥトランジスタＰＥ１のゲートに
接続されたＰＭＯＳ−ＥトランジスタＰＥ２と、ソース
がＧＮＤに接続され、ゲートにＶＤＤが印加され、ドレ
インがＰＭＯＳ−ＥトランジスタＰＥ２のドレインに接
続されたＮＭＯＳ−ＥトランジスタＮＥ３とを備え、Ｎ
ＭＯＳ−ＥトランジスタＮＥ２のドレイン（節点Ｂ）が
インバータＩＮＶ１，インバータＩＮＸ２を介して、出
力（ＯＵＴ）端子に接続されている。
【００１３】ＰＭＯＳ−Ｄトランジスタのしきい値をＶ
ｔｐｄとし、ＮＭＯＳ−ＥトランジスタＮＥ１のｇｍは
ＰＭＯＳ−ＤトランジスタＰＤ１のｇｍと比べて低く、
ＰＭＯＳ−ＤトランジスタＰＤ１，ＮＭＯＳ−Ｅトラン
ジスタＮＥ１がＯＮしているとき、節点ＡはＶＤＤに十
分近い電位となるように設定する。
ｔｐｄとし、ＮＭＯＳ−ＥトランジスタＮＥ１のｇｍは
ＰＭＯＳ−ＤトランジスタＰＤ１のｇｍと比べて低く、
ＰＭＯＳ−ＤトランジスタＰＤ１，ＮＭＯＳ−Ｅトラン
ジスタＮＥ１がＯＮしているとき、節点ＡはＶＤＤに十
分近い電位となるように設定する。
【００１４】また、ＮＭＯＳ−ＥトランジスタＮＥ２の
ｇｍは、ＮＭＯＳ−ＥトランジスタＮＥ３のｇｍよりも
大きく設定する事により、ＮＭＯＳ−ＥトランジスタＮ
Ｅ２のゲート電圧がＶＤＤ近傍ならば、節点Ｂの電位は
十分ＧＮＤに近くなるように設定する。
ｇｍは、ＮＭＯＳ−ＥトランジスタＮＥ３のｇｍよりも
大きく設定する事により、ＮＭＯＳ−ＥトランジスタＮ
Ｅ２のゲート電圧がＶＤＤ近傍ならば、節点Ｂの電位は
十分ＧＮＤに近くなるように設定する。
【００１５】まず、（入力端子の電圧＜ＶＤＤ＋Ｖｔｐ
ｄ）という条件下では、ＰＭＯＳ−ＤトランジスタＰＤ
１のＮＭＯＳ−ＥトランジスタＮＥ１がＯＮしている。
そのため、節点Ａの電位は、図２の動作波形に示してい
るように、ＮＭＯＳ−ＥトランジスタＮＥ２のしきい値
ｔよりも十分高くなるため、ＮＭＯＳ−Ｅトランジスタ
ＮＥ２がＯＮし、節点Ｂの電位は図２の動作波形を示し
ているように、ＧＮＤに近い電位となり、出力端子は論
理的“Ｌ”が出力される。
ｄ）という条件下では、ＰＭＯＳ−ＤトランジスタＰＤ
１のＮＭＯＳ−ＥトランジスタＮＥ１がＯＮしている。
そのため、節点Ａの電位は、図２の動作波形に示してい
るように、ＮＭＯＳ−ＥトランジスタＮＥ２のしきい値
ｔよりも十分高くなるため、ＮＭＯＳ−Ｅトランジスタ
ＮＥ２がＯＮし、節点Ｂの電位は図２の動作波形を示し
ているように、ＧＮＤに近い電位となり、出力端子は論
理的“Ｌ”が出力される。
【００１６】次に、（入力端子の電圧＞ＶＤＤ＋Ｖｔｐ
ｄ）という条件下では、ＰＭＯＳ−ＤトランジスタＰＤ
１がＯＦＦし、ＮＭＯＳ−ＥトランジスタＮＥ１はＯＮ
しているため、節点Ａの電位は、図２の動作波形に示し
ているように、ＧＮＤと同電位となる。そのため、ＮＭ
ＯＳ−ＥトランジスタＮＥ２はＯＦＦするため、節点Ｂ
の電位は、図２の動作波形に示しているように、ＶＤＤ
と同電位となるので、出力端子は論理的“Ｈ”が出力さ
れる。この時、ＰＭＯＳ−ＤトランジスタＰＤ１とＮＭ
ＯＳ−ＥトランジスタＮＥ２とはＯＦＦするため、ＮＭ
ＯＳ−ＥトランジスタＮＥ１，ＰＭＯＳ−Ｅトランジス
タＰＥ１を通過する貫通電流Ｉ１，Ｉ２は流れなくな
り、低消費電力となる。
ｄ）という条件下では、ＰＭＯＳ−ＤトランジスタＰＤ
１がＯＦＦし、ＮＭＯＳ−ＥトランジスタＮＥ１はＯＮ
しているため、節点Ａの電位は、図２の動作波形に示し
ているように、ＧＮＤと同電位となる。そのため、ＮＭ
ＯＳ−ＥトランジスタＮＥ２はＯＦＦするため、節点Ｂ
の電位は、図２の動作波形に示しているように、ＶＤＤ
と同電位となるので、出力端子は論理的“Ｈ”が出力さ
れる。この時、ＰＭＯＳ−ＤトランジスタＰＤ１とＮＭ
ＯＳ−ＥトランジスタＮＥ２とはＯＦＦするため、ＮＭ
ＯＳ−ＥトランジスタＮＥ１，ＰＭＯＳ−Ｅトランジス
タＰＥ１を通過する貫通電流Ｉ１，Ｉ２は流れなくな
り、低消費電力となる。
【００１７】次に、本発明の第２の実施例の高電圧検出
回路を、図３，図４を参照して説明を行う。図３は本発
明の第２の実施例の高電圧検出回路を示す回路図であ
る。
回路を、図３，図４を参照して説明を行う。図３は本発
明の第２の実施例の高電圧検出回路を示す回路図であ
る。
【００１８】即ち、本実施例の高電圧検出回路は、入力
端子がソースに接続されゲートがＶＤＤに接続されたＰ
ＭＯＳ−ＤトランジスタＰＤ１と、ゲートにＶＤＤが印
加されソースガＧＮＤに接続され、ドレイン（節点Ｃ）
がＰＭＯＳ−ＤトランジスタＰＤ１のドレインに接続さ
れたＮＭＯＳ−ＥトランジスタＮＥ１と、ソースがＧＮ
Ｄに接続され、ＮＭＯＳ−ＥトランジスタＮＥ１のドレ
インがゲートに接続されたＮＭＯＳ−ＥトランジスタＮ
Ｅ２と、ソースがＶＤＤに接続され、ドレインがＮＭＯ
Ｓ−ＥトランジスタＮＥ２のドレインに接続されたＰＭ
ＯＳ−ＥトランジスタＰＥ１と、ソースがＶＤＤに接続
されゲートとドレインとがＰＭＯＳ−ＥトランジスタＰ
Ｅ１のゲートに接続されたＰＭＯＳ−＄トランジスタＰ
Ｅ２と、ソースがＧＮＤに接続されゲートにＶＤＤが印
加され、ドレインがＰＭＯＳ−ＥトランジスタＰＥ２の
ドレインに接続されたＮＭＯＳ−ＥトランジスタＮＥ３
とを備え、ＮＭＯＳ−ＥトランジスタＮＥ２のドレイン
がインバータＩＮＶ１を介して出力端子に接続されてい
る。
端子がソースに接続されゲートがＶＤＤに接続されたＰ
ＭＯＳ−ＤトランジスタＰＤ１と、ゲートにＶＤＤが印
加されソースガＧＮＤに接続され、ドレイン（節点Ｃ）
がＰＭＯＳ−ＤトランジスタＰＤ１のドレインに接続さ
れたＮＭＯＳ−ＥトランジスタＮＥ１と、ソースがＧＮ
Ｄに接続され、ＮＭＯＳ−ＥトランジスタＮＥ１のドレ
インがゲートに接続されたＮＭＯＳ−ＥトランジスタＮ
Ｅ２と、ソースがＶＤＤに接続され、ドレインがＮＭＯ
Ｓ−ＥトランジスタＮＥ２のドレインに接続されたＰＭ
ＯＳ−ＥトランジスタＰＥ１と、ソースがＶＤＤに接続
されゲートとドレインとがＰＭＯＳ−ＥトランジスタＰ
Ｅ１のゲートに接続されたＰＭＯＳ−＄トランジスタＰ
Ｅ２と、ソースがＧＮＤに接続されゲートにＶＤＤが印
加され、ドレインがＰＭＯＳ−ＥトランジスタＰＥ２の
ドレインに接続されたＮＭＯＳ−ＥトランジスタＮＥ３
とを備え、ＮＭＯＳ−ＥトランジスタＮＥ２のドレイン
がインバータＩＮＶ１を介して出力端子に接続されてい
る。
【００１９】ＰＭＯＳ−ＤトランジスタＰＤ１のしきい
値をＶｔｐｄとし、ＮＭＯＳ−ＥトランジスタＮＥ１の
ｇｍは、ＰＭＯＳ−ＤトランジスタＰＤ１のｇｍと比べ
て低く、ＰＭＯＳ−ＤトランジスタＰＤ１，ＮＭＯＳ−
ＥトランジスタＮＥ１がＯＮしているとき、節点ＣはＶ
ＤＤに十分近い電位となるように設定する。
値をＶｔｐｄとし、ＮＭＯＳ−ＥトランジスタＮＥ１の
ｇｍは、ＰＭＯＳ−ＤトランジスタＰＤ１のｇｍと比べ
て低く、ＰＭＯＳ−ＤトランジスタＰＤ１，ＮＭＯＳ−
ＥトランジスタＮＥ１がＯＮしているとき、節点ＣはＶ
ＤＤに十分近い電位となるように設定する。
【００２０】また、ＮＭＯＳ−ＥトランジスタＮＥ２の
ｇｍはＮＭＯＳ−ＥトランジスタＮＥ３のｇｍよりも大
きく設定する事により、ＮＭＯＳ−ＥトランジスタＮＥ
２のゲート電圧がＶＤＤ近傍ならば節点Ｄの電位は十分
ＧＮＤに近くなるように設定する。
ｇｍはＮＭＯＳ−ＥトランジスタＮＥ３のｇｍよりも大
きく設定する事により、ＮＭＯＳ−ＥトランジスタＮＥ
２のゲート電圧がＶＤＤ近傍ならば節点Ｄの電位は十分
ＧＮＤに近くなるように設定する。
【００２１】次に、動作説明を行う。
【００２２】まず、（入力端子の電圧＜ＶＤＤ＋Ｖｔｐ
ｄ）という条件下では、ＰＭＯＳ−ＤトランジスタＰＤ
１がＯＦＦしＮＭＯＳ−ＥトランジスタＮＥ１はＯＮし
ているため節点Ｃの電位は図４の動作波形に示している
ようにＧＮＤと同電位となる。そのため、ＮＭＯＳ−Ｅ
トランジスタＮＥ２はＯＦＦするため、節点Ｄの電位
は、図４の動作波形に示しているように、ＶＤＤと同電
位となるので、出力端子は論理的“Ｌ”が出力される。
この時、ＰＭＯＳ−ＤトランジスタＰＤ１とＮＭＯＳ−
ＥトランジスタＮＥ２とがＯＦＦするためにＮＭＯＳ−
ＥトランジスタＮＥ１，ＰＭＯＳ−ＥトランジスタＰＥ
１を通過する貫通電流Ｉ１，Ｉ２は流れなくなり、低消
費電力となる。
ｄ）という条件下では、ＰＭＯＳ−ＤトランジスタＰＤ
１がＯＦＦしＮＭＯＳ−ＥトランジスタＮＥ１はＯＮし
ているため節点Ｃの電位は図４の動作波形に示している
ようにＧＮＤと同電位となる。そのため、ＮＭＯＳ−Ｅ
トランジスタＮＥ２はＯＦＦするため、節点Ｄの電位
は、図４の動作波形に示しているように、ＶＤＤと同電
位となるので、出力端子は論理的“Ｌ”が出力される。
この時、ＰＭＯＳ−ＤトランジスタＰＤ１とＮＭＯＳ−
ＥトランジスタＮＥ２とがＯＦＦするためにＮＭＯＳ−
ＥトランジスタＮＥ１，ＰＭＯＳ−ＥトランジスタＰＥ
１を通過する貫通電流Ｉ１，Ｉ２は流れなくなり、低消
費電力となる。
【００２３】次に、（入力（ＩＮ）端子の電圧＞ＶＤＤ
＋Ｖｔｐｄ）という条件下では、ＰＭＯＳ−Ｄトランジ
スタＰＤ１のＮＭＯＳ−ＥトランジスタＮＥ１とがＯＮ
している。そのため、節点Ｃの電位は、図４の動作波形
に示しているように、ＮＭＯＳ−ＥトランジスタＮＥ２
のしきい値よりも十分高くなるため、ＮＭＯＳ−Ｅトラ
ンジスタＮＥ２がＯＮし、節点Ｄの電位は、図４の動作
波形に示しているように、ＧＮＤに近い電位となり出力
（ＯＵＴ）端子は論理的“Ｈ”が出力される。
＋Ｖｔｐｄ）という条件下では、ＰＭＯＳ−Ｄトランジ
スタＰＤ１のＮＭＯＳ−ＥトランジスタＮＥ１とがＯＮ
している。そのため、節点Ｃの電位は、図４の動作波形
に示しているように、ＮＭＯＳ−ＥトランジスタＮＥ２
のしきい値よりも十分高くなるため、ＮＭＯＳ−Ｅトラ
ンジスタＮＥ２がＯＮし、節点Ｄの電位は、図４の動作
波形に示しているように、ＧＮＤに近い電位となり出力
（ＯＵＴ）端子は論理的“Ｈ”が出力される。
【００２４】
【発明の効果】以上説明したように、本発明は、一つの
トランジスタ（例えばＰＭＯＳ−ＤトランジスタＰＤ
１）のしきい値をドープ量によりコントロールすること
ができるから、従来例の様に複数のトランジスタのディ
メンジョンの比によってトランジスタのｇｍの比をコン
トロールして高電圧を検出する回路と比較すると、特に
拡散時に各トランジスタのディメンジョンがばらついた
り、各トランジスタのしきい値がばらついたりすること
により、トランジスタ間のｇｍの比が変化して検出電圧
が変化するという事がなく、また、一つのトランジスタ
のしきい値のみコントロールするだけでよいため、検出
可能な電圧の精度が上がるという効果がある。
トランジスタ（例えばＰＭＯＳ−ＤトランジスタＰＤ
１）のしきい値をドープ量によりコントロールすること
ができるから、従来例の様に複数のトランジスタのディ
メンジョンの比によってトランジスタのｇｍの比をコン
トロールして高電圧を検出する回路と比較すると、特に
拡散時に各トランジスタのディメンジョンがばらついた
り、各トランジスタのしきい値がばらついたりすること
により、トランジスタ間のｇｍの比が変化して検出電圧
が変化するという事がなく、また、一つのトランジスタ
のしきい値のみコントロールするだけでよいため、検出
可能な電圧の精度が上がるという効果がある。
【００２５】また、本発明は特に第１の実施例で高電圧
が印加されている時に、第２の実施例で高電圧が印加さ
れていない時に、ＰＭＯＳ−ＤトランジスタＰＤ１がＯ
ＦＦするため、ＰＭＯＳ−ＤトランジスタＰＤ１とＮＭ
ＯＳ−ＥトランジスタＮＥ１とを通る貫通電流が全く流
れなくなり、しかもＰＭＯＳ−ＤトランジスタＰＤ１が
完全にＯＦＦするため、ＮＭＯＳ−ＥトランジスタＮＥ
１のｇｍを十分小さくすることが出来る。このため、Ｐ
ＭＯＳ−ＤトランジスタＰＤ１とＮＭＯＳ−Ｅトランジ
スタＮＥ１とを通る貫通電流は従来例の様に常時ＯＮし
ているトランジスタを使用した回路と比較して、低消費
電力になるという効果がある。
が印加されている時に、第２の実施例で高電圧が印加さ
れていない時に、ＰＭＯＳ−ＤトランジスタＰＤ１がＯ
ＦＦするため、ＰＭＯＳ−ＤトランジスタＰＤ１とＮＭ
ＯＳ−ＥトランジスタＮＥ１とを通る貫通電流が全く流
れなくなり、しかもＰＭＯＳ−ＤトランジスタＰＤ１が
完全にＯＦＦするため、ＮＭＯＳ−ＥトランジスタＮＥ
１のｇｍを十分小さくすることが出来る。このため、Ｐ
ＭＯＳ−ＤトランジスタＰＤ１とＮＭＯＳ−Ｅトランジ
スタＮＥ１とを通る貫通電流は従来例の様に常時ＯＮし
ているトランジスタを使用した回路と比較して、低消費
電力になるという効果がある。
【図１】本発明の第１の実施例の高電圧検出回路を示す
回路図である。
回路図である。
【図２】図１において入力端子の電圧変化に対する各点
での動作を示す波形図である。
での動作を示す波形図である。
【図３】本発明の第２の実施例の高電圧検出回路を示す
回路図である。
回路図である。
【図４】図３において入力端子の電圧変化に対する各点
での動作を示す波形図である。
での動作を示す波形図である。
【図５】従来の高電圧検出回路を示す回路図である。
【図６】図５において入力端子の電圧変化に対する各点
での動作を示す波形図である。
での動作を示す波形図である。
ＮＥ１〜ＮＥ５ Ｎ−ｃｈエンハンスメント・トラン
ジスタ ＮＤ１，ＮＤ２ Ｎ−ｃｈディプレッション・トラン
ジスタ ＰＥ１，ＰＥ２ Ｐ−ｃｈエンハンスメント・トラン
ジスタ ＰＤ１ Ｐ−ｃｈディプレッション・トランジスタ ＩＮＶ１，ＩＮＶ２ 相補正インバータ Ａ，Ｂ，Ｃ，Ｄ，Ｅ 節点 Ｉ１，Ｉ２ 電流
ジスタ ＮＤ１，ＮＤ２ Ｎ−ｃｈディプレッション・トラン
ジスタ ＰＥ１，ＰＥ２ Ｐ−ｃｈエンハンスメント・トラン
ジスタ ＰＤ１ Ｐ−ｃｈディプレッション・トランジスタ ＩＮＶ１，ＩＮＶ２ 相補正インバータ Ａ，Ｂ，Ｃ，Ｄ，Ｅ 節点 Ｉ１，Ｉ２ 電流
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−149871（ＪＰ，Ａ) 特開 昭63−261168（ＪＰ，Ａ) 特開 平１−182757（ＪＰ，Ａ) 特開 平３−289568（ＪＰ，Ａ) 特開 昭61−234365（ＪＰ，Ａ) 特開 昭60−222777（ＪＰ，Ａ) 特開 昭58−153414（ＪＰ，Ａ) 特開 昭62−254073（ＪＰ，Ａ) 特開 昭56−21211（ＪＰ，Ａ) 特開 昭57−157633（ＪＰ，Ａ) 実開 平５−39035（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 19/00 - 19/32 H03K 17/22 - 17/24 G01R 31/28 - 31/3193
Claims (3)
- 【請求項１】 第１，第２のトランジスタの第１の直列
体と、第３，第４のトランジスタの第２の直列体と、第
５，第６のトランジスタの第３の直列体とをそれぞれ第
１，第２の定電源間に接続し、前記第１のトランジスタ
のゲートを入力とし、前記第２，第６のトランジスタの
ゲートを前記第１の定電源に接続し、前記第１の直列体
の共通接続点を前記第４のトランジスタのゲートに接続
し、前記第３，第５のトランジスタのゲートと前記第５
のトランジスタのドレイン又はソースとが互いに接続さ
れ、前記第２の直列体の共通接続点から出力を取り出す
ことを特徴とする高電圧検出回路。 - 【請求項２】 第１，第２のトランジスタの第１の直列
体を入力端子と第２の定電源との間に接続し、前記第
１，第２，第６のトランジスタのゲートを第１の定電源
に接続し、第３，第４のトランジスタの第２の直列体と
第５，第６のトランジスタの第３の直列体とをそれぞれ
前記第１，第２の定電源間に接続し、前記第１の直列体
の共通接続点を前記第４のトランジスタのゲートに接続
し、前記第２の直列体の共通接続点から出力を取り出
し、前記第３，第５のトランジスタのゲートを互いに接
続し、前記第５のトランジスタのゲートとドレイン又は
ソースとを接続したことを特徴とする高電圧検出回路。 - 【請求項３】 第１のトランジスタが、Ｐチャネル，デ
ィプレッション型であり、第２，第４，第５のトランジ
スタがＮチャネル，エンハンスメント型であり、第３，
第５のトランジスタがＰチャネル，エンハンスメント型
である請求項１及び２に記載の高電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23795992A JP2937647B2 (ja) | 1992-09-07 | 1992-09-07 | 高電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23795992A JP2937647B2 (ja) | 1992-09-07 | 1992-09-07 | 高電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0688842A JPH0688842A (ja) | 1994-03-29 |
| JP2937647B2 true JP2937647B2 (ja) | 1999-08-23 |
Family
ID=17023005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23795992A Expired - Fee Related JP2937647B2 (ja) | 1992-09-07 | 1992-09-07 | 高電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937647B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5010514B2 (ja) * | 2008-01-24 | 2012-08-29 | 株式会社リコー | 電圧検出回路 |
-
1992
- 1992-09-07 JP JP23795992A patent/JP2937647B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0688842A (ja) | 1994-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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