JPH09274133A

JPH09274133A - 相関器と画像相関器、信号加算器、画像処理回路及びこれらを用いた自動焦点カメラ

Info

Publication number: JPH09274133A
Application number: JP9012595A
Authority: JP
Inventors: Shigetoshi Sugawa; 成利須川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-01-31
Filing date: 1997-01-27
Publication date: 1997-10-21

Abstract

(57)【要約】【課題】画像の相関値を検出し、回路規模が小さく、
且つ高精度で高速で正確な相関演算を可能とすることで
ある。【解決手段】複数の情報信号群の相関を検出する相関
器において、各情報信号群から選択された一組のセル信
号を比較してそれらのうちの最大値又は最小値を検出す
るための検出手段と、比較すべきセル信号の組合せを変
更するための組合せ変更手段と、該検出手段からの出力
信号を演算するための演算手段と、該変更手段により得
られた演算結果を基準信号と比較する比較手段とを有す
ることを特徴とする。画像相関器において、複数の画像
を記憶する複数のメモリと、複数のメモリのアドレスを
シフトする選択スイッチと、一方の各メモリセル信号と
他方のメモリとアドレスをシフトして信号の最大値又は
最小値を検出する検出回路と、検出回路の画素毎の出力
中隣接する出力の差分を出力する隣接差分出力回路とを
備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相関器や、画像相
関器、或いは画像処理回路やビデオ信号の動き検出器や
自動焦点カメラ等の画像処理装置に関し、特に動画画像
において特定部分の動きを検出し追随することを可能と
する画像相関器、及び所定の静止画に対して別個に設け
た静止画との相関度を検出して前記所定の静止画がどの
程度の差異を有するのかを判定するのに好適な画像処理
装置及びそれらを装置に好ましく用いられる信号加算器
に関する。

【０００２】

【背景技術】画像相関器又は画像比較器とは、次のよう
なものとして扱う。一つの画像と基準となる比較画像と
をそれぞれ多数のメモリ素子に記憶し、それぞれに対応
するポイント毎に、例えばカラー画像であれば画像の輝
度と色相と彩度とを比較し、モノカラー画像であれば輝
度を比較する。そして、比較の結果どの程度近似してい
るのかを、例えば輝度レベル差が２０ｄＢ以上を示す”
０”から、ほぼ０ｄＢを示す”１”の範囲でどの程度の
相関度かを割り出すことで判断する。２つの画像が、画
像全体としてどの程度近似しているのかを判断して画像
相関を取るようなことができる。

【０００３】それでも、静止画同士の相関度を検出する
場合は時間的余裕により、演算処理数が多くてもどうに
か可能である。一方、特定の画像の動きを画像相関器に
よって判断・追随する場合には、最初の画像の形状認識
と所定時間（例えば１フレーム分）経過した後の比較画
像の形状認識とで相関比較する。そして、相関が高けれ
ば殆ど同一の画像と判断され、相関が低ければ全く異な
る画像であると判断される。例えば、最初の画像と比較
画像とが四角形状の表示領域上で横方向にずれている場
合には、比較画像を横方向にずらせて相関を取の場合、
相関の最大値が得られるズレ量が横方向に移動した量と
なる。また、同様に最初の画像と比較画像とが四角形状
の表示領域上で縦方向にずれている場合には、比較画像
を縦方向にずらせて相関をとり、相関係数が最大となる
ズレ量が検出できれば、そのズレ量が縦方向に移動した
量であることと判断できる。

【０００４】

【発明が解決しようとする課題】しかるに、このズレ量
を測定することは、１画素ずつずらせて画像全体を比較
して相関量を測定し、相関量が最大になる画素量を求め
る必要があり、極めて多数の画像信号の記憶量と、画像
全体をずらす演算回路と、相関をとる演算回路数とを要
求される。これを通常の動画で実行しようとすることは
現在の技術レベルでは困難であり、一般の要求は強いけ
れど、実現が難しい問題である。

【０００５】また、画像の相関を取る場合の前提とし
て、特定画像と基準の比較画像とのマッチング技術が要
求される場合がある。この場合、エッジ検出技術等を用
いて、画像の濃度の局所的パターンがステップ状である
ような画像の点を見い出し、任意の与えられた濃度のパ
ターンが存在する点を見つける技術をマッチング技術と
いう。画像にパターンをマッチさせる場合は、マッチさ
せるべきパターンがステップや傾斜、線、点のような簡
単なパターンや、ある既知の対象物を表す”テンプレー
ト（型板：Template）”を用いる。例えば監視システム
から得られた画像に標的のテンプレートを当てはめた
り、航行システムから得られた画像に標的のテンプレー
トを当てはめたり、空の画像に星のパターンのテンプレ
ートを当てはめたりする。実際例として、パターンそれ
自身が画像の一部であって、そのパターンを基にして他
の画像の一部とマッチさせたりする。この場合、異なる
視点から撮った同じシーンの２枚の画像を用いて、２枚
の画像の２つの部分がシーンの同一の場所を表すと同定
できたとすると、立体視の視差が測定できる。こうして
シーン中の対象物の高さや距離が決定できる。また異な
った時刻に撮った２枚の画像を用いると、シーン中の対
象物の相対的な動きを測定することができる。即ち、マ
ッチング技術が実行されて、後に、又は並行的に追跡技
術、例えばラスタ追跡、多方向追跡の技術等を施して、
動画の動きを追随できるようになる。しかしながら、か
かる画像マッチング技術や追跡技術等は並列パイプライ
ン型演算や大処理高速演算が可能でなければ、リアルタ
イムに達成することは困難である。

【０００６】具体的には、手振れ検出を例に挙げてのべ
る。画像認識による動き検出でこのパターンマッチング
技術が良く使用されている。撮った画像を１コマ前の画
像と比較して動きを検出する。例えば８×８画素程度を
取り出して、前の画像とマッチングをとり、例えばｘ方
向に２画素、ｙ方向に３画素動いたところでマッチング
が取れたとすると、それが手振れ量となる。数式で表現
すると、ｅ（ξ，η）＝Σ｜ｇ₀（ｘ−ξ，ｙ−η）ーｇ₁（ｘ，
ｙ）｜となり、ｅ（ξ，η）が最小となる（ξ，η）が動きベ
クトルとなる。最近のマイコンには、この演算を簡単に
する相関演算命令を備えたもの、例えばμＰＤ７８３３
５もある。しかし、上記と同様にリアルタイムで多数の
画素を備えた画像に対応することができず、特に１ポイ
ントずつずらせて最小点を求めていると演算量が膨大に
なるので、未だにリアルタイムで相関を取ることは困難
である。

【０００７】上述のごとく、画像相関をとること自体が
極めて困難であり、特にリアルタイムで動画の動きを検
出することは難しい。

【０００８】また、２つの画像の相関値が最大となる画
素シフト量を演算・出力することを、回路規模が小さ
く、且つ高精度な相関演算を可能とする装置で行うこと
は難しい。

【０００９】次に、画像相関器に用いられる加算器につ
いて述べる。従来、アナログ信号の加算回路としては、
各入力端子から各抵抗を介して低入力インピーダンスの
共通端子に入力し、共通端子を一方の入力とするＯＰア
ンプを用いるのが一般的である。このＯＰアンプの他方
の入力に固定電圧を供給する。このＯＰアンプのゲイン
は、各入力端子に接続される抵抗の値によって、一定ゲ
インを得ることができる。従って、各入力端子に供給さ
れる入力電圧に所定の重み付けを持たせることもでき
る。

【００１０】しかしながら、当該ＯＰアンプを用いた加
算回路は、所要面積が大きく、特にデジタル信号を扱う
デジアナ混在の基板上に形成することは困難であった。
従って、ＯＰアンプの占有面積ばかりでなく、アナログ
回路とデジタル回路とを接続するスペースも必要であ
る。よって、回路の小型化、接続の信頼性等の点で、満
足のいく加算器がなかった。

【００１１】

【課題を解決する手段】本発明は上記各種の困難性を解
決するもので、複数の情報信号群の相関を検出する相関
器において、各情報信号群から選択された一組のセル信
号を比較して、それらのうちの最大値又は最小値を検出
するための検出手段と、比較すべきセル信号の組合せを
変更するための組合せ変更手段と、該検出手段からの出
力信号を演算するための演算手段と、該組合せ変更手段
により定められたセル信号の組合せに応じて得られた演
算結果を基準信号と比較する比較手段とを有することを
特徴とする。

【００１２】また、本発明による信号加算器は、個々に
信号が入力される複数の第１の半導体層と、前記複数の
第１の半導体層の一部にそれぞれ重なる複数の第１のゲ
ートと、前記各第１のゲートの一部にそれぞれ重なる複
数の第２のゲートと、前記各複数の第２のゲートの一部
と重なる第３のゲートと、前記第３のゲートの一部と重
なる第２の半導体層とからなることを特徴とする。

【００１３】さらに、本発明は、複数の画像の相関を検
出する画像相関器において、前記複数の画像をそれぞれ
記憶する複数のメモリと、当該複数のメモリのアドレス
をシフトする選択スイッチと、前記複数のメモリのうち
一方の各メモリセルの信号と他方のメモリからのアドレ
スをシフトした各メモリセルの信号との最大値又は最小
値を検出する検出回路と、前記検出回路の画素毎の出力
中隣接する出力の差分を出力する隣接差分出力回路とを
備えたことを特徴とする。

【００１４】また、本発明による画像処理回路は、画像
に対応した信号を蓄積する複数のメモリセルを具備する
第１、第２の画像メモリと、前記第１の画像メモリの前
記各メモリセルを読み出して所定の画素分シフトするマ
ルチプレクスセレクタと、前記第１の画像メモリのメモ
リセルの信号と前記第２の画像メモリのメモリセルの信
号とを比較し、最大値又は最小値を検出する検出手段
と、前記メモリセルの最大値又は最小値とをメモリセル
に隣接するメモリセルの最大値又は最小値との差をとる
隣接差分出力手段とを備えたことを特徴とする。

【００１５】また、本発明は、複数の画像の相関を検出
する画像相関器において、前記複数の画像を記憶する複
数のメモリと、当該複数のメモリのアドレスをシフトす
る選択スイッチと、一方の前記メモリの各メモリセルに
蓄積された信号と他方の前記メモリのアドレスをシフト
したメモリセルに蓄積された信号とを比較し、一方のメ
モリセルに蓄積された信号を出力する検出手段とを備え
たことを特徴とする。また、本発明は、複数の画像の相
関を検出する画像相関器において、前記複数の画像を記
憶するメモリと、前記メモリの出力をシフトするマルチ
プレクスセレクタと、前記メモリの出力とシフトされた
出力とを比較し、シフト量毎に比較結果を取り出す相関
手段と、前記相関手段の出力が最大となる前記シフト量
を判定する判定手段とを備えたことを特徴とする。

【００１６】また、本発明は、所定の画像に対して別個
に設けた画像との相関度を検出して前記所定の画像がど
の程度の差異を有するのかを判定する画像処理回路にお
いて、前記所定の画像を読み取り横方向に配置した複数
個の第１の光電変換素子と、前記別個に設けた画像を読
み取り横方向に配置した複数個の第２の光電変換素子
と、前記複数個の第１の光電変換素子に対応して前記第
１の光電変換素子の出力を縦方向に順次記憶する第１の
メモリと、前記複数個の第２の光電変換素子に対応して
前記第２の光電変換素子の出力を縦方向に順次記憶する
第２のメモリと、前記第２のメモリの出力を前記縦方向
に対して横方向にシフトするマルチプレクスセレクタ
と、前記第１のメモリの出力と前記横方向にシフトする
シフト量毎に前記第２のメモリの出力を取り出した出力
との相関をとる相関手段と、前記相関手段の出力が最大
となるシフト量を判定する判定手段とを備えたことを特
徴とする。さらに、本発明は、自動焦点カメラにおい
て、上記画像相関器、画像処理回路を用いたことを特徴
とする。

【００１７】

【発明の実施の形態】

（第１の実施形態）図１は本発明による画像相関器のブ
ロック図を示す。本例では、最大値又は最小値の検出手
段としてピーク検出回路を、組合せ変更手段としてマル
チプレクスセレクタを、演算手段として加算回路を、比
較手段としてＺＣＤ回路を用いている。

【００１８】図１において、１は信号源であり、光に反
応して電気信号に変換する光電変換素子を複数個並べて
Ａ像とＢ像とを読み取るセンサを有している。２は必要
に応じて設けられ、センサ１からの画像信号からノイズ
成分を除去して信号を直接転送する転送部である。３は
センサ１の素子数に応じたメモリセルを有し、転送部２
から転送されてきた画像信号を一時的に記録するメモリ
である。４はメモリ３からの一方の画像信号を１素子
（１セル）分ずつ、又は２素子（２セル）分ずつ等のよ
うに水平方向にずらせつつ出力したり、又は垂直方向の
相関を得る場合にはフレームの特定部分の画像信号を１
フレーム分ずつ又は２フレーム分ずつずらせて出力する
変更手段（選択スイッチ）としてのマルチプレクス（以
下、「ＭＰＸ」と称する）セレクタである。５はＭＰＸ
セレクタ４の対象画素の出力毎にピーク信号を出力する
検出回路である。９はピーク検出回路の対象画素毎のピ
ーク出力中隣接する画素のピーク出力の差を検出する隣
接差分検出回路である。６は隣接差分検出回路９の出力
を和算して出力する演算回路としての加算回路である。
７は加算回路６の和算出力を次段の回路に最適なレベル
にレベルシフトするアンプである。８は最大相関点を検
出するためのゼロクロス検出（ＺＣＤ）回路である。

【００１９】次に各ブロックについて説明する。まず、
センサ１に用いられる好適な回路を図２を参照しつつ説
明する。センサ１はＣＭＯＳプロセスにより形成され、
フォトダイオード１１と、フォトダイオード１１の上部
に形成された電極とフォトダイオード間のキャパシタ１
７と、フォトダイオード１１に蓄積された光電電荷を転
送する転送ＭＯＳトランジスタ１２と、光電電荷をソー
スホロワにより増幅するアンプＭＯＳトランジスタ１３
と、アンプＭＯＳトランジスタ１３のゲート電極部の電
位をリセットするリセットＭＯＳトランジスタ１４と、
アンプＭＯＳトランジスタ１３のソースに接続されるス
イッチＭＯＳトランジスタ１５とから構成される。これ
らの転送ＭＯＳトランジスタ１２とリセットＭＯＳトラ
ンジスタ１４とスイッチＭＯＳトランジスタ１５のゲー
トは走査回路からのタイミング制御信号によって駆動さ
れ、各フォトダイオード１１の光電電荷を効率よく増幅
して出力する。また、アンプＭＯＳトランジスタ１３の
ソース側の負荷は垂直出力線１６に接続された負荷ＭＯ
Ｓトランジスタ１８で構成され、この負荷ＭＯＳトラン
ジスタ１８のゲートも適当なタイミングで制御される。

【００２０】このセンサ１の動作は次の通りである。ま
ずフォトダイオード１１のカソードとアンプＭＯＳトラ
ンジスタ１３のゲート電位とをＭＯＳトランジスタ１４
でリセットし（リセット動作）、リセット終了後、所定
時間外部画像を受けてフォトダイオード１１の光電荷を
蓄積し（蓄積動作）、転送ＭＯＳトランジスタ１２とス
イッチＭＯＳトランジスタ１５と負荷ＭＯＳトランジス
タ１８とを導通して光電荷を読み出す（読み出し動
作）。再びリセット動作、蓄積動作、読み出し動作とい
う一連の動作をこの順序で繰り返す。こうして、センサ
１から画素信号を読み出す。センサ１としては、フォト
ダイオードが１次元、又は２次元に複数個配置されたも
のが用いられ、特に、高解像度センサ用には数万個以上
のフォトダイオードが用いられる。本実施形態では、Ａ
像とＢ像用に、１次元又は２次元状に配置されたフォト
ダイオードから、各行毎に順次読み出し、転送回路２に
出力し、各画素毎に大小を比較する。

【００２１】つぎに、転送部２は、単にスイッチングＭ
ＯＳトランジスタで構成できる。他のタイミング制御信
号と同期して出力信号を次段のメモリに転送する。ま
た、この転送回路に暗電荷のノイズ成分を消去する回路
構成を付加してもよい。

【００２２】メモリ３には、上記センサ１とほぼ同一構
成で、フォトダイオード１１の代わりにキャパシタが配
置され、転送回路２からの信号電荷をキャパシタに蓄積
する回路が好適に用いられる。信号電荷を蓄積する書込
タイミングでは、リセットＭＯＳトランジスタと転送Ｍ
ＯＳトランジスタとをオンして書き込み、キャパシタに
蓄積した電荷をリセットするリセットタイミングでは、
同様にリセットＭＯＳトランジスタと転送ＭＯＳトラン
ジスタとをオンしてリセットし、信号電荷の読出タイミ
ングでは、転送ＭＯＳトランジスタとスイッチＭＯＳト
ランジスタと負荷ＭＯＳトランジスタのゲート電極にタ
イミング制御信号が供給されて、アンプＭＯＳトランジ
スタのゲート・ソースを介してキャパシタの信号電荷を
読み出す。従って、メモリは蓄積信号の非破壊度が大き
いメモリである。よって、次段のＭＰＸセレクタ４で相
関を取るためにメモリから信号が複数回読み出されるが
この間メモリに蓄積された電荷は破壊されないので同じ
信号が読み出されることになる。

【００２３】上記センサ１と転送回路２とメモリ３と
は、全てＣＭＯＳプロセスにより一体的に形成すること
が可能であり、また別々に形成して組み合わせても良い
のは勿論である。

【００２４】つぎに、ＭＰＸセレクタ４は、一方のメモ
リ３から読み出された各画素素子の出力を１素子ずつず
らせつつピーク検出回路５に出力するものある。画像の
相関度の最大値を求めるために、順次読み出された各メ
モリセルの出力端子を選択して左右にシフトして出力す
る。例えば、各画素（セル）が２５６個である場合、順
次左側に最大２５６回のシフトで相関度を求める動作が
一巡することとなる。また、相関を取る画像について、
図１においては左右の画像を比較する例を示している
が、左右の画像はそれぞれ時間をずらせた同一対象物の
画像であっても、又は同一対象物を同時に別位置にある
センサで撮影した画像であってもよい。相関度を取る目
的によって、種々の変形が可能である。ＭＰＸセレクタ
４は例えばアナログ形式のシフトレジスタで構成した
り、マイクロコンピュータでメモリの読出し出力線をマ
トリクス回路に入力して選択出力してもよい。

【００２５】ピーク検出回路５はＡ像又はＢ像の情報を
格納したメモリのメモリ素子毎にピーク値を出力するも
ので、相関がないとしても２つのセルの出力のうちいず
れかの大きいレベルの出力が得られる。例えば、ｎｐｎ
トランジスタ５１と５２のうちエミッタ出力電圧レベル
の高いほうの電圧が次段の隣接差分出力回路に入力され
る。同様に、ｎｐｎトランジスタ５３と５４の組、及び
５５と５６の組においても、エミッタ出力電圧レベルの
高いほうの信号が次段の隣接差分出力回路に入力され
る。

【００２６】隣接差分出力回路９は、セル毎にピーク値
を検出されたセルのピーク出力と隣接するセルのピーク
値を検出されたピーク出力との差分を出力する。

【００２７】つぎに、加算回路６は各セルのピーク出力
と隣接するセルのピーク出力との差分出力毎に、その差
分出力電荷を各キャパシタ６３に蓄積し、その後各キャ
パシタ６３の電荷の合計電荷を和算キャパシタ６４に格
納する。具体的には、各差分出力をスイッチＭＯＳトラ
ンジスタ６１をオンして、各差分出力ごとに別々に各キ
ャパシタ６３に蓄積し、次に和算ＭＯＳトランジスタ６
２をオンして各キャパシタ６３の電荷の合計電荷を和算
キャパシタ６４に格納する。機能的には低インピーダン
スでアナログメモリであるキャパシタ６３を充電するこ
とになる。ここで、各キャパシタ６３の容量をＣとし、
各キャパシタ６３の電圧をＶ1，Ｖ2とすると、和算キャ
パシタ６４に格納される電圧Ｖは、Ｖ＝（ＣＶ1＋ＣＶ2）／（Ｃ＋２Ｃ）となり、結果的に各キャパシタ６３の電圧の平均値が和
算キャパシタ６４に格納されることになる。

【００２８】アンプ７は加算回路６の和算キャパシタ６
４に格納された加（和）算出力を増幅する回路である。
例えば１画素ずつずらせた出力を取るタイミング毎にス
イッチＭＯＳトランジスタ７１をオンする。直流カット
用で基準ＤＣレベルを適切なレベルに設定するための結
合コンデンサ（クランプ容量）７２は加（和）算出力か
らＤＣオフセットを除去してレベルシフトを可能とす
る。リセットＭＯＳトランジスタ７３はアンプの入力部
の電位一回の和算出力の入力毎にリセットしつつ、増幅
器７４で増幅する。こうして、次段の所望の電圧を検出
する回路（以下、「ＺＣＤ回路」又は「ゼロクロスディ
テクタ」と称する）の精度を確保できるような所定のゲ
インで増幅がなされる。

【００２９】ＺＣＤ回路８は、スイッチＭＯＳトランジ
スタ８１〜８３を例えば１セル（画素）ずつずらせた出
力を取るタイミング毎にそれぞれを１つずつオンし、時
系列ラッチキャパシタ８４〜８６に各タイミング毎の出
力を格納する。各出力の最小値の格納された部位をＡ像
とＢ像との画像の相関最大部位として出力する。

【００３０】ゼロクロス点検出回路（ＺＣＤ回路）８の
詳細な説明の前に、当該回路に公的に用いられるνＭＯ
Ｓトランジスタの構造について説明する。νＭＯＳトラ
ンジスタは、並列処理性、閾値可変制御性、Ａ／Ｄ融合
性において他にない特徴を生み出すことのできる４端子
デバイスであり、センサとのプロセス整合性もよく、一
枚の基板上に形成したオンチップ入力画像処理におい
て、その特徴を有効に発揮できる性格を有している。

【００３１】図３において、ｎ個の入力端子には、多入
力端子電圧Ｖ１，Ｖ２，Ｖ３，……Ｖn９１が入力され
るが、これらの入力端子は共通のフローティングゲート
９２にそれぞれキャパシタ結合されている。各キャパシ
タに入力された電荷の和がフローティングゲート９２と
ＭＯＳ構造のソース・ドレイン間の領域とで構成される
キャパシタの容量により分割され、インバータの入力電
圧となり、これに応じたインバータの出力が得られる。
当該インバータ出力は通常入力部の電位がリセット状態
にあるセンスアンプに入力され、インバータ出力が高い
場合には高感度のデジタル出力のハイレベル出力を得る
ことができる。

【００３２】上記のνＭＯＳトランジスタにおける多入
力端子に容量結合するフローティングゲートを設けたν
ＭＯＳトランジスタを、上記の加算回路６や、ＺＣＤ回
路８や、その他小規模で高速な且つアナログ／デジタル
変換回路に用いることで、各回路の省スペース化が達成
され、また簡易に高速演算又は最大値や最小値等の演算
結果を得ることができる。

【００３３】図４にＺＣＤ回路８の４入力によるゼロク
ロス点を検出するＺＣＤ回路の回路図例を示す。このゼ
ロクロス点に相当する画素（セル）のずらし量で定まる
位置が相関最大位置となる。図４において、２１〜２４
は２入力ゲートをもつ上述したνＭＯＳトランジスタで
ある。それぞれ信号入力端子と所定電圧を供給するリセ
ット電圧入力端子とがフローティングゲートに結合して
いる。２５〜２８はνＭＯＳトランジスタ２１〜２４の
出力とこのフローティングゲートとを接続して、フロー
ティングゲートの電位をリセットするリセットＭＯＳト
ランジスタ、３１〜３４はνＭＯＳトランジスタ２１〜
２４の出力を反転するインバータ、３５〜３７は隣接す
る各インバータの出力を入力とするＮＡＮＤ回路であ
る。

【００３４】ここで、各入力端子の入力電圧をＶ1＞Ｖ2
＞ＶR＞Ｖ3＞Ｖ4とする。リセット端子に電位ＶRを設定
すれば、インバータ３１，３２にハイ、インバータ３
３，３４にローが出力され、ＮＡＮＤ３５にローが出力
され、ＮＡＮＤ３６にハイが出力され、ＮＡＮＤ３７に
ローが出力される。従って、丁度ＶRと入力電圧のクロ
スポイント入力電圧Ｖ2と入力電圧Ｖ3との間であること
が検出される。

【００３５】高精度の入力画像相関器の駆動方法につい
て、図５を参照して、より詳しく説明する。クロックＮ
Ｏ．１，２，……３ｍ＋２，３ｍ＋３，３ｍ＋４に対し
て、例えばＢ像をＭＰＸセレクタ４で順次シフトした例
を示している。第１シフトにおける作用はクロック毎
に、第１クロックでリセット、第２クロックでＭＰＸセ
レクタとピーク検出と差分検出と和算回路のキャパシタ
充電とを行ない、第３クロックで和算キャパシタに和算
結果を充電し、第４クロックでレベルシフト、アンプ動
作ＺＣＤラッチを行う。このように、４クロック動作毎
に順次シフト動作し、第２シフトでは第１シフトのＺＣ
Ｄラッチ終了から２クロック遅れてＺＣＤラッチし、順
次３クロックずつ遅れてＺＣＤ回路８にラッチされる。
その後全セルについてラッチし終えて、ＺＣＤ回路８に
よるゼロクロスポイントを検出し、そのゼロクロス点を
示すシフト部位が得られる。これが最大相関を示すシフ
ト部位である。

【００３６】図６に、図１に示す各ブロックの状態図を
示す。本例は、Ａ像とＢ像との比較画像がー５画素分ず
れている場合であり、ー５シフト部位が相関値最大を示
す部位となっている例である。図６の（Ａ）はＣＭＯＳ
メモリの出力を示し、横軸に４８ビットの画素を、縦軸
に出力電圧を示している。図６の（Ｂ）は入力の光量が
小さい場合の例を示している。図６の（Ｃ）の横軸は、
４８ビット（画素）を正負に分けたシフト量を、縦軸は
ＺＣＤラッチ電圧を示している。最小シフト量がゼロク
ロスするー５ビットのシフト量に対応した像が最も相関
が高いことを示している。図６の（Ｄ）は光量が小さい
場合（ＺＣＤラッチ電圧のレベルが低い場合）を示して
いる。図６の（Ｅ）は、ＺＣＤ回路のインバータ出力と
画素ずれ量との関係ととＺＣＤ回路のＮＡＮＤ回路出力
と画素ずれ量との関係を示している。ー５画素ずれたと
きだけにＮＡＮＤ回路からハイレベルが出力されること
がわかる。これは図６の（Ｄ）の場合でも正確に検出で
きる。

【００３７】上記実施形態では、ＣＭＯＳプロセスによ
り製造されるＣＭＯＳ型センサとＣＭＯＳ型メモリを用
いた例を示したが、ホトトランジスタのエミッタに容量
負荷を接続したイメージセンサやＣＣＤを信号源として
もよい。

【００３８】（第２の実施形態）上述の画像相関器を用
いた、銀塩式カメラやビデオカメラ等で焦点を自動的に
合わせるＡＦセンサについて、図７及び図８を参照しつ
つ説明する。ＡＦセンサに、１次元空間アナログ信号相
関演算を小規模な回路で高精度に行えるシステムを搭載
できれば、自動焦点装置は優れたものとなる。

【００３９】図７において、焦点を合わせる対象物４９
からの反射光は、メインレンズ４８を介して主ミラー４
５、サブミラー４４、フィールドレンズ４３、メガネレ
ンズ４２をそれぞれ通って、センサ４１に至る。センサ
４１で受けた光量は光電変換により電気信号に変換さ
れ、それは画像信号としてマイコン４６に電送される。
そこで焦点が合致していない場合にはモータ４７を駆動
して再度画像を読み取るように動作し、焦点が合致する
までこの動作を繰り返し行う。この場合、図８には、合
焦の場合、メインレンズ４８が前ピンの場合、後ピンの
場合のそれぞれの光束経路とセンサ出力を示している。
両センサ出力レベルが最大の場合を合焦と判定する。こ
の場合、例えばＡ像のセンサの各画素出力を基準とし、
Ｂ像のセンサの各画素出力を１画素分ずつずらせながら
Ａ像とＢ像との相関をとり、両センサの配置的相関のズ
レ量が所定ビット（画素）であって、当該相関度の一番
高いズレ量がこの所定ビットと合致したときに合焦と判
定する。例えば前ピンの場合、相関ピークが所定ビット
よりも少なくなるので、メインレンズ４８を後方にずら
せるようにモータ４７にマイコン４６から指示をだす。
そして、合焦の判定結果が出るまで、この動作を継続し
て行う。この際、上述の画像相関器を用いれば、高速に
正確に画像のズレビットを検出することができる。ま
た、これによりマイコン４６の負担が軽くなり、マイコ
ンの処理能力を他の機能に振り分けることも可能であ
る。

【００４０】また、従来はこの相関を取る場合にマイコ
ンのソフトウェアで行って高速化を図っていたが、図１
に示した画像相関器をイメージセンサにＺＣＤ回路を内
蔵すれば、マイコンにおけるメモリ量の増大を伴わず、
画像演算のスピードをアップし、上述したように、リア
ルタイムに高速で小規模の構成でオートフォーカス機能
を達成できる。

【００４１】以上説明したように、上述した本実施形態
による画像相関器は、２つの画像の相関値が最大となる
画素シフト量をイメージセンサオンチップで演算・出力
することが可能であり、時系列的に画素シフトを行うこ
とにより、回路規模が小さく、且つ高精度で正確な相関
演算を達成できる。

【００４２】又、本画像相関器をＡＦセンサに用いれ
ば、カメラに搭載のマイコンの負荷を削減して、正確高
速な画像相関をとって、自動焦点ポイントを検出でき
る。

【００４３】（第３の実施形態）図９は本発明による画
像相関器のブロック図を示す。本例は、第１の実施形態
と異なり、比較手段としてＷＴＡ回路を用いている。図
９において、１は信号源であり光に反応して電気信号に
変換する光電変換素子を複数個並べたセンサである。２
は必要に応じて設けられ、センサ１からの画像信号から
ノイズ成分を除去して又は電気信号を直接転送する転送
部である。３はセンサの素子数に応じて転送部２から転
送されてきた画像信号を一時的に記録するメモリであ
る。４はメモリ３からの画像信号を１素子（１セル）分
ずつ、２素子（２セル）分ずつ等のように水平方向に移
動しつつ出力するマルチプレクス（以下、「ＭＰＸ」と
称する）セレクタである。５はＭＰＸセレクタ４の出力
毎にピーク信号を出力するピーク検出回路である。６は
ピーク検出回路５の出力を和算して出力する加算回路、
７は加算回路６の和算出力を次段のウィナーテークオー
ル回路（以下、「ＷＴＡ回路」と称する）に最適なレベ
ルにレベルシフトするアンプである。ＷＴＡ回路８はい
わゆる速い者勝ち的な出力レベルを出力するＷＴＡ回路
である。

【００４４】次に各ブロックについて説明する。まず、
センサ１の回路は、図２に示したものと同じである。セ
ンサ１としては、フォトダイオード１１が１次元、又は
２次元に複数個配置されたものが用いられ、特に、高解
像度用には数万個以上のフォトダイオードが用いられ
る。また、本実施形態では、Ａ像とＢ像用に、１次元又
は２次元状に配置されたフォトダイオード１１から、各
行毎に順次読み出し、転送回路２に出力し、各画素毎に
大小を比較する。

【００４５】つぎに、転送回路２も、第１実施形態に用
いられるものと同様である。

【００４６】メモリ３も、第１実施形態と同じものが用
いられる。ＭＰＸセレクタ４も、第１実施形態と同じも
のが用いられる。

【００４７】ピーク検出回路５も、第１実施形態と同じ
ものが用いられる。この回路は、左右の対応する画像の
対象画素毎にピーク値を出力するもので、相関が１００
％あれば各画素の出力レベルは一致し、相関がなければ
出力レベルの高いほうの画素の出力が得られる。例え
ば、ｎｐｎトランジスタ５１と５２のうちエミッタ出力
電圧レベルの高いほうの電圧に対応した電荷が次段のキ
ャパシタ６３に蓄積される。同様に、ｎｐｎトランジス
タ５３と５４、及び５５と５６とでは、エミッタ出力電
圧レベルの高いほうに対応した電荷が次段のキャパシタ
６３に蓄積される。和算回路６も、第１実施形態と同
じものが用いられる。和算回路６は各一対の画素のピー
ク値のそれぞれを対応するキャパシタに蓄積し、その後
各キャパシタの電荷の合計電荷を和算キャパシタに格納
する。具体的には、各一対の画素同士のピーク値を検出
した後スイッチＭＯＳトランジスタ６１をオンして、各
画素ごとにキャパシタ６３に蓄積し、次に和算ＭＯＳト
ランジスタ６２をオンして各キャパシタの電荷の合計電
荷を和算キャパシタ６４に格納する。機能的には低イン
ピーダンスでアナログメモリであるキャパシタ６３を充
電することになる。ここで、各キャパシタの容量をＣと
し、各キャパシタ６３の電圧をＶ1，Ｖ2，Ｖ3とする
と、和算キャパシタ６４に格納される電圧Ｖは、Ｖ＝（ＣＶ1＋ＣＶ2＋ＣＶ3）／（Ｃ＋３Ｃ）となり、結果的に各電圧の平均値が和算キャパシタ６４
に格納される。

【００４８】アンプ７も、第１実施形態と同じものが用
いられる。和算回路６の和算キャパシタ６４に格納され
た和算出力は、スイッチＭＯＳトランジスタ７１が、例
えば１画素ずつずらせた出力を取るタイミング毎にオン
することで出力される。和算出力は、直流カットの結合
コンデンサ（クランプ容量）７２によりＤＣオフセット
を除去されて増幅器７４に入力される。和算出力は、リ
セットＭＯＳトランジスタ７３によりリセットされたア
ンプの入力部のリセット電圧に応じてレベルシフトさ
れ、増幅器７４により次段のＭＯＳトランジスタの精度
を確保できるような所定のゲインで増幅される。

【００４９】ＷＴＡ回路８は、スイッチＭＯＳトランジ
スタ８１〜８３を例えば１セル（画素）ずつずらせた出
力を取るタイミング毎にそれぞれ１つずつオンしつつ、
時系列ラッチキャパシタ８４〜８６に各タイミングの出
力を格納する。各出力の最小値の格納された部位を左右
の画像の相関最大部位として出力する。

【００５０】また、本実施形態においても、前述したν
ＭＯＳトランジスタを、上記の和算回路６や、後述する
ＷＴＡ回路８や、その他小規模で高速な且つアナログ／
デジタル変換回路に用いることができる。これにより、
各回路の省スペース化と簡易な高速演算又は最大値や最
小値等の演算結果を得ることができる。

【００５１】図１０にＷＴＡ回路８の２入力による電圧
ランプアップを検出するＷＴＡ回路の回路図を示す。ラ
ンプアップ入力端子ＹRにランプパルス電圧が印加され
るとその時の入力端子ＹINの最大電圧を示す出力端子Ｙ
OUTだけがハイ出力を示し、他の出力端子はロー出力と
なる。即ち、図１０において、時系列ラッチキャパシタ
８４〜８６の夫々からラッチ電圧が入力端子ＹIN１１
１，１１２に入力され、ＣＭＯＳプロセスによって形成
された各キャパシタＣ1に入力され、ＣＭＯＳプロセス
によって形成されたいわゆるνＭＯＳインバータ１１
７，１１８の出力にセンスアンプインバータ１１９，１
２０から各出力ＹOUTを出力すると共にＮＡＮＤ１２１
に入力され、ＮＡＮＤ１２１の出力は各ランプスイッチ
ＭＯＳトランジスタ１１３，１１４のゲートとインバー
タ１２２の入力に接続され、インバータ１２２の出力は
各νＭＯＳインバータ１１７，１１８の出力をフィード
バックするループを開閉するスイッチＭＯＳトランジス
タ１１５，１１６のゲートに入力される。

【００５２】そこで、徐々に増加するランプ電圧が入力
されると、図１１に示すように、より高い入力電圧ＶIN
はνＭＯＳインバータの出力をハイレベルとなり、それ
により他の低い入力電圧のνＭＯＳインバータの出力を
ローレベルのままに維持される。このように、ＷＴＡ回
路８をνＭＯＳインバータで構成することにより、一度
の電圧ランプアップによって、容易に且つ簡易に相関度
の高い最大値を有する位置を検出することができる。

【００５３】高精度な入力画像相関器の駆動方法につい
て図１２を参照して詳述する。クロックＮＯ．１，２，
……３ｍ＋２，３ｍ＋３，〜４ｍ＋３に対して、第１シ
フトにおける作用はクロック毎に、第１クロックでリセ
ット、第２クロックでＭＰＸセレクタとピーク検出と和
算回路のキャパシタ充電とを行ない、第３クロックで和
算キャパシタに和算結果を充電し、第４クロックでレベ
ルシフトしてアンプ動作してＷＴＡラッチする。このよ
うに４クロックで順次動作する。第２シフトでは第１シ
フトのＷＴＡラッチ終了から２クロック遅れてＷＴＡラ
ッチし、順次３クロック遅れてＷＴＡ回路８にラッチさ
れる。その後全画素についてラッチし終えて、ＷＴＡ回
路８によるＷＴＡランプアップをとり、その最大値を示
すシフト部位を出力する。こうして最大相関を示すシフ
ト部位を求める。

【００５４】図１３に、図９に示す各ブロックの状態図
を示す。本例では、左右の比較画像が５画素分ずれてい
る例であり、ー５画素シフト部位が相関値最大を示す部
位となっている例である。図１３の（Ａ）はメモリセル
の出力を示し、横軸に４８ビットの画素を、縦軸に出力
電圧を示している。図１３の（Ｂ）は入力の光量が小さ
い場合の例を示している。図１３の（Ｃ）は、横軸に４
８ビット（画素）を正負に分けたズレ量を、縦軸にＷＴ
Ａラッチ電圧を示している。ＷＴＡラッチ電圧が最小と
なるー５ビットのシフト量の時の最も相関が高いことを
示している。図１３の（Ｄ）は光量が小さいためにＷＴ
Ａラッチ電圧のレベルが低い場合を示している。図１３
の（Ｅ）は、ＷＴＡランプアップに対してー５シフトし
たＷＴＡ出力の状態を時系列的に示したものである。他
のＷＴＡ出力はローレベルのままである。

【００５５】尚、画像比較器は画像相関器の一部の機能
を達成するために用いられるもので、図９のＭＰＸセレ
クタ４、ピーク検出器５、和算回路６、アンプ７、ＷＴ
Ａ回路８とで左右の画像を比較すると共に相関度までを
も検出することができる。特に、同じ半導体素子作製プ
ロセスで各ブロックが作製されることにより、小型で高
速の画像比較を達成できる。

【００５６】本画像相関器において、ピーク検出部５の
ＮＰＮトランジスタをＰＮＰバイポーラトランジスタに
置き換えれば、Ａ像とＢ像の相関量として、それぞれ対
応画素毎に最小値信号が検出されることとなる。このと
きは、ＷＴＡ回路では最大値を検出すれば、同様の相関
演算ができ、その最大値を示すシフト量が相関最大を示
すポイントとなる。

【００５７】また、ピーク検出部５に各一対の対応画素
毎にピーク信号を検出する最大値検出回路と最小の信号
を検出する最小値検出回路とを並列に設け、シフト量毎
にそれぞれの総和をとり、その総和の差分をとれば、そ
の差分がＡ像とＢ像の相関量としての絶対値変化分とな
る。このときは、ＷＴＡ回路で、ランプ電圧ＶR近傍の
最小値を検出すれば、同様の相関演算が可能である。

【００５８】（第４の実施形態）上述の第３の実施形態
による画像相関器を用いた、銀塩式カメラやビデオカメ
ラ等で焦点を自動的に合わせるＡＦセンサについて、前
述の図７，８を参照しつつ説明する。

【００５９】図７において、焦点を合わせる対象物４９
からの反射光は、メインレンズ４８を介して主ミラー４
５、サブミラー４４、フィールドレンズ４３、メガネレ
ンズ４２をそれぞれ通って、センサ４１に至る。センサ
４１で受けた光は光電変換され、出力信号がマイコン４
６に電送される。焦点が合致していない場合にはモータ
４７を駆動して再度画像を読み取る。焦点が合致するま
でこの動作を継続する。この場合、図８は、合焦の場
合、と、メインレンズ４８が前ピンの場合、後ピンの場
合の各場合における光束経路とセンサ出力を示してい
る。両センサ出力レベルが最大の場合を合焦と判定す
る。この場合、上述の画像相関器を用い、例えばＡ像の
センサの各画素出力を基準とし、Ｂ像のセンサの各画素
出力を１画素分ずつずらせながらＡ像とＢ像との相関を
とり、両センサの配置的相関のズレ量が所定ビット（画
素）であって、当該相関度の一番高いズレ量がこの所定
ビットと合致したときに合焦と判定する。例えば前ピン
の場合相関ピークが所定ビットよりも少なくなるので、
メインレンズ４８を後方にずらせるようにモータ４７に
マイコン４６から指示をだす。この動作を合焦の判定結
果が出るまで行う。この際、上述の画像相関器を用いる
ので、高速に正確に画像のズレビットを検出することが
でき、マイコン４６の負担が軽くなる。これにより、マ
イコン４６の処理を、他の機能に振り分けることも可能
である。

【００６０】以上説明したように、本実施形態による画
像比較器や画像相関器は、２つの画像の相関値が最大と
なる画素シフト量をイメージセンサオンチップで演算・
出力することが可能であり、時系列的に画素シフトを行
うことにより、回路規模が小さく、且つ高精度な相関演
算を達成できる。

【００６１】又、本画像相関器をＡＦセンサに用いれ
ば、カメラに搭載のマイコンの負荷を削減して、正確高
速な画像相関をとって、自動焦点ポイントを検出でき
る。

【００６２】（第５の実施形態）次に、本発明の信号加
算器について述べる。本実施形態は、特に多数の入力端
子を有して多数のアナログ信号を一括的に加算できるア
ナログ信号加算器及びこれを用いた画像相関器に関する
ものである。

【００６３】前述したとおり、従来のアナログ信号の加
算器としては、各入力端子から各抵抗を介して低入力イ
ンピーダンスの共通端子に入力し、共通端子を一方の入
力とするＯＰアンプを用いていた。このＯＰアンプの他
方の入力に固定電圧を供給すると、このＯＰアンプのゲ
インは、各入力端子に接続される抵抗の値によって、一
定となる。従って、各入力端子に供給される入力電圧に
所定の重み付けを持たせることができる。

【００６４】しかしながら、当該ＯＰアンプを用いた加
算回路は、所要面積が大きく、特にデジタル信号を扱う
デジアナ混在の基板上に形成することは困難であった。
従って、ＯＰアンプの占有面積ばかりでなく、アナログ
回路とデジタル回路とを接続するスペースも必要であ
る。

【００６５】そこで、本実施形態の加算器においては、
個々に信号が入力される複数の第１の半導体層と、前記
複数の第１の半導体層の一部にそれぞれ重なる複数の第
１のゲートと、前記各第１のゲートの一部にそれぞれ重
なる複数の第２のゲートと、前記各複数の第２のゲート
の一部と重なる第３のゲートと、前記第３のゲートの一
部と重なる第２の半導体層とを有する。

【００６６】図１４は、本発明によるアナログ信号加算
器の主要構造図を示し、図１４（Ａ）はこの平面図を、
図１４（Ｂ）はこの断面図を示す。図１５はこの等価回
路図を示している。

【００６７】図１４において、１３１はｎ型不純物をイ
オン注入し、及び／又は拡散により基板に導入して形成
した半導体層である。こり半導体層１３１の入力端子Ｉ
Ｎ１〜３に入力電圧が供給される接続線とオーミックコ
ンタクトしている。この半導体層１３１と基板であるｐ
型シリコン基板との間に等価的にキャパシタ１１４１〜
１４３が存在する。これは、例えば各々１ｐＦ程度の容
量値をもつ。１３２は多結晶である、例えば硼素をドー
プした第１のポリシリコンで、絶縁層１３６を介して半
導体層１３１の端部の上に重ねて形成される。このゲー
ト１３２が等価的に形成されたｎ型ＭＯＳトランジスタ
１５１〜１５３が等価的に形成されている。１３３は絶
縁層１３６を介して第１のポリシリコンゲートの端部の
上に重ねた多結晶の第２のポリシリコンゲートである。
このゲート１３３は、等価的にはキャパシタ１４５〜１
４７を形成している。このポリシリコン層１３３の下部
には空乏層又は反転層が形成される。この空乏層の厚さ
はｐ型シリコン中のドナー濃度で決まる。１３４は多結
晶の第３のポリシリコンゲートであり、第２のポリシリ
コン１３２の端部の下に重ねて形成され、３つの第２の
ポリシリコンゲート１３３に対して共通ゲートとなって
いる。等価的にはこのゲート１３３はｎ型ＭＯＳトラン
ジスタ１４５〜１４７のゲートになっている。１３５は
第２の半導体層であり、絶縁層１３６を介して第３のポ
リシリコンゲートの端部の下に重ねて形成される。この
半導体層１３５は、基板にｎ型不純物を導入して形成さ
れ、等価的にはキャパシタ１８１となっている。

【００６８】図１６にアナログ信号加算器のエネルギー
順位を説明する概念図を示す。図１６（Ａ）は第１、第
３のポリシリコンゲートＧＡ２，４がローレベルであ
り、入力端子ＩＮ１〜３のいずれかに図に示す電荷電圧
が印加されてキャパシタ１４１〜１４３に蓄積されてい
る状態図を示している。キャパシタＣ１８１部分のエネ
ルギー順位が高いのはリセット電位を示しているからで
ある。

【００６９】次に、ゲートＧＡ２の電位をハイレベルと
すると、図１６（Ｂ）に示す状態となり、キャパシタＣ
１２に蓄積されていた電荷がＣ１４２とＣ１４６に分配
されて平均化される。このとき、キャパシタ１４２の当
初の電位をＶ0とすると、平均化された電位は、Ｃ142Ｖ0／（Ｃ142＋Ｃ146） ………（１）となる。こうして、第１の半導体層から第２のポリシリ
コンゲートには入力信号の電荷が、第１の半導体層の容
量と第２のポリシリコンゲートの容量との間で分割され
て転送される。

【００７０】次に、ゲートＧＡ２の電位をローレベルと
し、ゲートＧＡ４の電位をハイレベルとすると、図１６
（Ｃ）に示す状態となり、リセット電位に加えてキャパ
シタＣ51に電荷が移動する。このとき、キャパシタＣ51
に蓄積される電位は、リセット電位に、Ｃ142Ｃ146Ｖ0／（Ｃ142＋Ｃ146）・Ｃ181 ………（２）を加えた電位となる。こうして、入力された印加電圧は
電荷レベルで出力される。また、他の入力端子に印加さ
れた電位は、第１の半導体層１３１から順次ポリシリコ
ン層１３２，１３３，１３４を介して、共通端子として
の第２の半導体層１３５で電荷レベルを合算・加算さ
れ、等価的なキャパシタＣ181に、［（Ｃ141Ｃ145Ｖ1）／｛（Ｃ141＋Ｃ145）・Ｃ181｝］＋［（Ｃ142Ｃ146Ｖ2）／｛（Ｃ142＋Ｃ146）・Ｃ181｝］＋［（Ｃ143Ｃ147Ｖ3）／｛（Ｃ143＋Ｃ147）・Ｃ181｝］ ……（３）の電荷電位が現れ、リセット電位を加えた出力が得られ
る。但し、Ｖ1〜Ｖ3は各入力端子に供給された電圧であ
る。ここで、図１６（Ｃ）に示すように、第２のポリシ
リコンゲート３のキャパシタ１４５〜１４７に蓄積され
た電荷は、第２の半導体層１３５のキャパシタ１８１に
その信号電荷を完全に転送されるようにすることができ
る。

【００７１】本実施形態では、３入力の例を示したが、
４つ以上の多数の入力端子を設けた場合においても、上
述のように供給された各入力電圧の総和を求める加算を
行なうことができる。また、上記（３）式中、ＭＯＳ形
成プロセスでの自己整合により、実質的にＣ141＝Ｃ142
＝Ｃ143、Ｃ145＝Ｃ146＝Ｃ147となる。

【００７２】ここで、Ｃ141（＝Ｃ142＝Ｃ143）をＣ145
（＝Ｃ146＝Ｃ147）よりも小さく、Ｃ145をＣ181よりも
大きくすることで、加算ゲインを１より大きくすること
もできる。例えば、Ｃ141：Ｃ145：Ｃ181＝１：２：０.
５であれば、加算ゲインは（３）式により４／３とな
る。

【００７３】上記のアナログ加算回路では、半導体層に
ｎ⁺層を用いて、電子をキャリアとした例を示したが、
正孔をキャリアとする場合には、ｎ型基板又はｎ型半導
体層をもつ基板にｐ＋層を形成したものであってもよ
い。

【００７４】また、上記アナログ加算回路の集積化プロ
セスは、通常のウェーハプロセスとテストとパッケージ
ングの工程で作製でき、ウェーハプロセスでは素子分
離、ゲート・ソース・ドレイン形成、配線形成の工程
で、特にゲート形成時には通常のゲート形成工程を２回
繰り返すことにより、図１４の（Ｂ）に示す構造を得る
ことができる。

【００７５】具体的には、シリコン基板を所望のパター
ンにより選択酸化し、フィールド絶縁膜を作る。続いて
熱酸化によりゲート絶縁膜を形成する。次に、ドープさ
れたポリシリコン層を成膜し、第１のポリシリコンゲー
ト１３２及び第３のポリシリコンゲート１３４をパター
ニングして形成する。次に、熱酸化により絶縁膜を形成
した後再びドープされたポリシリコン層を成膜し、第２
のポリシリコンゲート１３３をパターニング形成する。
更に、イオン注入法により拡散層１３１，１３５を形成
する。こうして本実施形態の加算回路の要素部分が完成
する。

【００７６】図１４では、第２のポリシリコンゲート１
３３の両端部が第１及び第３のポリシリコンゲート１３
２，１３４の端部上に絶縁層を介して重なっている構造
を示したが、第１、第３のポリシリコンゲート１３２，
１３４の端部が第２のポリシリコンゲート１３３の上に
重ねられた構造でもよい。

【００７７】また、第２のポリシリコンゲート１３３の
下の空乏層の代わりに、不純物濃度１０¹⁶ｃｍ^-3〜１０
¹⁸ｃｍ^-3，深さ（厚さ）０.０５μｍ〜０.４μｍのｎ型
層を設けてもよい。の（第６の実施形態）図１７に画像相関器の一例を示すブ
ロック図を示す。図において、１６０はＡ像とＢ像との
ライン画像メモリである。少なくとも一方には複数の光
電変換素子を複数設けてもよい。Ａ像としては比較・相
関を取られる画像を書き込み、各画素毎に対応するメモ
リ素子に信号電荷を格納する。一方Ｂ像では、基準とな
る画像を各画素毎に対応するメモリ素子に記憶し、静止
画の相関のためには予め基準となる画像を記憶し、動画
の場合にはＡ像と異なる時間の画像を記憶して格納して
おく。１６１はＭＰＸセレクタであり、入力画素信号に
対して１画素ずつずらせて出力するものであり、場合に
よっては２画素ずつ、３画素ずつ毎にずらせて出力す
る。この際、ライン毎に相関を取る場合にはＡ像又はＢ
像側のいずれかに設け、２次元でのエリア画像の相関を
取るときは両像に設けてもよい。１６２はＡ像の画像と
Ｂ像の所定画素分ずらした画像とを各画像素子毎にピー
ク値を検出するピーク検出回路である。この場合、２つ
の画素レベルを比較して高い方の画素レベルを出力す
る。

【００７８】また、１６３はアナログ信号加算回路で、
上述の実施形態５で説明したアナログ加算回路を用いる
ことができる。本回路は、ピーク検出回路１６２で検出
された各画素ごとのピーク値を合算して総和の画像信号
を出力する。１６４は特開平６〜５３４３１号公報によ
り開示されたＷＴＡ（Winner take all）回路で、画像
信号の総和をＭＰＸ回路１６１でずらせた画像毎に入力
され、その画像信号の総和の最大値（最小値）を示す画
像ズレ点を検出する。この最大値（最小値）を示す画像
ズレ点がＡ像とＢ像との相関が一番取れることを示して
いる。

【００７９】本画像相関器では、画像メモリ１６０、Ｍ
ＰＸ回路１６１、各画素ピーク検出回路１６２、アナロ
グ信号加算回路１６３、ＷＴＡ回路１６４をオンチップ
で形成することも可能であり、特にＣＭＯＳプロセスと
コンパチブルなプロセスで形成することで、小規模化
で、処理速度が高く、信頼性の高い素子を安価に得るこ
とができる。特に、アナログ信号加算回路１６３は、例
えば画素メモリの画素数が２５６画素であっても、もっ
と多数の画素であっても、大規模な構成とする必要がな
く、ゲートへの制御パルスの供給で２クロック程度で加
算出力値を得ることができる。

【００８０】上述の実施形態では、画像相関の最大値
（最小値）を検出するＷＴＡ回路を用いた例を示した
が、より正確な相関最大値を検出するために、対象画像
のシフトした画像の画素と基準画像の画素との最大値を
検出して、画素的に隣接した最大値の差分をとり、その
画像全体の差分の総和をシフト量に対してプロットして
ゆき、ＺＣＤ回路でゼロクロス検出することも可能であ
る。ＷＴＡ回路やＺＣＤ回路は、前述したとおりであ
る。

【００８１】このＺＣＤ回路について、前述の図４を参
照しつつ説明する。図４にはＺＣＤ回路の４入力による
ゼロクロス点を検出する回路図例を示す。このゼロクロ
ス点が対象画像と基準画像との画素のずらし量を示し、
このずらし量の画素点が画像同志の相関最大位置を示
す。図４において、８１〜８４は２ゲートのいわゆるν
ＭＯＳトランジスタであり、それぞれ各入力端子Ｖ1〜
Ｖ4と所定電圧を供給するリセット端子ＶRとを２ゲート
に接続する。２５〜２８はνＭＯＳトランジスタ８１〜
８４の出力とこのνＭＯＳトランジスタ８１〜８４のフ
ローティングゲートとをオン・オフしてリセットするリ
セットＭＯＳトランジスタ、５１〜５４はνＭＯＳトラ
ンジスタ８１〜８４の出力を反転するインバータ、３５
〜３７は隣接する各インバータの出力を入力とするＮＡ
ＮＤである。

【００８２】ここで、各入力端子の入力電圧をＶ1＞Ｖ2
＞ＶR＞Ｖ3＞Ｖ4とする。こうして、リセット端子に電
位ＶRを設定すれば、インバータ５１，５２にハイ、イ
ンバータ５３，５４にローが出力され、ＮＡＮＤ３５に
ローが出力され、ＮＡＮＤ３６にハイが出力され、ＮＡ
ＮＤ３７にローが出力される。従って、丁度電位ＶRと
入力電圧のクロスポイントが検出される。こうして、そ
の画像全体の差分の総和をシフト量に対してプロットし
てゆき、ＺＣＤ回路でゼロクロス点を検出することで、
対象画像と基準画像との最大相関ポイントを検出するこ
とができる。

【００８３】この場合、差分の総和を出力するブロック
に上述のアナログ信号加算器を用いることができ、アナ
ログ信号加算器とＺＣＤ回路とをオンチップとすること
も可能である。

【００８４】本実施形態では、画像相関器にアナログ信
号加算器を用いる例を示したが、アナログ信号加算器と
デジタル信号を出力するＷＴＡ回路又はＺＣＤ回路と
で、アナデシ混在の基板上に形成できる。また、アナロ
グ信号加算器は一般に信号処理系で多方面に活用でき、
画像信号処理回路ばかりでなく他の演算回路等に用いて
もよく、上記実施形態に限定されるものではない。

【００８５】以上説明したように、本実施形態によるア
ナログ信号加算器はアナログの入力信号について容量分
割と完全空乏電荷転送を可能とし、ＭＯＳプロセスによ
り小規模で、高速駆動によって加算結果を容易に得るこ
とができる。また画像相関器等の信号処理回路に用いる
ことにより、半導体基板上に配置することで、さらなる
高機能の小型化をも可能とすることができる。

【００８６】

【発明の効果】本発明によれば、画像相関器の場合だけ
でなく、２つの画像の相関値が最大となる画素シフト量
をイメージセンサオンチップで演算・出力することが可
能であり、時系列的に画素シフトを行うことにより、回
路規模が小さく、且つ高精度で正確な相関演算を達成で
きる。又、本画像相関器をＡＦセンサに用いれば、カメ
ラに搭載のマイコンの負荷を削減して、正確高速な画像
相関をとって、自動焦点ポイントを検出できる。

【００８７】又、本発明によれば、画像比較器や画像相
関器は、２つの画像の相関値が最大となる画素シフト量
をイメージセンサオンチップで演算・出力することが可
能であり、時系列的に画素シフトを行うことにより、回
路規模が小さく、且つ高精度な相関演算を達成できる。

【００８８】また、本発明によれば、信号加算器とした
場合も含め、アナログの入力信号について容量分割と完
全空乏電荷転送を可能とし、ＭＯＳプロセスにより小規
模で、高速駆動によって加算結果を容易に得ることがで
きる。また画像相関器等の信号処理回路に用いることに
より、半導体基板上に配置することで、さらなる高機能
の小型化をも可能とすることができる。

【図面の簡単な説明】

【図１】本発明による画像相関器のブロック図である。

【図２】本発明による光電変換素子の具体的例を示す回
路図である。

【図３】本発明による光電変換素子用のνＭＯＳトラン
ジスタの構造図である。

【図４】本発明による画像相関器のＺＣＤ回路の具体例
を示す回路図である。

【図５】本発明による画像相関器の動作状態図である。

【図６】本発明による画像相関器の各部の状態図であ
る。

【図７】本発明によるＡＦセンサの概念図と構成図と状
態図である。

【図８】本発明によるＡＦシステムの動作を説明するた
めの模式図である。

【図９】本発明による別の画像相関器のブロック図であ
る。

【図１０】本発明による２入力のＷＴＡ回路の具体的例
を示す回路図である。

【図１１】本発明によるＷＴＡ回路の動作を説明するた
めの模式図である。

【図１２】本発明による別の画像相関器のタイミングチ
ャートである。

【図１３】本発明による別の画像相関器の動作状態図で
ある。

【図１４】本発明による信号加算器の平面図と断面図で
ある。

【図１５】本発明による信号加算器の等価回路図であ
る。

【図１６】本発明による信号加算器のエネルギー準位を
転送状態毎に示す状態図である。

【図１７】本発明による信号加算器を用いた画像相関器
のブロック図である。

【符号の説明】

１センサ２転送回路３メモリ４ＭＰＸセレクタ５ピーク検出回路６和算回路７アンプ８ＺＣＤ回路９隣接差分出力回路４６マイコン４７モータ４８メインレンズ９０ＷＴＡ回路１３１第１の拡散層１３２第１のポリシリコン層１３３第２のポリシリコン層１３４第３のポリシリコン層１３５第２の拡散層１４１〜１４３キャパシタ１５１〜１５３ＭＯＳトランジスタ１４５〜１４７キャパシタ１７１〜１７３ＭＯＳトランジスタ１８１第２の拡散層のキャパシタ１６０画像メモリ１６１ＭＰＸセレクタ１６２各画素ピーク検出回路１６３アナログ加算回路１６４ＷＴＡ回路

Claims

【特許請求の範囲】

【請求項１】複数の情報信号群の相関を検出する相関
器において、各情報信号群から選択された一組のセル信号を比較し
て、それらのうちの最大値又は最小値を検出するための
検出手段と、比較すべきセル信号の組合せを変更するための組合せ変
更手段と、前記検出手段からの出力信号を演算するための演算手段
と、前記組合せ変更手段により定められたセル信号の組合せ
に応じて得られた演算結果を基準信号と比較する比較手
段と、を有することを特徴とする相関器。
【請求項２】請求項１に記載の相関器において、前記
変更手段は、２つの情報信号のうち少なくとも一方のア
ドレスをシフトする選択スイッチであることを特徴とす
る相関器。
【請求項３】請求項１に記載の相関器において、前記
変更手段はマルチプレクスセレクタであることを特徴と
する相関器。
【請求項４】請求項１に記載の相関器において、前記
検出手段は、ピーク検出回路でであることを特徴とする
相関器。
【請求項５】請求項１に記載の相関器において、前記
検出手段は、ボトム検出回路でであることを特徴とする
相関器。
【請求項６】請求項１に記載の相関器において、前記
検出手段は、前記変更手段からの出力線を一組ずつ共通
に接続する回路を有することを特徴とする相関器。
【請求項７】請求項１に記載の相関器において、前記
検出手段は、前記変更手段からの出力線が制御電極に接
続されたトランジスタと、該トランジスタの主電極を一
組ずつ共通に接続した回路であることを特徴とする相関
器。
【請求項８】請求項１に記載の相関器において、前記
演算手段は加算回路を含むことを特徴とする相関器。
【請求項９】請求項１に記載の相関器において、前記
演算手段は減算回路と加算回路を含むことを特徴とする
相関器。
【請求項１０】請求項１に記載の相関器において、前
記演算手段は、複数の入力端子に接続された複数のコン
トロールゲートと、該複数のコントロールゲートと容量
結合するフローティングゲートと、を有する素子である
ことを特徴とする相関器。
【請求項１１】請求項１に記載の相関器において、前
記演算手段は、複数の入力端子にそれぞれ接続された第
１の半導体領域群と、３つのゲートと、出力端子に接続
された第２の半導体領域と、を有することを特徴とする
相関器。
【請求項１２】請求項１１に記載の相関器において、
前記３つのゲートのうち隣接する２つのゲートの端部が
互いにかさなっていることを特徴とする相関器。
【請求項１３】請求項１に記載の相関器において、前
記比較器は、ゼロクロス検出回路であることを特徴とす
る相関器。
【請求項１４】請求項１に記載の相関器において、前
記比較器は、ＷＴＡ回路であることを特徴とする相関
器。
【請求項１５】請求項１に記載の相関器において、前
記比較器は、セル信号の組合せに応じた演算結果を保持
する容量を有することを特徴とする相関器。
【請求項１６】請求項１に記載の相関器において、前
記複数の情報信号群は、画像情報であることを特徴とす
る相関器。
【請求項１７】請求項１に記載の相関器において、前
記複数の情報信号群は、信号源からの信号を蓄積するメ
モリに蓄積された信号群であることを特徴とする相関
器。
【請求項１８】請求項１７に記載の相関器において、
前記信号源は、光電変換素子であることを特徴とする相
関器。
【請求項１９】請求項１に記載の相関器において、当
該相関器は１チップＩＣから構成されていることを特徴
とする相関器。
【請求項２０】個々に信号が入力される複数の第１の
半導体層と、前記複数の第１の半導体層の一部にそれぞ
れ重なる複数の第１のゲートと、前記各第１のゲートの
一部にそれぞれ重なる複数の第２のゲートと、前記各複
数の第２のゲートの一部と重なる第３のゲートと、前記
第３のゲートの一部と重なる第２の半導体層とからなる
ことを特徴とする信号加算器。
【請求項２１】請求項２０に記載の信号加算器におい
て、前記第２のゲートは前記第１のゲートと前記第３の
ゲートとの各端部の上に形成されることを特徴とする信
号加算器。
【請求項２２】請求項２０に記載の信号加算器におい
て、前記第１のゲートと前記第３のゲートは、ポリシリ
コンからなることを特徴とする信号加算器。
【請求項２３】請求項２２に記載の信号加算器におい
て、前記ポリシリコンは、周期律表III族又はV族に属す
る原子を含むことを特徴とする信号加算器。
【請求項２４】請求項２０に記載の信号加算器におい
て、前記第３のゲートは、前記複数の第２ゲートに共通
の層で形成されていることを特徴とする信号加算器。
【請求項２５】請求項２０に記載の信号加算器におい
て、前記第３のゲートは、前記複数の第２ゲート数と同
数設けられていることを特徴とする信号加算器。
【請求項２６】請求項２０に記載の信号加算器におい
て、前記複数の第１のゲートには、同時にパルス電圧が
印加されることを特徴とする信号加算器。
【請求項２７】請求項２０に記載の信号加算器におい
て、前記複数の第３のゲートには、それぞれ独立的にパ
ルス電圧が印加されることを特徴とする信号加算器。
【請求項２８】請求項２０に記載の信号加算器におい
て、前記信号加算器はＣＭＯＳプロセスにより形成され
ることを特徴とする信号加算器。
【請求項２９】前記第１及び第２の半導体層は、イオ
ン注入工程により形成されることを特徴とする請求項２
０に記載の信号加算器。
【請求項３０】前記第１及び第２の半導体層と前記第
１又は第２のゲートとは、自己整合していることを特徴
とする請求項２０に記載の信号加算器。
【請求項３１】前記信号加算器は、絶縁ゲート型トラ
ンジスタからなる光電変換素子を有していることを特徴
とする請求項２０に記載の信号加算器。
【請求項３２】前記光電変換素子は、非破壊読み出し
型の素子であることを特徴とする請求項２０に記載の信
号加算器。
【請求項３３】複数の画像の相関を検出する画像相関
器において、前記複数の画像をそれぞれ記憶する複数のメモリと、当
該複数のメモリのアドレスをシフトする選択スイッチ
と、前記複数のメモリのうち一方の各メモリセルの信号
と他方のメモリからのアドレスをシフトした各メモリセ
ルの信号との最大値又は最小値を検出する検出回路と、
前記検出回路の画素毎の出力中隣接する出力の差分を出
力する隣接差分出力回路とを備えたことを特徴とする画
像相関器。
【請求項３４】請求項３３に記載の画像相関器におい
て、さらに前記隣接差分出力回路の差分出力毎に差分を
格納するキャパシタと、各差分を加算する加算器と、前
記加算器の出力をクランプして増幅するアンプと、前記
アンプの出力を前記シフト毎にラッチする時系列ラッチ
回路と、時系列ラッチ回路の出力から所望の出力電圧を
検出する検出回路とを備えたことを特徴とする画像相関
器。
【請求項３５】画像に対応した信号を蓄積する複数の
メモリセルを具備する第１、第２の画像メモリと、前記
第１の画像メモリの前記各メモリセルを読み出して所定
の画素分シフトするマルチプレクスセレクタと、前記第
１の画像メモリのメモリセルの信号と前記第２の画像メ
モリのメモリセルの信号とを比較し、最大値又は最小値
を検出する検出手段と、前記メモリセルの最大値又は最
小値とをメモリセルに隣接するメモリセルの最大値又は
最小値との差をとる隣接差分出力手段とを備えたことを
特徴とする画像処理回路。
【請求項３６】請求項３５に記載の画像処理回路にお
いて、さらに前記隣接差分出力回路の差分を前記画素メ
モリ分加算する加算手段と、前記加算手段の出力を前記
シフト毎にラッチする時系列ラッチ手段と、前記時系列
ラッチ回路の出力から所望の出力電圧を検出する検出手
段とを備えたことを特徴とする画像処理回路。
【請求項３７】請求項３５に記載の画像処理回路にお
いて、前記所望の出力電圧はシフト量に対してゼロクロ
スする電圧であることを特徴とする画像処理回路。
【請求項３８】請求項３４に記載の画像相関器を用い
たことを特徴とする自動焦点カメラ。
【請求項３９】請求項３６に記載の画像処理回路を用
いたことを特徴とする自動焦点カメラ。
【請求項４０】複数の画像の相関を検出する画像相関
器において、前記複数の画像を記憶する複数のメモリと、当該複数の
メモリのアドレスをシフトする選択スイッチと、一方の
前記メモリの各メモリセルに蓄積された信号と他方の前
記メモリのアドレスをシフトしたメモリセルに蓄積され
た信号とを比較し、一方のメモリセルに蓄積された信号
を出力する検出手段とを備えたことを特徴とする画像相
関器。
【請求項４１】請求項４０に記載の画像相関器におい
て、さらに、前記シフトしたシフト量のうち前記比較し
た出力が最大値又は最小値となる前記シフト量を判定す
る判定手段とから構成されることを特徴とする画像相関
器。
【請求項４２】請求項４１に記載の画像相関器におい
て、前記判定手段にウィナーテークオール回路を用いた
ことを特徴とする画像相関器。
【請求項４３】請求項４１に記載の画像相関器におい
て、前記ウィナーテークオール回路には多入力端子にキ
ャパシタを結合し、該キャパシタを共通端子としてセン
スアンプに接続したνＭＯＳトランジスタを用いたこと
を特徴とする画像相関器。
【請求項４４】複数の画像の相関を検出する画像相関
器において、前記複数の画像を記憶するメモリと、前記メモリの出力をシフトするマルチプレクスセレクタ
と、前記メモリの出力とシフトされた出力とを比較し、シフ
ト量毎に比較結果を取り出す相関手段と、前記相関手段の出力が最大となる前記シフト量を判定す
る判定手段とを備えたことを特徴とする画像相関器。
【請求項４５】請求項４４に記載の画像相関器におい
て、前記判定手段にウィナーテークオール回路を用い、
前記ウィナーテークオール回路には多入力端子にキャパ
シタを結合し、該キャパシタを共通端子としてセンスア
ンプに接続したνＭＯＳトランジスタを用いたことを特
徴とする画像相関器。
【請求項４６】所定の画像に対して別個に設けた画像
との相関度を検出して前記所定の画像がどの程度の差異
を有するのかを判定する画像処理回路において、前記所定の画像を読み取り横方向に配置した複数個の第
１の光電変換素子と、前記別個に設けた画像を読み取り
横方向に配置した複数個の第２の光電変換素子と、前記
複数個の第１の光電変換素子に対応して前記第１の光電
変換素子の出力を縦方向に順次記憶する第１のメモリ
と、前記複数個の第２の光電変換素子に対応して前記第
２の光電変換素子の出力を縦方向に順次記憶する第２の
メモリと、前記第２のメモリの出力を前記縦方向に対し
て横方向にシフトするマルチプレクスセレクタと、前記
第１のメモリの出力と前記横方向にシフトするシフト量
毎に前記第２のメモリの出力を取り出した出力との相関
をとる相関手段と、前記相関手段の出力が最大となるシ
フト量を判定する判定手段とを備えたことを特徴とする
画像処理回路。
【請求項４７】請求項４６に記載の画像処理回路にお
いて、前記相関手段と前記判定手段にウィナーテークオ
ール回路を用い、前記ウィナーテークオール回路には多
入力端子にキャパシタを結合し、該キャパシタを共通端
子としてセンスアンプに接続したνＭＯＳトランジスタ
を用いたことを特徴とする画像処理回路。
【請求項４８】請求項４２に記載の画像相関器を用い
たことを特徴とする自動焦点カメラ。
【請求項４９】請求項４６に記載の画像処理回路を用
いたことを特徴とする自動焦点カメラ。