JP7492600B2 - 表示装置および表示装置の製造方法 - Google Patents

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Description

本発明は、表示装置および表示装置の製造方法に関する。
特許文献１には、電気光学装置の半導体層において、ドレイン領域（不純物導入領域）を、低濃度領域（ＬＤＤ領域）と高濃度領域とで構成する手法が開示されている。
特開２００９－４３７４８
発光素子用の画素回路において、駆動トランジスタの駆動能力の向上とオフ電流の低減との両立を図る。
本発明の一態様にかかる表示装置は、発光素子と、第１構造のトランジスタを含む画素回路とを備え、前記第１構造のトランジスタの半導体層は、第１チャネル領域と、前記第１チャネル領域の両側に配され、不純物がドープされた、第１ドープ領域および第２ドープ領域とを含み、前記第１チャネル領域に隣接する前記第１ドープ領域は高濃度領域で構成され、前記第２ドープ領域は、前記第１チャネル領域に隣接する低濃度領域と、当該低濃度領域に隣接する高濃度領域とで構成され、前記第１構造のトランジスタの半導体層に含まれる高濃度領域は、当該半導体層に含まれる低濃度領域よりもドープ濃度が高く、前記画素回路には、前記第１構造のトランジスタである駆動トランジスタと、前記駆動トランジスタのゲート電極に接続する容量素子とが含まれ、前記発光素子の発光期間に、前記駆動トランジスタの前記第１ドープ領域から前記第２ドープ領域に向けて駆動電流が流れる。
本発明の一態様によれば、駆動トランジスタの駆動能力の向上とオフ電流の低減との両立を図ることができる。
図１（ａ）は、実施形態１の表示装置の、第１構造のトランジスタおよび第３構造のトランジスタを含む断面図であり、図１（ｂ）は、実施形態１の表示装置の、第２構造のトランジスタを含む断面図である。 実施形態１の表示装置の構成を示す模式的平面図である。 画素回路の一例を示す回路図である。 図４（ａ）は、画素回路における駆動トランジスタおよび発光制御トランジスタを含む部分の構成例を示す断面図であり、図４（ｂ）は、画素回路におけるリセットトランジスタを含む部分の構成例を示す断面図であり、図４（ｃ）は、画素回路における閾値制御トランジスタを含む部分の構成例を示す断面図である。 実施形態１の表示装置の製造方法を示すフローチャートである。 実施形態１における第１構造のトランジスタの製造方法を示す断面図である。 実施形態１における第２構造のトランジスタの製造方法を示す断面図である。 実施形態１における第３構造のトランジスタの製造方法を示す断面図である。 実施形態２の表示装置の製造方法を示すフローチャートである。 実施形態２における第１構造のトランジスタの製造方法を示す断面図である。 実施形態２における第２構造のトランジスタの製造方法を示す断面図である。 実施形態２における第３構造のトランジスタの製造方法を示す断面図である。
図１（ａ）は、実施形態１の表示装置の、第１構造のトランジスタおよび第３構造のトランジスタを含む断面図であり、図１（ｂ）は、実施形態１の表示装置の、第２構造のトランジスタを含む断面図である。図２は、実施形態１の表示装置の構成を示す模式的平面図である。
図１～図２に示すように、表示装置１０では、基板２、画素回路ＰＣを含む薄膜トランジスタ層４、トップエミッション（上層側へ発光する）タイプの発光素子ＥＤを含む発光素子層５、および封止層６がこの順に形成され、サブ画素ＳＰごとに、発光素子ＥＤおよび画素回路ＰＣが形成される。
基板２は、ガラス基板、あるいは、ポリイミド等の樹脂を主成分とする可撓性基材であり、例えば、２層のポリイミド膜およびこれらに挟まれた無機膜によって基板２を構成することもできる。基板２の上面（半導体層ＳＣとの界面）に水、酸素等の異物の侵入を防ぐベースコート膜（無機絶縁膜）を設けてもよい。
図１に示すように、薄膜トランジスタ層４は、基板２上に形成される半導体層ＳＣと、半導体層ＳＣを覆うゲート絶縁膜１４と、ゲート絶縁膜１４よりも上層に形成され、ゲート電極ＧＥを含む第１金属層と、第１金属層を覆う第１層間絶縁膜１６と、第１層間絶縁膜１６よりも上層に形成され、容量電極ＣＥを含む第２金属層と、第２金属層を覆う第２層間絶縁膜２０と、第２層間絶縁膜２０よりも上層に形成され、電源線ＰＬおよび初期化信号線ＩＬを含む第３金属層と、第３金属層よりも上層に形成される平坦化膜２１とを備える。
半導体層ＳＣは、例えば低温形成のポリシリコン（ＬＴＰＳ）で構成される。半導体層ＳＣは、ゲート電極ＧＥと重畳する部分は半導体（チャネル）として機能し、重畳しない部分は不純物ドープ等によって導体とされる。
第１金属層、第２金属層および第３金属層は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む、金属単層膜あるいは金属複層膜によって構成される。
ゲート絶縁膜１４は、例えば酸化シリコン（ＳｉＯｘ）膜で構成することができる。ゲート電極ＧＥを覆う第１層間絶縁膜１６は、例えば酸化シリコン（ＳｉＯｘ）および窒化シリコン（ＳｉＮｘ）の積層膜で構成することができる。第２層間絶縁膜２０は、酸化シリコン（ＳｉＯｘ）の単層膜あるいは酸化シリコン（ＳｉＯｘ）および窒化シリコン（ＳｉＮｘ）の積層膜で構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
発光素子層５は、下部電極２２と、下部電極２２のエッジを覆う絶縁性のエッジカバー膜２３と、エッジカバー膜２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層の上部電極２５とを含む。エッジカバー膜２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
発光素子層５には、発光色が異なる複数の発光素子ＥＤが形成され、各発光素子が、島状の下部電極２２、発光層を含むＥＬ層２４、および上部電極２５を含む。上部電極２５は、複数の発光素子ＥＤで共通する、ベタ状の共通電極である。
発光素子ＥＤは、例えば、発光層として有機層を含むＯＬＥＤ（有機発光ダイオード）であってもよいし、発光層として量子ドット層を含むＱＬＥＤ（量子ドット発光ダイオード）であってもよい。
ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法、フォトリソグラフィ法によって、エッジカバー膜２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成とすることもできる。
下部電極２２（アノード）は、例えばＩＴＯ（Indiuｍ Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成される、光反射電極である。上部電極２５（カソード）は、例えばマグネシウム銀合金等の金属薄膜で構成され、光透過性を有する。
発光素子ＥＤがＯＬＥＤである場合、下部電極２２および上部電極２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。発光素子ＥＤがＱＬＥＤである場合、下部電極２２および上部電極２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光が放出される。
発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防ぐ層であり、例えば、２層の無機封止膜とこれら間に形成される有機膜とで構成することができる。
〔実施形態１〕
図１～図２に示すように、画素回路ＰＣは、第１構造のトランジスタＴＡ、第２構造のトランジスタＴＢ、および第３構造のトランジスタＴＣを含む。第１構造のトランジスタＴＡ、第２構造のトランジスタＴＢ、および第３構造のトランジスタＴＣはそれぞれ、Ｐ型トランジスタ（Ｐ型チャネル型）であり、ゲート電極がチャネル領域よりも上層に形成されるトップゲートタイプである。
第１構造のトランジスタＴＡの半導体層ＳＣは、第１チャネル領域ＣＨ１と、第１チャネル領域ＣＨ１の両側に配され、不純物がドープされた、第１ドープ領域Ａ１および第２ドープ領域Ａ２とを含む。第１チャネル領域ＣＨ１は、トランジスタＴＡのゲート電極ＧＥに整合する。
第２構造のトランジスタＴＢの半導体層ＳＣは、第２チャネル領域ＣＨ２と、第２チャネル領域ＣＨ２の両側に配され、不純物がドープされた、第３ドープ領域Ａ３および第４ドープ領域Ａ４とを含む。第２チャネル領域ＣＨ２は、トランジスタＴＢのゲート電極ＧＥに整合する。
第３構造のトランジスタＴＣの半導体層ＳＣは、第３チャネル領域ＣＨ３と、第３チャネル領域ＣＨ３の両側に配され、不純物がドープされた、第５ドープ領域Ａ５および第６ドープ領域Ａ６とを含む。第３チャネル領域ＣＨ３は、トランジスタＴＣのゲート電極ＧＥに整合する。
図１に示されるように、第１構造のトランジスタＴＡについては、第１チャネル領域ＣＨ１の一方側に隣接する第１ドープ領域Ａ１が高濃度領域ａＨで構成され、第１チャネル領域ＣＨ１の他方側に隣接する第２ドープ領域Ａ２が、第１チャネル領域ＣＨ１に隣接する低濃度領域ａＬと、当該低濃度領域ａＬに隣接する高濃度領域ａＨとで構成される。
第２構造のトランジスタＴＢについては、第２チャネル領域ＣＨ２の一方側に隣接する第３ドープ領域Ａ３が、第２チャネル領域ＣＨ２に隣接する低濃度領域ａＬと、当該低濃度領域ａＬに隣接する高濃度領域ａＨとで構成され、第２チャネル領域ＣＨ２の他方側に隣接する第４ドープ領域Ａ４が、第２チャネル領域ＣＨ２に隣接する低濃度領域ａＬと、当該低濃度領域ａＬに隣接する高濃度領域ａＨとで構成される。
第３構造のトランジスタＴＣについては、第３チャネル領域ＣＨ３の一方側に隣接する第５ドープ領域Ａ５が高濃度領域ａＨで構成され、第３チャネル領域ＣＨ３の他方側に隣接する第６ドープ領域Ａ６が高濃度領域ａＨで構成される。
トランジスタＴＡ、ＴＢ、ＴＣにおいては、例えば、高濃度領域ａＨのドープ濃度が、低濃度領域ａＬのドープ濃度の１０倍以上とされる。
図３は画素回路の一例を示す回路図である。図３の画素回路ＰＣは、容量素子Ｃｐと、ゲート電極が前段（ｎ－１段）の走査信号線Ｇｎ－１に接続されるリセットトランジスタＴ１ｘ・Ｔ１ｙと、ゲート電極が自段（ｎ段）の走査信号線Ｇｎに接続される閾値制御トランジスタＴ２ｘ・Ｔ２ｙと、ゲート電極が自段（ｎ段）の走査信号線Ｇｎに接続される書き込み制御トランジスタＴ３と、発光素子ＥＤの電流を制御する駆動トランジスタＴ４と、ゲート電極が発光制御線ＥＭ（ｎ段）に接続される電源供給トランジスタＴ５と、ゲート電極が発光制御線ＥＭ（ｎ段）に接続される発光制御トランジスタＴ６と、ゲート電極が自段（ｎ段）の走査信号線Ｇｎに接続される初期化トランジスタＴ７と、を含む。
走査信号線Ｇｎ・Ｇｎ－１および発光制御線ＥＭは第１金属層に含まれ、データ信号線ＤＬ、電源線ＰＬ、および初期化信号線は第３金属層に含まれる。走査信号線Ｇｎの一部あるいは走査信号線Ｇｎ－１の一部または発光制御線ＥＭの一部が、駆動トランジスタＴ４以外の各トランジスタのゲート電極ＧＥとして機能してもよい。
駆動トランジスタＴ４は、第１構造のトランジスタＴＡであり、リセットトランジスタＴ１ｘ・Ｔ１ｙおよび閾値制御トランジスタＴ２ｘ・Ｔ２ｙはそれぞれ、第２構造のトランジスタＴＢであり、書き込み制御トランジスタＴ３、電源供給トランジスタＴ５、発光制御トランジスタＴ６、および初期化トランジスタＴ７はそれぞれ、第３構造のトランジスタＴＣである。
駆動トランジスタＴ４のゲート電極ＧＥは、容量素子Ｃｐを介して電源線ＰＬに接続されるとともに、リセットトランジスタＴ１ｘ・Ｔ１ｙを介して初期化信号線ＩＬに接続される。電源線ＰＬには高電圧側電源（ＥＬＶＤＤ）が供給され、初期化信号線ＩＬおよび発光素子ＥＤのカソード（上部電極２５）には、例えば同一の低電圧側電源（ＥＬＶＳＳ）が供給される。
駆動トランジスタＴ４の第１ドープ領域（ソース領域）Ａ１は、書き込み制御トランジスタＴ３を介してデータ信号線ＤＬに接続されるとともに、電源供給トランジスタＴ５を介して電源線ＰＬに接続される。駆動トランジスタＴ４の第２ドープ領域（ドレイン領域）Ａ２は、発光制御トランジスタＴ６を介して発光素子ＥＤのアノード（下部電極２２）に接続されるとともに、直列に接続される２つの閾値制御トランジスタＴ２ｘ・Ｔ２ｙを介して駆動トランジスタＴ４のゲート電極ＧＥに接続される。発光素子ＥＤのアノードは、初期化トランジスタＴ７を介して初期化信号線ＩＬに接続される。
図４（ａ）は、画素回路における駆動トランジスタおよび発光制御トランジスタを含む部分の構成例を示す断面図であり、図４（ｂ）は、画素回路におけるリセットトランジスタを含む部分の構成例を示す断面図であり、図４（ｃ）は、画素回路における閾値制御トランジスタを含む部分の構成例を示す断面図である。
図３および図４（ａ）に示されるように、駆動トランジスタＴ４（ＴＡ）のゲート電極ＧＥと容量電極ＣＥとを含むように容量素子Ｃｐが形成され、容量電極ＣＥは、第２層間絶縁膜２０に形成されたコンタクトホールを介して電源線ＰＬに接続される。
図４（ａ）に示されるように、駆動トランジスタＴ４（ＴＡ）の第２ドープ領域Ａ２は、発光制御トランジスタＴ６（ＴＣ）を介して発光素子ＥＤの下部電極２２（アノード）に接続されており、発光素子ＥＤの発光期間には、駆動トランジスタＴ４（ＴＡ）のソース領域である第１ドープ領域Ａ１からドレイン領域である第２ドープ領域Ａ２に向けて駆動電流Ｉｄが流れる。駆動トランジスタＴ４の第２ドープ領域Ａ２と、発光制御トランジスタＴ６の第５ドープ領域Ａ５とは、半導体層ＳＣの配線領域Ａｗ介して接続されている。配線領域Ａｗは高濃度領域ａＨで構成される導体部である。駆動電流Ｉｄは、配線領域Ａｗ、発光制御トランジスタＴ６の第５ドープ領域Ａ５、第３チャネル領域ＣＨ３、および第６ドープ領域Ａ６を通って発光素子ＥＤに流れ込む。
このように、駆動トランジスタＴ４を第１構造のトランジスタＴＡとし、ソース領域である第１領域Ａ１を高濃度領域ａＨで構成し、ドレイン領域である第２領域Ａ２を、第１チャネル領域ＣＨ１に隣接する低濃度領域ａＬと、高濃度領域ａＨとで構成することで、駆動トランジスタＴ４の駆動能力の向上とオフ電流の低減との両立を図ることができる。
図４（ｂ）に示されるように、対となるリセットトランジスタＴ１ｘ・Ｔ１ｙ（ＴＢ）は直列接続されており、リセットトランジスタＴ１ｘの第４ドープ領域Ａ４と、リセットトランジスタＴ１ｙの第３ドープ領域Ａ３とが、配線領域Ａｗを介して接続されている。リセットトランジスタＴ１ｘの第３ドープ領域Ａ３は、半導体層ＳＣの配線領域Ａｗを介して初期化信号線ＩＬに接続されている。
図４（ｃ）に示されるように、対となる閾値制御トランジスタＴ２ｘ・Ｔ２ｙ（ＴＢ）は直列接続されており、閾値制御トランジスタＴ２ｘの第４ドープ領域Ａ４と、閾値制御トランジスタＴ２ｙの第３ドープ領域Ａ３とが、配線領域Ａｗを介して接続されている。閾値制御トランジスタＴ２ｘの第３ドープ領域Ａ３は、半導体層ＳＣの配線領域Ａｗを介して上層配線ＵＷに接続されている。
このように、リセットトランジスタＴ１ｘ・Ｔ１ｙおよび閾値制御トランジスタＴ２ｘ・Ｔ２ｙを第２構造のトランジスタＴＢとし、第３ドープ領域Ａ３および第４ドープ領域Ａ４それぞれを、第２チャネル領域ＣＨ２に隣接する低濃度領域ａＬと、高濃度領域ａＨとで構成することで、リセットトランジスタおよび閾値制御トランジスタのオフ電流の低減を図ることができる。
書き込み制御トランジスタＴ３、電源供給トランジスタＴ５、発光制御トランジスタＴ６、および初期化トランジスタＴ７それぞれを、第３構造のトランジスタＴＣとし、第３チャネル領域ＣＨ３に隣接する第５ドープ領域Ａ５および第６ドープ領域Ａ６それぞれを高濃度領域ａＨで構成することで、これらのトランジスタＴ３・Ｔ５・Ｔ６・Ｔ７のＯＮ電流を担保することができる。なお、オフ電流の低減を図るために、初期化トランジスタＴ７を第２構造のトランジスタＴＢとすることもできる。
実施形態１では、画素回路ＰＣのトランジスタＴ１～Ｔ７を、機能に応じて、第１構造のトランジスタＴＡ、第２トランジスタＴＢ、および第３トランジスタＴＣに作り分けることで、トランジスタＴ１～Ｔ７の能力を最適化でき、高輝度かつ高信頼性の画素回路を実現することできる。
図５は、実施形態１の表示装置の製造方法を示すフローチャートである。図６は、実施形態１における第１構造のトランジスタの製造方法を示す断面図である。図７は、実施形態１における第２構造のトランジスタの製造方法を示す断面図である。図８は、実施形態１における第３構造のトランジスタの製造方法を示す断面図である。
図５に示すように、ステップＳ１では基板２（ベースコート膜含む）の形成を行う。ステップＳ２では、非晶質シリコン（アモルファスシリコン）の成膜を行う。ステップＳ３では、熱処理による非晶質シリコンの脱水素化を行う。ステップＳ４では、ＥＬＡ（Exicimer Laser Anneling）法によるレーザーアニールを行い、非晶質シリコンをポリシリコンからなる半導体層ＳＣとする。ステップＳ５では、フォトリソグラフィ法により、半導体層ＳＣのパターニングを行う。
ステップＳ６では、ＣＶＡ法を用いてゲート絶縁膜１４（例えば、酸化シリコン）の成膜を行う。ステップＳ７では、スパッタリング法を用いて第１金属層（モリブデンあるいはＭｏＷ等のモリブデン系合金）の成膜を行う。ステップＳ８では、フォトリソグラフィ法により、第１金属層のパターニング（ゲート電極ＧＥ等の形成）を行う。
ステップＳ１０ｆでは、ゲート電極ＧＥを遮蔽体として、半導体層ＳＣに対して不純物の低濃度ドーピングを行う（図６（ｂ）・図７（ｂ）・図８（ｂ）参照）。不純物には、例えばボロンを用い、ドープ濃度は、例えば、３．０×１０１６ ～２×１０１７ 〔atoms／ｃｍ3〕とする。これにより、低濃度領域ａＬが形成される。
ステップＳ１０ｓでは、ゲート電極ＧＥおよびマスクＭＫを遮蔽体として、半導体層ＳＣに対して不純物の高濃度ドーピングを行う（図６（ｃ）・図７（ｃ）・図８（ｃ）参照）。不純物には、例えばボロンを用い、ドープ濃度は、例えば、１．０×１０１９ ～１．０×１０２１ 〔atoms／ｃｍ3〕とする。これにより、高濃度領域ａＨが形成される。
図６（ｃ）に示されるように、第１構造のトランジスタＴＡ（Ｔ４）の半導体層ＳＣに対しては、ゲート電極ＧＥに重畳する第１部分Ｐ１と、ゲート電極ＧＥの両サイドのいずれか１つに重畳する第２部分Ｐ２とを有するマスクＭＫを用い、マスクＭＫおよびゲート電極ＧＥを遮蔽体として、半導体層ＳＣにおけるマスクＭＫおよびゲート電極ＧＥのいずれにも重畳しない領域に対して、高濃度ドーピングを行う。これにより、第１チャネル領域ＣＨ１と、高濃度領域ａＨで構成される第１ドープ領域Ａ１（ソース領域）と、低濃度領域ａＬおよび高濃度領域ａＨで構成される第２ドープ領域Ａ２（ドレイン領域）とが形成される。
図７（ｃ）に示されるように、第２構造のトランジスタＴＢの半導体層ＳＣに対しては、ゲート電極ＧＥに重畳する部分と、ゲート電極ＧＥの両サイドに重畳する部分とを有するマスクＭＫを用い、マスクＭＫおよびゲート電極ＧＥを遮蔽体として、半導体層ＳＣにおけるマスクＭＫおよびゲート電極ＧＥのいずれにも重畳しない領域に対して、高濃度ドーピングを行う。これにより、第２チャネル領域ＣＨ２と、低濃度領域ａＬおよび高濃度領域ａＨで構成される第３ドープ領域Ａ３と、低濃度領域ａＬおよび高濃度領域ａＨで構成される第４ドープ領域Ａ４とが形成される。
図８（ｃ）に示されるように、第３構造のトランジスタＴＣの半導体層ＳＣに対しては、マスクを用いることなくゲート電極ＧＥを遮蔽体として、半導体層ＳＣにおけるゲート電極ＧＥに重畳しない領域に対して、高濃度ドーピングを行う。これにより、第３チャネル領域ＣＨ３と、高濃度領域ａＨで構成される第５ドープ領域Ａ５と、高濃度領域ａＨで構成される第６ドープ領域Ａ６とが形成される。
ステップＳ１１では、ＣＶＡ法を用いて第１層間絶縁膜１６（例えば、酸化シリコンと窒化シリコンの積層膜）の成膜を行う。ステップＳ１２では、水素化アニール（結晶性シリコン半導体層ＳＣへの水素供給を目的とした熱処理）を行う。ステップＳ１３では、フォトリソグラフィ法により、第１層間絶縁膜１６のパターニング（開口形成）を行う。
ステップＳ１４では、スパッタリング法を用いて第２金属層１９（例えば、チタン／アルミニウム／チタンの積層膜）の成膜を行う。ステップＳ１５では、フォトリソグラフィ法により、第２金属層のパターニング（容量電極ＣＥ等の形成）を行う。ステップＳ１６では、ＣＶＡ法を用いて第２層間絶縁膜２０（例えば、酸化シリコンの単層膜あるいは窒化シリコンと酸化シリコンの積層膜）の成膜を行う。ステップＳ１７では、フォトリソグラフィ法により、第１層間絶縁膜１６、第２層間絶縁膜２０およびゲート絶縁膜１４のパターニングを行う。ステップＳ１８では、スパッタリング法を用いて第３金属層（例えば、チタン／アルミニウム／チタンの積層膜）の成膜を行う。ステップＳ１９では、フォトリソグラフィ法により、第３金属層のパターニング（データ信号線ＤＬ、初期化信号線ＩＬ、電源線ＰＬ等の形成）を行う。ステップＳ２０では、発光素子層５の形成を行う。ステップＳ２１では、封止層６の形成を行う。
〔実施形態２〕
図９は、実施形態２の表示装置の製造方法を示すフローチャートである。図１０は、実施形態２における第１構造のトランジスタの製造方法を示す断面図である。図１１は、実施形態２における第２構造のトランジスタの製造方法を示す断面図である。図１２は、実施形態２における第３構造のトランジスタの製造方法を示す断面図である。
図９のステップＳ１～ステップＳ８は実施形態１と同様であり、ステップＳ９では、フォトリソグラフィ法により、第１金属層をパターニングしてゲート層ＭＬを形成する。ステップＳ１０ｄでは、ゲート層ＭＬを遮蔽体として、半導体層ＳＣに対して不純物の高濃度ドーピングを行う（図１０（ｂ）・図１１（ｂ）・図１２（ｂ）参照）。不純物には、例えばボロンを用い、ドープ濃度は、例えば、１．０×１０１９ ～１．０×１０２１ 〔atoms／ｃｍ3〕とする。これにより、高濃度領域ａＨが形成される。
ステップＳ１０ｅでは、ゲート層ＭＬをエッチングによって細らせてゲート電極ＧＥを形成する（図１０（ｃ）・図１１（ｃ）・図１２（ｃ）参照）。
ステップＳ１０ｆでは、実施形態１と同様に、ゲート電極ＧＥを遮蔽体として、半導体層ＳＣに対して不純物の低濃度ドーピングを行う（図１０（ｄ）・図１１（ｄ）・図１２（ｄ）参照）。不純物には、例えばボロンを用い、ドープ濃度は、例えば、３．０×１０１６ ～２×１０１７ 〔atoms／ｃｍ3〕とする。これにより、低濃度領域ａＬが形成される。
ステップＳ１０ｓでは、実施形態１と同様に、ゲート電極ＧＥおよびマスクＭＫを遮蔽体として、半導体層ＳＣに対して不純物の高濃度ドーピングを行う（図１０（ｅ）・図１１（ｅ）・図１２（ｅ）参照）。不純物には、例えばボロンを用い、ドープ濃度は、例えば、１．０×１０１９ ～１．０×１０２１ 〔atoms／ｃｍ3〕とする。これにより、高濃度領域ａＨが形成される。図９のステップＳ１１～ステップＳ２１は実施形態１と同様である。
上述の各実施形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
〔まとめ〕
〔態様１〕
発光素子と、第１構造のトランジスタを含む画素回路とを備え、
前記第１構造のトランジスタの半導体層は、第１チャネル領域と、前記第１チャネル領域の一方側に隣接する第１ドープ領域と、前記第１チャネル領域の他方側に隣接する第２ドープ領域とを含み、
前記第１ドープ領域は、不純物が高濃度にドープされた高濃度領域で構成され、
前記第２ドープ領域は、前記第１チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成され、
前記画素回路には、前記第１構造のトランジスタである駆動トランジスタと、前記駆動トランジスタのゲート電極に接続する容量素子とが含まれ、
前記発光素子の発光期間に、前記駆動トランジスタの前記第１ドープ領域から前記第２ドープ領域に向けて駆動電流が流れる表示装置。
〔態様２〕
前記画素回路には、第２構造のトランジスタが含まれ、
前記第２構造のトランジスタの半導体層は、第２チャネル領域と、前記第２チャネル領域の一方側に隣接する第３ドープ領域と、前記第２チャネル領域の他方側に隣接する第４ドープ領域とを含み、
前記第３ドープ領域が、前記第２チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成され、
前記第４ドープ領域が、前記第２チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成されている、例えば態様１に記載の表示装置。
〔態様３〕
前記画素回路には、前記第２構造のトランジスタであり、自段の走査信号線と前記駆動トランジスタのゲート電極とに接続する閾値制御トランジスタが含まれる、例えば態様２に記載の表示装置。
〔態様４〕
前記画素回路には、前記閾値制御トランジスタに直列に接続する前記第２構造のトランジスタが含まれる、例えば態様３に記載の表示装置。
〔態様５〕
前記画素回路には、前記第２構造のトランジスタであり、自段よりも前の段の走査信号線と初期化信号線とに接続するリセットトランジスタが含まれる、例えば態様２に記載の表示装置。
〔態様６〕
前記画素回路には、前記リセットトランジスタに直列に接続する前記第２構造のトランジスタが含まれる、例えば態様５に記載の表示装置。
〔態様７〕
前記画素回路には、第３構造のトランジスタが含まれ、
前記第３構造のトランジスタの半導体層は、第３チャネル領域と、前記第３チャネル領域の一方側に隣接する第５ドープ領域と、前記第３チャネル領域の他方側に隣接する第６ドープ領域とを含み、
前記第５ドープ領域および前記第６ドープ領域それぞれが、不純物が高濃度にドープされた高濃度領域で構成されている、例えば態様１～６のいずれか１つに記載の表示装置。
〔態様８〕
前記第１ドープ領域は、前記第３構造のトランジスタである電源制御トランジスタを介して電源に接続される、例えば態様７に記載の表示装置。
〔態様９〕
前記第２ドープ領域は、前記第３構造のトランジスタである発光制御トランジスタを介して前記発光素子に接続される、例えば態様７に記載の表示装置。
〔態様１０〕
前記第１ドープ領域は、前記第３構造のトランジスタである書き込み制御トランジスタを介してデータ信号線に接続される、例えば態様７に記載の表示装置。
〔態様１１〕
前記発光素子のアノードは、前記第３構造のトランジスタである初期化トランジスタを介して初期化信号線に接続される、例えば態様７に記載の表示装置。
〔態様１２〕
前記第１構造のトランジスタのゲート電極と、前記第１チャネル領域とが整合する、例えば態様１～１１のいずれか１つに記載の表示装置。
〔態様１３〕
前記第１構造のトランジスタはトップゲート型である、例えば態様１～１２のいずれか１つに記載の表示装置。
〔態様１４〕
前記第１構造のトランジスタはＰチャネル型であり、
前記第１ドープ領域はソース領域、前記第２ドープ領域はドレイン領域である、例えば態様１～１３のいずれか１つに記載の表示装置。
〔態様１５〕
前記半導体層が結晶性シリコンを含む、例えば態様１～１４のいずれか１つに記載の表示装置。
〔態様１６〕
半導体層およびゲート電極を含む第１構造のトランジスタを備える表示装置の製造方法であって、
前記半導体層を形成する第１工程と、
前記ゲート電極を形成する第２工程と、
前記ゲート電極を遮蔽体とし、前記半導体層におけるゲート電極と重畳しない領域に対して、低濃度で不純物をドープする第３工程と、
前記ゲート電極に重畳する第１部分と、前記ゲート電極の両サイドのいずれか１つに重畳する第２部分とを有するマスクを用い、前記マスクおよび前記ゲート電極を遮蔽体として、前記半導体層における前記マスクおよび前記ゲート電極のいずれにも重畳しない領域に対して、前記低濃度よりも高い濃度で不純物をドープする第４工程と、を含む表示装置の製造方法。
〔態様１７〕
前記第１工程および前記第２工程の間に、金属層であるゲート層を形成し、前記ゲート層を遮蔽体とし、前記半導体層におけるゲート層と重畳しない領域に対して、前記低濃度よりも高い濃度で不純物をドープする工程を行い、
前記第２工程では、前記ゲート層をエッチングによって細らせて上記ゲート電極とする、例えば態様１６に記載の表示装置の製造方法。
〔態様１８〕
前記半導体層に、前記ゲート電極と重畳する第１チャネル領域と、前記第１チャネル領域の一方側に隣接する第１ドープ領域と、前記第１チャネル領域の他方側に隣接する第２ドープ領域とを含み、
前記第１ドープ領域は、不純物が高濃度にドープされた高濃度領域で構成され、
前記第２ドープ領域は、前記マスクの第２部分に対応し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成されている、例えば態様１６に記載の表示装置の製造方法。
２ 基板
４ 薄膜トランジスタ層
５ 発光素子層
６ 封止層
１０ 表示装置
１４ ゲート絶縁膜
１６ 第１層間絶縁膜
２０ 第２層間絶縁膜
ＥＤ 発光素子
ＳＣ 半導体層
ＧＥ ゲート電極
Ｃｐ 容量素子
ＣＥ 容量電極
ＴＡ 第１構造のトランジスタ
ＴＢ 第２構造のトランジスタ
ＴＣ 第３構造のトランジスタ
Ｔ４ 駆動トランジスタ
ＣＨ１ 第１チャネル領域
Ａ１ 第１ドープ領域
Ａ２ 第２ドープ領域
ＣＨ２ 第２チャネル領域
Ａ３ 第３ドープ領域
Ａ４ 第４ドープ領域
ＣＨ３ 第３チャネル領域
Ａ５ 第５ドープ領域
Ａ６ 第６ドープ領域

Claims (14)

  1. 発光素子と、第１構造のトランジスタを含む画素回路とを備え、
    前記第１構造のトランジスタの半導体層は、第１チャネル領域と、前記第１チャネル領域の一方側に隣接する第１ドープ領域と、前記第１チャネル領域の他方側に隣接する第２ドープ領域とを含み、
    前記第１ドープ領域は、不純物が高濃度にドープされた高濃度領域で構成され、
    前記第２ドープ領域は、前記第１チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成され、
    前記画素回路には、前記第１構造のトランジスタである駆動トランジスタと、前記駆動トランジスタのゲート電極に接続する容量素子とが含まれ、
    前記発光素子の発光期間に、前記駆動トランジスタの前記第１ドープ領域から前記第２ドープ領域に向けて駆動電流が流れ、
    前記画素回路には、第２構造のトランジスタが含まれ、
    前記第２構造のトランジスタの半導体層は、第２チャネル領域と、前記第２チャネル領域の一方側に隣接する第３ドープ領域と、前記第２チャネル領域の他方側に隣接する第４ドープ領域とを含み、
    前記第３ドープ領域が、前記第２チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成され、
    前記第４ドープ領域が、前記第２チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成され、
    前記画素回路には、前記第２構造のトランジスタであり、自段の走査信号線と前記駆動トランジスタのゲート電極とに接続する閾値制御トランジスタが含まれる表示装置。
  2. 前記画素回路には、前記閾値制御トランジスタに直列に接続する前記第２構造のトランジスタが含まれる請求項１に記載の表示装置。
  3. 発光素子と、第１構造のトランジスタを含む画素回路とを備え、
    前記第１構造のトランジスタの半導体層は、第１チャネル領域と、前記第１チャネル領域の一方側に隣接する第１ドープ領域と、前記第１チャネル領域の他方側に隣接する第２ドープ領域とを含み、
    前記第１ドープ領域は、不純物が高濃度にドープされた高濃度領域で構成され、
    前記第２ドープ領域は、前記第１チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成され、
    前記画素回路には、前記第１構造のトランジスタである駆動トランジスタと、前記駆動トランジスタのゲート電極に接続する容量素子とが含まれ、
    前記発光素子の発光期間に、前記駆動トランジスタの前記第１ドープ領域から前記第２ドープ領域に向けて駆動電流が流れ、
    前記画素回路には、第２構造のトランジスタが含まれ、
    前記第２構造のトランジスタの半導体層は、第２チャネル領域と、前記第２チャネル領域の一方側に隣接する第３ドープ領域と、前記第２チャネル領域の他方側に隣接する第４ドープ領域とを含み、
    前記第３ドープ領域が、前記第２チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成され、
    前記第４ドープ領域が、前記第２チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成され、
    前記画素回路には、前記第２構造のトランジスタであり、自段よりも前の段の走査信号線と初期化信号線とに接続するリセットトランジスタが含まれる表示装置。
  4. 前記画素回路には、前記リセットトランジスタに直列に接続する前記第２構造のトランジスタが含まれる請求項３に記載の表示装置。
  5. 発光素子と、第１構造のトランジスタを含む画素回路とを備え、
    前記第１構造のトランジスタの半導体層は、第１チャネル領域と、前記第１チャネル領域の一方側に隣接する第１ドープ領域と、前記第１チャネル領域の他方側に隣接する第２ドープ領域とを含み、
    前記第１ドープ領域は、不純物が高濃度にドープされた高濃度領域で構成され、
    前記第２ドープ領域は、前記第１チャネル領域に隣接し、不純物が低濃度にドープされた低濃度領域と、当該低濃度領域に隣接し、不純物が高濃度にドープされた高濃度領域とで構成され、
    前記画素回路には、前記第１構造のトランジスタである駆動トランジスタと、前記駆動トランジスタのゲート電極に接続する容量素子とが含まれ、
    前記発光素子の発光期間に、前記駆動トランジスタの前記第１ドープ領域から前記第２ドープ領域に向けて駆動電流が流れ、
    前記画素回路には、第３構造のトランジスタが含まれ、
    前記第３構造のトランジスタの半導体層は、第３チャネル領域と、前記第３チャネル領域の一方側に隣接する第５ドープ領域と、前記第３チャネル領域の他方側に隣接する第６ドープ領域とを含み、
    前記第５ドープ領域および前記第６ドープ領域それぞれが、不純物が高濃度にドープされた高濃度領域で構成されている表示装置。
  6. 前記第１ドープ領域は、前記第３構造のトランジスタである電源制御トランジスタを介して電源に接続される請求項５に記載の表示装置。
  7. 前記第２ドープ領域は、前記第３構造のトランジスタである発光制御トランジスタを介して前記発光素子に接続される請求項５に記載の表示装置。
  8. 前記第１ドープ領域は、前記第３構造のトランジスタである書き込み制御トランジスタを介してデータ信号線に接続される請求項５に記載の表示装置。
  9. 前記発光素子のアノードは、前記第３構造のトランジスタである初期化トランジスタを介して初期化信号線に接続される請求項５に記載の表示装置。
  10. 前記第１構造のトランジスタのゲート電極と、前記第１チャネル領域とが整合する請求項１～９のいずれか１項に記載の表示装置。
  11. 前記第１構造のトランジスタはトップゲート型である請求項１～１０のいずれか１項に記載の表示装置。
  12. 前記第１構造のトランジスタはＰチャネル型であり、
    前記第１ドープ領域はソース領域、前記第２ドープ領域はドレイン領域である請求項１～１１のいずれか１項に記載の表示装置。
  13. 前記半導体層が結晶性シリコンを含む請求項１～１２のいずれか１項に記載の表示装置。
  14. 半導体層およびゲート電極を含む第１構造のトランジスタを備える表示装置の製造方法であって、
    前記半導体層を形成する第１工程と、
    前記ゲート電極を形成する第２工程と、
    前記ゲート電極を遮蔽体とし、前記半導体層におけるゲート電極と重畳しない領域に対して、低濃度で不純物をドープする第３工程と、
    前記ゲート電極に重畳する第１部分と、前記ゲート電極の両サイドのいずれか１つに重畳する第２部分とを有するマスクを用い、前記マスクおよび前記ゲート電極を遮蔽体として、前記半導体層における前記マスクおよび前記ゲート電極のいずれにも重畳しない領域に対して、前記低濃度よりも高い濃度で不純物をドープする第４工程と、を含み、
    前記第１工程および前記第２工程の間に、金属層であるゲート層を形成し、前記ゲート層を遮蔽体とし、前記半導体層におけるゲート層と重畳しない領域に対して、前記低濃度よりも高い濃度で不純物をドープする工程を行い、
    前記第２工程では、前記ゲート層をエッチングによって細らせて上記ゲート電極とする表示装置の製造方法。
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