TWI313056B - Semiconductor device and image display apparatus - Google Patents

Semiconductor device and image display apparatus Download PDF

Info

Publication number
TWI313056B
TWI313056B TW095107527A TW95107527A TWI313056B TW I313056 B TWI313056 B TW I313056B TW 095107527 A TW095107527 A TW 095107527A TW 95107527 A TW95107527 A TW 95107527A TW I313056 B TWI313056 B TW I313056B
Authority
TW
Taiwan
Prior art keywords
region
impurity region
impurity
channel
semiconductor layer
Prior art date
Application number
TW095107527A
Other languages
English (en)
Other versions
TW200701446A (en
Inventor
Yoshihiko Toyoda
Naoki Nakagawa
Taro Yoshino
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of TW200701446A publication Critical patent/TW200701446A/zh
Application granted granted Critical
Publication of TWI313056B publication Critical patent/TWI313056B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Description

、1313056 , 九、發明說明： 、【發明所屬之技術領域】 -本發明係有關一種半導體裝置及影像顯示裝置，尤其 係有關一種適用於液晶顯示元件及有機EL(Electr〇
Liiminescence)顯示元件等顯示元件的半導體裝置，以及使 用如上述之半導體裝置的影像顯示裝置。 【先前技術】 在顯示元件中係使用有薄膜電晶體。以如此之薄膜電 •晶體之一例來說，說明文獻丨彳※！）所記載之G〇LD(Gate
Overlapped Lightly Doped Drain，閘疊式微摻雜汲極） •構造之薄膜電晶體。GOLD構造之n通道型薄膜電晶體係具 有源極區域、；及極區域、通道區域、g〇ld區域、閘極絕緣 膜以及閘極電極等而形成在玻璃基板上。 GOLD區域係於通道區域與没極區域之間的區域，尤 其，形成在位於閘極電極正下方之區域，而與閘極電極平 籲面性地重疊。其GOLD區域係設定為較通道區域之雜質濃度 更向，而較汲極區域之雜質濃度更低之雜質濃度。 繼之，s兒明其GOLD構造之例如n通道型薄膜電晶體之 動作。對閘極施加預定之正電壓時，會在通道區域形成通 道，源極區域與汲極區域之間的電阻將變小，且成為可在 源極區域與汲極區域之間流通電流之狀態。另一方面，對 閘極施加負電壓時，由於不會在通道區域形成通道，因此 源極區域與汲極區域之間的電阻將變大。因此，在源極區 域與汲極區域之間將無法流通實質上的電流，且成為僅流 317964 5 1313056 通有微小的漏電流之狀態。 :極係藉由形成於通道之電祠與於源極區域及淡 子’於接合部進行再結合而成者。接 P之電％變局時，再結合之機率 為增加之形態。 夂大因此漏電肌係 必，70件中，到改寫晝面為止之框的時間中， 用之查去b ^為了其電壓保持所使 合隨日士門下隊日曰體中漏電流較多時’施加於液晶之電壓 θ %曰寸間而下降而使顯示特性 晶體要求漏電流要非常低 因此’對晝素薄膜電 ttL’r顯示元件所使用之薄媒電晶體之另一例來 况况明文獻2(※2)所記載之lddh . U , . 微摻雜汲極）構造之薄膜電 =y D〇Ped Drain ’ 蕾曰my 日販LL)D構造之η通道型薄膜 ::=有源極區域，區域、通道區域 及開極電極等而形成在破璃基板上。⑽區 ==域舆汲極區域之間的區域。又· 雜質濃度更高且較"極區域之雜 貝/辰度更低之雜質濃度。 LDD構造之薄膜電晶體中卡 I時，舍mr~丄 乍為閘極電壓施加有負電 夺會在通道區域形成蓄積層’但藉由LDD 1 $ 極/沒極附近之電場為到㈣&由融£域而使源 • 豕又到欸和，而可抑制漏電流。 日本專利特開2002-076351號公報 咨2日本專利特開2001-345448號公報 【發明内容】 317964 6 !313056 , (發明所欲解決之課題） -然而，習知之薄膜電晶體中有如下之問題點。如上述 所不，對作為晝素薄膜電晶體來使用之薄膜電晶體要求漏 電流要非常低。習知薄膜電晶體之一例白㈣LD構造之薄膜 電晶體中，作為閘極電壓施加有負電壓時，會在g〇ld區域 形成蓄積層’且會在具有比G0LD區域要高的雜質濃度之源 極區域/汲極區域附近產生高的電場。因此，並盔法確 地抑制漏電流。 、 又，透過相較於閘極，藉由汲極施加高的電壓，而在 沒極侧之接合部分產生比較大的電場。藉由該電場加速之 電子引起衝擊離子化現象，而產生一組電子與電洞對。重 複該現象而使電子與電洞對增大且沒極電流增加，以致於 成為突崩(avalanche)破壞。此時之汲極電壓即成為源極； 汲極对壓。 上述gold構造的薄膜電晶體中，汲極區域附近之電 係於通道區域與GGLD區域之接合部受到緩和，因此可某矛。 度抑制衝擊離子現象。然而，實用程度之G0LD區域之通^ 長度方向的長度⑽LD長度）中，有無法獲得充分的源 汲極对壓之問題。 另:方面，另一例之LDD構造的薄膜電晶體中亦有同 樣之問題。亦即，作為閘極電壓施加正電壓而在通道區域 形成通這時’相對於通道電阻，⑽區域之電阻成為 連接。由於LDD區域夕雄所、曲ώ /么， 匕次之才准貝滾度係低於源極區域及汲極 域，因此LDD區域之電阻值將變高，而有〇ν電流變低之問 317964 7 ^ 1313056
ο 、此外，由於沒極區域附近之電場係於通道區域與ldd 區域之接合部受到緩和，因此可某程度抑制衝擊離子現 象然而’實用程度之LDD區域之通道長度方向的長度（LDD 長度）中，有無法獲得充分的源極/汲極 力的可靠性之問題。如上所述，習知之薄膜電晶體H 無法獲得充分的源極/汲極耐壓之問題。 本發明係為解決上述問題點而研創者，其一之目的係 在提供一種提高源極/汲極耐壓之半導體裝置，另一目的 係在提供-種具備適用上述半導體裝置的影像顯示電路部 之影像顯示裝置。 (解決課題之手段） 本發明之半導體裝置係包含具有半導體層、絕緣膜以 及電極且形成於預定基板上之半導體元件者，該半導體元 件係具備第一雜質區域、第二雜質區域、通道區域、第三 雜質區域以及第四雜質區域。第一雜質區域係形成於半^ 體層。第二雜質區域係與第一雜質區域隔著距離而形成於 半導體層。通道區域係形成在位於第一雜質區域鱼第二雜 質區域之間之半導體層的部分’且具有預定通道長度而成 為通道。第三雜質區域係以相接於通道區域之方式形成在 位於第二雜質區域與通道區域之間之半導體層的部分。第 四雜質區域係形成在位於第二雜質區域與第三雜質區域之 ，之半導體層的部分。在該半導體元件中，電極係且有互 相相對向之-方側部及另一方側部。第四雜質區域係鱼第 317964 8 1313056 , 雜貝區域及第二雜質區域相接合。第一雜質區域中的通 、，區域側之端部及一方側部係位於大致同一平面上，並且 •第三雜質區域與第四雜質區域之接合部以及另一方側部係 位於大致同一平面上。電極係以與通道區域以及第三雜質 區域之各個整體相對向而重疊之方式形成。絕緣膜係以分 另J相接於半導體層與電極之方式形成在半導體層與電極之 間:第三雜質區域及第四雜質區域之各個雜質濃度係設定 為較第一雜質區域及第二雜質區域之各個雜質濃度更低， 且較通道區域之雜質濃度更高。第三雜質區域之雜質漢度 與第四雜質區域之雜質漠度係以互為不同之方式設定。 *本U之另—半導體裳置’係包含具有半導體層、絕 緣臈乂及包極且形成於預定基板上之半導體元件者，而半 導體元件係、具備第—雜質區域、第二雜質區域、通道區域、 f,雜質區域、第四雜質區域以及第五雜質區域。第一雜 貝區:或係形成於半導體層。第二雜質區域係與第一雜質區 T隔著距離而形成於半導體層。通道區域係與第一雜質區 1與第一才准質區域分別隔著距離而形成在位於 =第二雜質區域之間之半導體層的部分，且具有預定通 ，、成為通道。第二雜質區域係以相接於通道區域之 ，开/成在位於第—雜質區域與通道區域之間之半導體層 =域=雜域係形成在位於第二雜質區域與第； 位於第-雜^域^體層的部分。第五雜質區域係形成在 該半導體元件中：：：之間之半導體層的部分。在 電極係具有互相相對向之一方側部及另 317964 9 1313056 , :方側部。第四雜質區域係與第二雜質區 域相接合。第五雜質區域係與第一雜質區域相接：= •雜質區域中的通道區域侧之端部及-方側部係位；丄 一平面上，並且第三雜質區域與第四雜質區域之接4: ?-方側部係位於大致同一平面上。電極係以 域以及第三雜質區域之各個整體相對向而重疊之ϋ开 成。絕緣膜係以分別相接於半導體層與電極之切^ 半導體層與電極之間。第三雜質區域至第 個雜質濃度係設定為較第一雜質區域及第 ::雜質濃度更低’且較通道區域之雜質濃度更高。第= 質濃度與第四雜質區域以及第五雜質區域之各 度係《互為列之方式設定。第五㈣ ==的長度係設定為較第四雜質區域之通道長度方 向的長度更短。 干電：:ΓΓ顯示裝置係具備用以顯示影像之影像顯 邛者。该影像顯示電路部係具有：具半導體声、π =膜以及電極而形成於預定基板上之半導體元件。^半= 體凡件係包含敗之第—元件以及第二元件之至少一者。 :一兀件知具有第一雜質區域、第二雜質區域、通道區域、 區域以及第四雜質區域。第-雜質區域係形成於 。第二雜質區域係與第一雜質區域隔著距離而形 一、於、’導體層。通道區域係形成在位於第一雜質區域與第 二雜質區域之間之半導體層的部分，且具有預定通道長度 成為通道。第二雜質區域係以相接於通道區域之方式形 3]7964 10 1313056 . 成在，於第二雜質區域與通道區域之間之半導體層的部 为。弟四雜質區域係形成在位於第二雜質區 區域之間之半導體層的部分。 _ 弟一雜貝 有互相相對向之一方側=弟1件中，電極係具 _ 及另一方側部。第四雜質區域係 ，、弟一雜貝區域及第三雜質區域相接合。第-雜質區域中 的通道區域侧之端部及一方側部係位於大致同—平面上， 並且第三雜質區域與第四雜質區域之接合部以及另一 部係位於大致同一平面上。電極係以與通道區域以及第三 雜I區域之各個整體相對向而重疊之方式形成。絕緣膜係 二：:;相？：體層與:極之方式形成在半導體層與電 0 弟一亦隹貝區域及第四雜質區域之各個雜質濃度俜 設定為較第-雜質區域及第禮貝展度k 极，日1 弟一雜貝區域之各個雜質濃度更 : 區域之雜質濃度更高。第三雜質區域之雜質 濃度與第四雜質區域之^ f"、 — 貝匕錢之雜貝戚度係以互為不同之方式設 疋兀件係具有第五雜質區域、第六 區域、第七雜皙FA 结 月匕飞通運 笛Η浙厂^ ’或 八雜質區域以及第九雜質區域。 第：雜貝區域係形成於半導體層。第六雜質區域係與第五 雜夤區域隔著距離而形成 、'、 雜皙丙Η Μ 心玖於牛蜍體層。通道區域係與第五 質二第=雜質區域分別隔著距離形成在位於第五雜 六雜Μ域之間之半導體層的部分，且具有預 成為通道。第七雜質區域係以相接於通道區 二爲成在位於第六雜質區域與通道區域之間之半導 體層的部分。第八雜質區域係形成在位於第 = 雜⑶域之間之半導體層的部分。第九雜質區域係形 317964 11 1313056 , 成在位於第五雜質區域與通道區域之間之半導體層的部 为。在該第二元件中’電極係具有互相相對向之一方侧邱 方側部。第八雜質區域係與第六雜質區域及第七雜 或相接合。第九雜質區域係與第五雜質區域相接合。 區域中的通道區域側之端部以及—方側部係位於 ==面上，並且第七雜質區域與第八雜質區域之接 。相及另-方側部係位於大致同―平面上 通道區域及第七雜質區域之各個整體相對向而重^方^ 導=Γ分別相接於半導體層與電心式形： -各個間。第七雜質區域至第九雜質區域之 / w度係設定為較第五雜f區域及第六 =㈣濃度更低，且較通道區域之雜質濃度更高。= ^貝區域之歸濃度與“雜f區域以及第九雜質區域之 =濃度仙互為不同之方式設定1九 =長度方向的長度係設定為較第八雜質區域之通道長: 髒方向的長度更短。 長度 (發明之效果） 根據本發明之半導體裝置， 區域（汲極）附近之電場俦蕤Λ 〇第二雜質 _區域)之接合部、及二通第三雜質區域
aDD £域)之接合部之兩個接合部加以緩和。藉 得半導體元件中的第一雜曹F (汲極）之_貝£域（源極）與第二雜質區域 )之間之㈣。又，第三雜質區域係與電極重 刖认逼區域形成通道時，亦在第三雜質區域形成通道， 317964 12 -1313056 該第三雜質區域不會對半導體元件之ON電流造成不良影 曰再者第四雜貝區域係僅形成在第二雜質區域側，因 此可較習知之LDD構造之半導體裝置獲得更高的⑽電流 並且可抑制半導體元件之佔有面積增大之情形。 根據本發明之另-切料置，半導^件中的 ------ —丨-r 股 rr τ 〇v 牙》一
雜質區域(汲極)附近之電場係藉由通道區域與第三雜質區 域（GOLD區域）之接合部、及該第三雜質區域與第四雜質區 域（LDD1域）之接合部之兩個接合部加以緩和。藉此，可 獲得半導體元件中的第一雜質區域（源極）與第二雜質區域 及極：)之間之耐壓。又’第三雜質區域係與電極重疊，在 前，通道區域形成通道時，亦在第三雜㈣域形成通道， 呑亥弟雜貝區域亦不會璧+ fitih - »Λ_ 个θ對牛導體疋件之〇Ν電流造成不良 影響。而且’由於第五雜質區域之通道長度方向的長度係 設定為較第四雜質區域之通道長度方向的長度更短，因此 可抑制+導體元件之佔有面積增大之情形為最低限度。 根據本發明之影像顯示裝置，第一元件中，第一元件 中的第二雜質區域（沒極）附近之電場係藉由通道區域愈第 三：：區域(嶋區域)之接合部、及該第三雜質區域與第 四雜貝區域（LDD區域）之接合部之兩個接合部加以緩和。 藉此，可獲得半導體元件中的第-雜質區域（源極）血第二 ^區域及極)之間之耐壓。又’第三雜質區域係與電極 宜’在’述通迢區域形成通道時，亦在第三雜質區域形 成通道’該第三雜質區域亦不會對半導體元件之⑽電流造 成不良影響。再者’由於第四雜質區域係僅形成在第：雜 3179^4 13 -1313056 . 質區域側’因此可較習知之ldd構造之半導體裝置獲得更 尚的0N電流，並且可抑制半導體元件之佔有面積增大之情 •形。然後，第二元件中，第二元件中的第二雜質區域（汲極） 附近之電場係藉由通道區域與第三雜質區域（G〇LD區域） 之接合部、及該第三雜質區域與第四雜質區域（LDI)區域） 之接合部之兩個接合部加以緩和。藉此，可獲得半導體元 件中的第一雜質區域（源極）與第二雜質區域（汲極）之間之 耐壓。又，第二雜質區域係與電極重疊，在前述通道區域 形成通道時，亦在第三雜質區域形成通道，該第三雜質區 •域亦不會對半導體元件之0N電流造成不良影響。而且，第 -五雜質區域之通道長度方向的長度係設定為較第四雜質區 域之通道長度方向的長度更短，因此可抑制半導體元件之 佔有面積增大之情形為最低限度。 本發明之上述以及其他目的、特徵、形態以及優點係 由與添附圖式相關聯而理解之本發明相關之以下的詳細說 鲁明而明瞭。 【實施方式】 實施形態1 說明本發明實施形態1之半導體裝置。如第1圖所示， 在玻璃基板1上形成有氮化石夕膜2，且在該氮化石夕膜2上 形成有氧化石夕膜3。在該氧化石夕膜3上形成有島狀之多晶 ，'在心BB石夕膜中’形成有具有預定之雜質濃度的源 極區域45'以及具有與該源極區域45隔著 雜質濃度之汲極區域46。 317964 14 1313056 在位於源極區域45與汲極區域46之間之區域，與源 極區域45及汲極區域46 A別隔著距_，形成具有預定之 通道長度而成為通道之通道區域4()。在位於祕區域45 與通道區域40之間之區域形成有G〇U)區域41。又，在位 Μ㈣心6#^道區域4()之間之區域’且在汲極區域 46之側形成有LDD區域44’而在通道區域4〇之側形成有 GOLD 區域 42。 LDD區域44以及GOLD區敁yi 1 。 _ ^域41'42之各個雜質濃度係 設定為較通道區域40之雜質濃度更高，錢源極區域45 及沒極區域46之雜質濃度更低。而且，L])d區域44之雜 質濃度係設定為較GOLD區域41、42之雜質濃度更高。以 包覆該島狀之多晶㈣之方式’形成有由氧切膜構成之 閘極絕緣膜5。在該閘極絕緣膜5上形成有閘極電極 以包覆間極電極之方式形成有例如由氧化石夕膜構成之 層間絕緣膜7。 在該層間絕緣膜7分卿成有露㈣㈣㈣ϋ 接觸孔7a、及露Μ極區域46表面之接觸孔7b。以心 該接觸孔7a、7b之方式，在層間絕緣膜？上形成有源極' 極8a與錄電極8b。包含閘極電極、源極區域45、 極區域46、LDD區域44、G〇LD區域41、42以及通道區土 40而構成n通道型薄膜電晶體T。尤其，問極電極6“系】 包覆通道區域40整體之方式形成，並且以與G〇u)區域4 以及GOLD區域42平面性重疊之方式形成。 亦即，一方之GOLD區域41與源極區域⑼之接合部』 317964 15 1313056 及閉極電極6a之-方側部係位於大致同一平面上，另 方之GOLD區域42與LDD區域44之接合部以及閘極電極 6a之另一方側部係位於同一平面JJ2上。 接著，說明上料導體農置之製造方法之一例。如第 2圖所不，首先，作為基板，在c〇RNiNG公司製Η”之玻 璃基板1的主表面上，藉由例如電漿CVD(Cheinicai㈣沉 吻⑻如，化學氣相沈積）法形成有膜厚約IGGnm之氮化 石夕膜2。在該氮化石夕膜2上形成有膜厚約lOOrnn之氧化矽 膜3。繼之，在該氧切膜3上形成有膜厚約之非晶 質矽膜（參照多晶矽膜4)。 另外氮化矽膜2係為了阻止包含於玻璃基板丨之雜 質擴散於上方而形成者。作為用以阻止該雜f擴散的膜> 係除鼠化補外，村適用s測、训、則、祕等材料。 此外’作為非晶質㈣之底膜，雖作成氮切膜2與氧化 石夕膜3之兩層構造，但並非限㈣層構造 膜或進-步積層膜。 ’略忒專 接著’ #由將非晶詩膜在預定之真空巾施行熱處 理’將存在於非晶質石夕M 4中之不要的氣予以去除。其次 =於非晶質矽膜照射例如XeC1雷射之雷射光，而使非』 貝石夕膜多晶化而成為多晶石夕膜4。多曰 〇.‘左右。4曰夕膜4夕曰曰石夕膜4之粒徑係約 夕’除⑽雷射外，亦可使用例如YAGf射、cw 二。又二藉由熱退火處理進行非晶質矽膜之多晶化亦可。 匕- ’施行熱退火時’由於使用鎳等觸媒，而獲得粒徑更 317964 16 1313056 . 大的多晶碎。接著，力兮夕曰 安者在該多晶矽臈4上形成有預定之阻劑 圖案（resist pattern)61。 •接著，藉由將該阻劑圖案61作為遮罩而於多晶石夕膜4 施行異向性餘刻，如笛q同私__ 弟3圖所不，形成有島狀之多晶矽膜 後，施行預定之灰化與藥液處理，藉此將阻劑圖案 61予以去除。 八 接著，如第4圖所示’以包覆該多晶石夕膜Μ方式， 藉由例如電幾_ 、、表犯# 1 ► ^ η ^ ^ u /成由膜；約10〇nm之氧化矽膜構成 之閘極、、、巴緣膜5。此時，作兔畜 TPnc.T 作為虱化矽膜之原料係使用液體 .烷卜 （Ethyl Ortho Silicate，四乙氧基矽 如松，為控制薄膜電晶體之臨限値，例如，藉由以例 如摻雜量 1Yin12n+ , 2 l7i 矽膜 〇m Cm、加速能量60KeV將硼植入多晶 夕版4a’而形成雜質區域 需要來進行而亦可省略。 ，“植入步驟係因應 ，形成=劑=圖：示/藉由施行預定之照相製版處理 由以例鄉雜w 將阻劑圖案62作為遮罩，藉 入雜質區^ /她心2、加速能量8附將鱗植 誃插—旦^夕晶矽膜4aa)，形成有雜質區域乜b、4ac。 雜質ϊ域：Γ系成為嶋區域中的植入量(雜質濃度)。在 區域4a:。二與雜質區域^之間形成有成為通道之雜質 62予以去除後，施行灰化與藥液處理，藉此將阻劑圖案 接者’猎由滅鍵法在閘極絕緣膜5之整面形成有膜厚 317964 17 * 1313056 約働⑽之鉻膜(未圖示)。其 版形成有阻劑圖案63(參照第6圖）9田進仃預疋之照相製 .藉由將該阻劑圖案：、作為料而對…… 刻’如第6圖所示，形成有閉 。、=丁濕蝕 以與央住成為通道之雜質區域 :::二^ 與雜質區域4ac平面性重疊之 1之雜貝區域她 4ac，與閘極電極6平 工/ 。於雜質區域4ab、 另外，疊之區域係成為_區域。 職-，)，但一==側面施行側 理，藉此將阻劑圖案63予以去除。 樂液處 接著’如第7圖所示，藉由進行預定 成阻劑圖案阻, 、$裏版而形 顧夕曰… 係以與位於成為沒極區域之 夕日日夕膜之部分（雜質區域4ac之部分）重疊，但不與 位f成為源，區域之側的多晶矽膜之部分(雜質區域4ab、 之部分)田重疊之方式形成。阻劑圖案64與雜質區域4ac之 I5刀重&的。卩分係成為LDD區域。由於阻劑圖案Μ與雜質 區域4ab之部分未重疊，因此LDD區域並未形成在源極區 域之側。 "其次，將阻劑圖案64作為遮罩，藉由以例如摻雜量i xl〇14at⑽/cm2、加速能量8〇KeV將磷植入雜質區域4讣、 4aC，分別形成為源極區域以及汲極區域之雜質區域4ad、 4ae。之後，施行灰化與藥液處理，藉此將阻劑圖案以予 以去除。 317964 18 1313056 . …接著，如第8圖所示，藉由將閘極電極6a作為遮罩， •:由以例如糝雜篁1χ1〇1、—2、加速能量將磷 :入’而在殘留之雜質區域—之部分形成有成為⑽區 ;之雜質區域4ag。成為LDD區域之雜質區域4的 係透過該鱗之植入量、以及用以形成_區二的 植入量來決定。 ％〜 區祕Γίί方式’僅在成為汲極區域之側形成有成為LDD 二"區域4ag。此夕卜由於形成有雜質 為GOLD區域之雜晳p a , u g ^ •區娀之⑽「/ 的雜質濃度係較成為咖 或之才准貝區域4ag的雜質濃度更低。 其次’如第9圖所示’以包覆閘極電極 由例如電聚⑽法形成有由膜厚約彻⑽之氧化气糟 ^間絕緣膜7。接著，藉由在該層間絕緣膜7上施行預 :―;順版處理，形成有用以形成接觸孔之阻劑圖荦(未 不）。猎由將該阻劑圖案作為遮罩，對層 •間極絕緣膜5施行異向性姓刻，形成有露出雜 之表面的接觸孔7a、以及露出雜質 二二:d 孔7b。 de之表面的接觸 接著，以填充接觸孔7a、7b之方 上形成有鉻膜與紹膜之積層膜（未圖示）。藉由日在日=膜7 上施行預定之照相製版處理，而形成 =曰膜 劑圖她示)。其次，藉由將該阻劑圖宰之阻 行濕钱刻，形成有源極電極8a與汲極電極处為1^罩而施 如以上所述，形成有具備n通道型薄膜電晶體了之半 317964 19 * 1313056 . 導體裝置的主要部份。該薄膜電晶體了中，雜質區域㈣ 成為源極區域45，雜質區域4ae成為汲極區域Μ，雜質區 域4ag成為LDD區域44，雜質區域4ab、4ac成為_區 域4卜42，而雜質區域4aa成為通道區域4〇。咖區域 係僅形成在汲極區域46之側，且該LDD區域44係於通道 長度方向具有預定之長度L卜此夕卜，GOLD區域4卜42係 分別於通道長度方向具有預定之長度G卜G2。該長度（π、 鲁係在4 It形下貫質上設定為相同長度，但亦可為不同。 接著，說明將由上述之製造方法形成之薄膜電晶體之 GOLD區域與LDD區域的雜質植入量（雜質濃度），經利用 -SIMS(Sec〇ndary Ion Mass Spectr_eter，二次離子質譜 1義）所測定之結果。首先，與形成薄膜電晶體時同樣地製作 評，用試料。亦即，在玻璃基板上依序形成膜厚約100nm 之虱化矽膜、膜厚約100nm之氧化矽膜以及膜厚約50nm g a曰貝石夕膜，並對該非晶質石夕膜施行預定之雷射退火 _理。 之後，形成膜厚約1 〇〇nm之氧化矽膜，進行用以形成 gold區域之磷的離子植入與用以形成LDD區域之磷的離子 植入，藉由SIMS测定經植入之雜質的量。結果可知對應 gold區域之雜質的量（濃度）係為5χ1 〇17at〇m/cm3,對應f⑽ 區域之雜質的量（濃度）係為1. 5xl018atom/cm3。 其次，針對上述之薄膜電晶體T進行各種電性測定。 於測定時，將間極寬度設為ΪΜπι、將閘極長度設為5"、 將GOLD區域41、42之通道長度方向的長度設為1//η]、將 317964 20 -1313056 =電極之通道長度方㈣長度設為7心，並使用從〇 之 為幻吏LDD區域44之通道長度方向的長度變化 薄膜電晶體。
I先，說明敎⑽電流之結I。於測㈣，將源極接 “刀別於㈣施加8V、於祕施加5V，賴，將此時所 疋之〉及極電流作為⑽電流。此外，為進行比較，亦對習 2 LDD構造之薄膜電晶體進行敎。將該習知㈣構造之 ㈣電晶體的閘極寬度設為1〇//m、將閘極長度 將LDD區域之通道長度方向的長度設為i㈣。 於第10圖顯示0N電流之測定結果。第1〇圖中，縱轴 財實施形態之薄膜電晶體中的⑽電流，與習知⑽構造 之缚膜電晶體中的⑽電流之比(本實施形態之⑽電流/習 知之⑽電流），橫軸係㈣區域之通道長度方向的長度⑽ 長度）。如第10圖所示，本實施形態之薄膜電晶體的⑽ 電流係相較於習知LDD構造之薄膜電晶體，確認可將⑽ 電流大幅增加。尤其，可得知該比係於⑽長度為2"m 以下而有變得更大之傾向’且LDD長度最好為2# m以下。 接著，說明測定源極/汲極耐壓之結果。於測定時， 閘極電壓係設定為QV，且源極係接地。而且，將汲極電流 成為〇. 1/z A時之汲極電壓定義為源極/汲極耐壓。又，為 進行比較，亦針對習知LDD構造之薄膜電晶體（比較例υ、 在源極區域之側與汲極區域之侧雙方具有LDD區域及GOLD 區域之薄膜電晶體(比較例2)進行測定。將該薄膜電晶體 中的GOLD區域之通道長度方向的長度設為出，將[Dp 317964 21 1313056 區域之通道長度方向的長度設為l“m。 第11圖顯示源極/汲極耐壓之測定結果。如第1 1圖 所=，只施形悲1之GOLD構造之薄膜電晶體的源極/汲極 耐壓係與比較例1之薄膜電晶體相比而確認可達成更高的 源極/汲極耐壓。此外，確認該薄膜電晶體之源極/汲極 耐壓係獲得與比較例2之薄膜電晶體的源極/汲極耐壓同 程度之耐壓。 φ 又，將本實施形態之薄膜電晶體的源極/汲極耐壓， /、比車乂例2之薄膜電晶體的源極/汲極耐壓之比的L⑽長 度依存性之曲線圖顯示於第12圖。如第12圖所示，於任 LDD長度，皆可知本實施形態之薄膜電晶體的源極/汲 極耐壓，係獲得與比較例2之薄膜電晶體的源極/汲極耐 塵同程度之而^壓。 接著，說明薄膜電晶體之佔有面積。將本實施形態之 gold構造的薄膜電晶體之佔有面積，與習知[卯構造之薄 ♦膜電曰曰體的姑有面積之面積比的閘極電極寬度依存性之曲 線圖顯示於第13圖。 日一第13圖之曲線圖中的縱軸（薄膜電晶體之面積比）係 、員示形成有本發明之GOLD構造的薄膜電晶體之區域的面 積（佔有面積），以及形成有習知薄膜電晶體之 (:有面積)之比(實施形態〜)。另外，佔有面= 貝上成為由LDD區域、GOLD區域以及通道區域構成之區域 的面積。如第13圖所示’根據本實施形態之薄膜電晶體， 目車乂於白知薄膜電晶體之情況，可減少佔有面積。尤其， 317964 22 1313056 , 本實施形態之薄膜電晶體 ‘閘極電極寬度變得…T牛¥體裝置之微細化進步且 • ι侍更紐時，可得知相較於習知薄膜雷曰 體，面積減你夕4 w w 寄腰電日日 檟减低之效果變得更加顯著。 變形例 在破薄：電晶體例舉說明η通道型薄膜電晶體。 在破璃基板上，亦可同時形❹ 舉出*亜丰趣十上 土 ’哥联尾日日體0此處， 出=步驟來說明ρ通道型薄膜電晶體之製造方法。 百先’經過與前述之第4圖 驟，如第14囝阱-各 斤丁之乂驟為止的相同步 • 弟4圖所不，在多晶矽膜形成 著，如第1 5岡％ - “ ^乂，雜貝£域4aa。接 弟5圖所不，糟由進行預定之照 •圖案62。將該阻劑圖# 6 相衣版而形成阻劑 xl〇丨^ / 2 遮罩，藉由以例如摻雜量1 ^ at〇ffl/cm、加逮能量6〇Μ將獨植入多晶石夕膜 有雜質區域4ab、4ac。# nt·、& 、 乂成 入曰+ °亥植入里係成為咖D區域中的植 罝。在雜質區域4ab與雜質區域4ac之間係 通道之雜暫F+ΐ/Ι '、7成有成為 ” 、°°域aa。之後，施行灰化與藥液處理，_此 丨將阻劑圖案62予以去除。 糟此 接著，藉由賤鑛法在間極絕緣膜5之整面 約40〇nm之鉻膜（未圖示）。 、予 ^ 褙田進订預定之昭相制 版而形成阻劑圖案63(參照第16圖）。 …、衣 藉由將該阻劑圖案63作為遮罩而對鉻膜 刻，如第16圖所示，形成有閑極電極6a。 極’ 以與在夾住成為通道之雜質區域4 電極6“系 ^心雜質區域4ac平面性重4之方式形成。於雜質區 -如與間極電極63平面性重疊之區域係成她 317964 23 .1313056 區域。 接著，如第π圖所示，藉由進行預定之照相製版而形 成阻劑圖案64。阻案64係以與位於成為祕區域之 侧的多晶石夕膜之部分（雜質區域4ac之部分）重疊，但不與 位，=為源極區域之側的多晶矽膜之部分（雜質區域乜匕 ，=刀）重疊之方式形成。阻劑圖案64與雜質區域4ac之 部分重疊的部分係成為LDD區域。由於阻劑圖案64與雜質 之部分不重疊，因此⑽區域並不會形成在圣 區域之側。 ! “5接著將阻劑圖案64作為遮罩，藉由以例如摻雜量1 m/cm加速能篁60KeV將獨植入雜質區域4ab、 分別形成有成為源極區域以及汲極區域之雜質區域 4ae。之後，施行灰化與藥液處理，藉此將 64予以去除。 叫α朱 接者’如第18圖所示’將閘極電極6“乍為遮罩 由以例如摻雜晋ς〗η 1 3 2 曰 〃雜里5xl〇 atom/cm、加速能量6〇KeV將硼植 崎所γΛ留之雜f區域之部分形成有成為咖區域之 4貝區域4ag。成為⑽區域之雜f 植入量、以及用以™區域之= 為GOLD區域之雜質巴戈 ;形成有雜^區域4吨，成 區域之雜質(^4 _質濃度係較成為⑽ 貝£域塒的雜質濃度更低。之後，經過與前述 317964 24 -1313056 第9圖所示之步驟相同之牛 ^ ‘通道型漏構造之薄膜心體τ。： 19圖所示，形成有p -有僅在汲極區域46之側具備:二以上所不方式’形成 構造，晶體τ-通道型薄膜電晶體二= 膜電晶體同樣地，可獲得耐壓等效果。 〃 η、、良涛 實施形態2 前述之薄膜電晶體中’例舉說明ldd區域之 :先：區域之雜質濃度更高之薄膜電晶體， Τ先，況明其製造方法。 +形成如第20圖所示之間極絕緣膜5，到植入用以控制 涛膜電晶體之臨限値之預定的雜質之步驟為止係與到前述 第4圖所示之步驟為止相同。接著’如第2ι圖所示，藉由 施打預定之照相製版處理而在閘極絕緣膜5上形成有 圖案65。將該阻劑圖t65作為遮罩，藉由以例如換雜旦' ⑽WCm'加速能量80KeV植入磷，形成有成為二^ 區域之雜質區域4ab、4ac。該植入量係成為g〇L])區域中 的植入量。之後，施行灰化與藥液處理，藉此將 65予以去除。 接著，藉由濺鍍法在閘極絕緣膜5之整面形成有膜厚 約400nm之鉻膜（未圖示）。在該鉻膜上，藉由施行預定: 照相製版處理而形成有阻劑圖案63 (參照第22圖）。叙 圖案63係以與雜質區域4ab、4ac重疊之方式形成。^剡 疊之雜質區域4ab、4ac係成為GOLD區域。 317964 25 1313056 —接著，如第22圖所示，將該阻劑圖案63作為遮罩， 藉t對鉻膜施行濕蝕刻，而形成有閘極電極6a。施行濕蝕 刻時，雖係在露出之鉻膜的側面施行側蝕刻，但其蝕刻之 量，透過施行過蝕刻之時間來加以控制。之後，施行灰化 與藥液處理’藉此將阻劑圖案63予以去除。 、接著，如第23圖所示，藉由進行預定之照相製版而形 成阻劑圖案64。阻劑圖案64係以與位於成為汲極區域之 側的多晶矽膜之部分（雜質區域4aa之部分）重疊，但不與 位，成^為源極區域之側的多晶矽膜之部分（雜質區域 =邛刀）重璺之方式形成。阻劑圖案64與汲極側之雜質區 域4aa的部分重疊之部分係成為L])D區域。由於阻劑圖案 64與源極側之雜質區域4aa之部分不重疊，因此⑽區域 亚不會形成在源極區域之側。 接著，將阻劑圖案64及閘極電極6a作為遮罩，藉由 =例如摻雜量lxl〇14atom/cm2、加速能量80KeV植入磷， 刀別形成有成為源極區域以及汲極區域之雜質區域4以、
之後施行灰化與藥液處理，藉此將阻劑圖案予 以去除。 一 J 接考，如第24圖所示，將閘極電極⑷乍為遮罩，藉 由以例如摻雜量4xl〇12aWcm2、加速能量隨❹鱗植曰 二:在殘留之雜質區域4aa之部分形成有成為⑽區域之 雜貝區域4ag。成為LDD區域之雜質區域4吨的雜質濃度 係=過4,之植入量、以及用以形成g_區域之植入量來 决疋此％ ’ LDD區域之雜質濃度係比GOLD區域之雜質濃 317964 26 .1313056 • 又’⑽區域以及·D區域之雜質濃度係比源極 &域以及汲極區域之雜質濃度更低。 之^，經過與前述第9圖所示之步驟同樣的㈣，如 弟25圖所示’形成有在源極區域钍之側與汲極區域铛 之側具備GOLD區域4卜42，且僅在汲極區域46之侧形成 有具備LDD區域4kn通道型⑽構造之薄膜電晶μ。 —接著，針對上述之薄膜電晶體τ進行電性測定。於測 :’將閘極寬度設為10/zm、將閘極長度設為^、將 區域4卜42之通道長度方向的長度設為i"、將閘 極電極之通道長度方向的長度設為7心，並使用從〇5至 為止使㈣區域44之通道長度方向的 膜電晶體。 文心得 首先說明測疋0N電流之結果。如前所述於測定時， 將源極接地，分別於閘極施加8V、於汲極施加^，將此時 所測定之汲極電流作為⑽電流。此外，為進行比較，亦對 籲習知=LDD構造的薄膜電晶體進行測定。將其習知咖構 造之薄膜電晶體的間極寬度設為、將閘極長度設為5 ㈣、將LDD區域之通道長度方向的長度設為1”。 於第26圖顯示0N電流之測定結果。如第託圖所示， 本實施形態之薄膜電晶體的⑽電流係相較於習知⑽構造 之薄膜電晶體，確認可將⑽電流大幅增加。尤其，可得知 0N電流之比係於LDD長度為2 a m以τ有變得更大之傾 向，且LDD長度最好為2//m以下。 ' 接著，說明測定源極/汲極耐壓之結果。如前所述於 317964 27 .1313056 測定時，閘極電壓係設定為ov，且源極係接地。而且，將 —没極電流成為〇.1/z A時之汲極電壓定義為源極/汲極耐 壓。 广，為進行比較，亦針對習知LDD構造之薄膜電晶體 (比較例1)、在源極區域之側與汲極區域之側雙方具有 區域及GOLD區域之薄膜電晶體（比較例2)進行測定。且使 用將該薄膜電晶體中的G〇LD區域之通道長度方向的長度 設為l//m，將LDD區域之通道長度方向的長度設為 之薄膜電晶體。 於第27圖顯示源極/汲極耐壓之測定結果。如第2了 圖所示’本實施形態之G〇LD構造之薄膜電晶體的源極/汲 極耐壓係確認可達成更高於比較例】之薄膜電晶體的源極 /沒極耐壓。此外，確認該薄膜電晶體之源極/沒極耐壓 係獲得與比較例2之薄膜電晶體的源極，汲極耐壓同程度 之而f壓。 又，將本實施形態之薄臈電晶體的源極/汲極财壓， 與比較例2之薄膜電晶體的源極/沒極耐墨之比的⑽長 度依存性顯示於第28圖。如第28圖所示，於任一 LDD長 度皆可得知本實施形態之薄膜電晶體的源極/汲極对壓， 係獲得與比較例2之薄膜電晶體的源極^^/汲極耐麼同程度 之耐壓。 接著，說明薄膜電晶體之佔有面積。將本實施形態之 GOLD構邊的薄膜電晶體之佔有面積、與習知l卯構造之薄 膜電晶體的佔有面積之面積比的閘極電極寬度依存性之曲 317964 28 •1313056 線圖顯不於第29圖。另外，曲線圖之縱軸的面積比係表示 前述之面積比（實施形態/習知）。 如第29圖所不，根據本實施形態之薄膜電晶體，相較 於習知薄膜電晶體之情況，可減低㈣面積。尤盆，本實 施形態之薄膜電晶體t，半導體裝置之微細化進步且開極 電極寬度變得更短時，可彳旱知i日和〜明λ + j侍知相車乂於習知溥膜電晶體，面 積減低之效果變得更加顯著。 如二上。兒月本貫施形態之薄膜電晶體中，與習知 構造之薄膜電晶體相比，可彳旱在踩 J仵知獲侍較尚之源極/汲極耐 壓與0 N電流。再者，可得知 」侍知此將尺寸更加縮小，亦能達到 微細化，且較為有利的。 此廷 實施形態3 。w述之;？膜電晶體中’例舉說明在源極區域之侧與^ 兴 成有gold區域之薄膜電晶體。此處，心 2僅在祕區域之側形成有贈區域 先，說明其製造方法。 百 膜電广示之閑極絕緣膜5,到植入用以控制3 4Hm一半“直之預定的雜質之步驟為止係與到前述第 4圖所不之步驟為止㈣。 “义弟 接著’如# 31圖所示’藉由 而在閘極絕緣膜5上飛士士 m、相衣版處理 作為遮罩，藉由7 H f 6 6 °將該阻劑圖案6 ( 瞻植入碟，以有S' 5X10 a一'加速能量 植入量係成為二:：_區物 °° 5中的植入1。之後，施行灰化與藥 317964 1313056 液處理，藉此將阻劑圖案66予以去除。 接著，藉由濺鍍法在閘極絕緣膜5之整面形成有膜厚 約40〇nm之鉻膜（未圖示）。在該鉻膜上’藉由施行預定2 照相製版處理形成有阻劑圖案63(參照第32圖）。阻劑圖 案63係以與雜質區域4ac重疊之方式形成。與該雜質區域 4ac重疊之部分，尤其，之後所形成之閘極電極與雜質區 域4ac重壹之部为成為gold區域。接著，如第32圖所示， _將阻劑圖案63作為遮罩，藉由對鉻膜施行濕蝕刻，形成有 閘極電極6a。之後，施行灰化與藥液處理，藉此將阻劑圖 案6 3予以去除。 接著，如第33圖所示，藉由進行預定之照相製版而形 成有阻劑圖案64。阻劑圖案64係以與位於成為汲極區域 之側的多晶矽膜之部分（雜質區域4ac之部分）重疊，但不 與位於成為源極區域之側的多晶矽膜之部分（雜質區域 之部分）重疊之方式形成。阻劑圖案64與雜質區域4ac _之。I5为重疊的部分成為LDD區域。由於阻劑圖案64與雜質 區域4aa之部分不重疊，因此LDD區域並不會形成在源極 區域之側。 接著，將阻劑圖案64及閘極電極仏作為遮罩，萨由 =例如摻雜量lxl〇natoin/cm2、加速能量8〇KeV植入填曰， 分別形成有成為源極區域以及汲極區域之雜質區域、 4ae之後，施行灰化與藥液處理，藉此將阻劑圖案μ予 以去除。 接著，如第34圖所示，藉由將閘極電極6a作為遮罩， 317964 30 * 1313056 藉由以例如摻雜量lxl〇13aWcm2、加速能量8〇U將磷 植入’而在殘留之雜質區域4ac之部分形成有成為咖 域之雜質區域4ag。成為區域之雜質區域4ag的雜J f度係透過該叙植人量、以及用以形成GOLD區域之植貝入 ^決^ ’此時，LDD區域之雜質濃度係比GGLD區域之雜 質濃度更低。又，LDD區域以及·D區域之雜質濃度係比 源極區域以及汲極區域之雜質濃度更低。 '
^之後，經過與前述第9圖所示之步驟同樣的步驟，如 第35圖所示’形成有僅在;及極區域46之側具備咖ρ區域 42與LDD區域44之n通道型G0LD構造之薄膜電晶體τ。 ^接著，針對上述之薄膜電晶體T進行電性測定。於測 定時，將閘極寬度設為1G//m、將閘極長度設為、將 GOLD區域42之通道長度方向的長度設為_、將問極電 極之通道長度方向的長度設為7#m，並使用從〇 5至4“瓜 為止使LDD區域44之通道長度方向的長度變化之薄膜電晶
首先，說明測定ON電流之結果。如前述所示於測定 時，將源極接地，分別於閘極施加8V、於汲極施加5v，將 此時所測定之汲極電流作為〇N電流。此外，為進行比較， 亦對習知LDD構造之薄膜電晶體進行測定。將其習知 構造之薄膜電晶體的閘極寬度設為1〇//m、將閘極長度設 為5/zm、將LDD區域之通道長度方向的長度設為 於第36圖顯示ON電流之測定結果。如第36圖所示， 本貫施形態之薄膜電晶體的〇N電流係相較於習知LDD構造 317964 • 1313056 . 之薄膜電晶體，確認可將〇N電流大幅增加。尤其，可得知 0N電流之比係於LDD長度為2/zm以下有變得更大之傾 —向’且LDD長度最好為2 // m以下。 接者’ S兒明測定源極/汲極财壓之結果。於測定時， 閘極電壓係設定為0V，且源極係接地。而且，將汲極電流 成為〇· 1 // A時之汲極電壓定義為源極/汲極耐壓。又，為 進行比較’亦針對習知LDD構造之薄膜電晶體（比較例1)、 籲在源極區域之侧與汲極區域之側雙方具有ldd區域及g〇ld 區域之薄膜電晶體（比較例2)進行測定。將其薄膜電晶體 中的GOLD區域之通道長度方向的長度設為1 # m，將LDD '區域之通道長度方向的長度設為1/im。 於第37圖顯示源極/汲極耐壓之測定結果。如第3? 圖所示，本實施形態之GOLD構造之薄膜電晶體的源極/没 極耐壓係確認可達成更高於比較例1之薄膜電晶體的源極 /汲極耐壓。此外’確認該薄膜電晶體之源極/汲極耐壓 Φ係獲得與比較例2之薄膜電晶體的源極/汲極耐壓同程度 之耐壓。 又，將本實施形態之薄膜電晶體的源極/汲極耐壓、 與比較例2之薄膜電晶體的源極/沒極耐壓之比的ldd手 度依存性顯示於第38圖。如第38圖所示，於任一 LDD長 度皆可得知本實施形態之薄膜電晶體的源極^/汲極耐壓， 係獲侍與比較例2之薄膜電晶體的源極/汲極耐壓同程声 之耐壓。 接著’說明薄膜電晶體之佔有面積。將本實施形態之 317964 32 • 1313056 冓、的薄臈電晶體之佔有面積、 膜電晶體的佔右；社 構仏之涛 .線圖顯示於第^ 極電極寬錢存性之曲 前述之面積比(二圖二曲線圖之縱軸的面積比係表示 切f匕i只施形態/習知）0 ^ f ΐ ί ^^ ^1 M 5 ^ 冤日日體之铋況，可減低佔有面積。 杏 施形;之薄膜電晶體中，半導體裝置之微細化進二: 電，見度，得更短時，可得知相較於習知薄膜電晶體，面 積減低之效果變得更加顯著。 如=上呪明，本實施形態之薄膜電晶體中，與習知LDD 構造之薄膜電晶體相比，可得知獲得較高之源極，汲極耐 壓與ON f流’並且可使尺寸更加縮小。 另外，本實施形態中，例舉說明僅在汲極區域46之侧 设有GOLD區域42之情況，但設在源極區域45之側以及汲 極區域46之側任—方皆可。此外，亦可將汲極區域仏之 側的GOLD長度設定為較源極區域45之側的G〇LD長度更 長，無論何種情況皆能獲得同樣之效果。 實施形態4 此處’如第40圖所示’例舉在源極區域之側與汲極區 域之側雙方分別形成有GOLD區域41、42以及LDD區域43、 44之薄膜電晶體T。該薄膜電晶體中，ldd區域44之通道 長度方向的長度（LDD長度）係設定為較LDD區域43之通道 長度方向的長度（LDD長度）更長。首先，說明其製造方法。 形成如弟41圖所示之閘極絕緣膜&，到植入用以控制 33 317964 1313056 薄膜電晶體之臨限値之預定的雜質之步驟為止 ’述第4圖所示之步驟為止相同。接著，如第心;到！ 由施行預定之照相製版處理而在閘極絕緣膜：稭 劑圖案62。將該阻劑圖案62作為 、 阻 量祕㈣、加速能量㈣❹二 …：入Γ 。該植入量係成為gold區 >圖案62予以去除。 夜處理，猎此將阻劑 接著，藉由賤鑛法在開極絕緣膜5之 約她m之鉻膜（未圖示）。在該鉻膜上，藉由施 m ψ a 1 f 63^ « 43 ®) 〇 圖案63係以與雜質區域4 雜質區域4.^重疊之部八，方式形成。與該 極電極與雜質區域4ab::;^^ 接英，如筮μ 董冗之°卩分係成為GOLD區域。 弟43圖所示，將阻劑圖案⑴乍為遮罩，藉由對 鉻膜把行濕钱刻，形成右 7成有閘極電極仏。之後，施行灰化與 液處，，错此將阻劑圖案予以63去除。 成有第“圖所示’藉由進行預定之照相製版而形 之側的多晶…部分(:f= 與位f成為源極區域 與位於成為汲極區域之貝^或⑽之部分）重疊，並且 k之部分）重夕晶石夕膜之部分（雜質區域 夕都八击田 万式形成。阻劑圖案67與雜質區域4ab 部分係成為源極區域之側的咖區域，阻劑 Θ卞貝區域4ac之部分重疊之部分成為汲極區域之 317964 34 1313056 又，汲極區域之側的LDD區域之LDD長度 之側的LDD區域之LDD長度更長之方式設 接著，將阻劑圖案64及閉極電極⑷乍為遮罩，藉由 摻雜I lxiraWcn]2、加速能量植入磷， 刀1形成有成為源極區域以及汲極區域之雜質區域㈣、 H除之後’施行灰化與藥液處理，藉此將阻劑圖案67予
接著，如第45圖所示’將閉極電極“作為遮罩，藉 、例如摻雜里1x10 atom/cm2、加速能量8〇KeV將磷植曰 2在殘留之雜質區域4ab之部分形成有成為⑽區域之 域4af，並且在殘留之雜f區域心之部分形成有 攻為LDD區域之雜質區域4ag。
側的LDD區域。 係以較源極區域 *定。 成為LDD區域之雜質區域4af、4ag之雜質濃度係透過 =之植人量以及用以形成·D區域之植人量來決定，此 日寸LDD區域之雜質濃度係比G〇LD區域之雜質濃度更高。 又，LDD區域以及G0LD區域之雜質濃度係比源極^域Z及 > 及極區域之雜質濃度更低。 —之後，經過與前述第9圖所示之步驟同樣的步驟，如 第46圖所示’形成有在源極區域45之側具備·〇區域 41與LDD區域43,並且在汲極區域46之侧具備G〇LD區域 42與#LDD區域44之n通道型G0LD構造之薄膜電晶體τ。 在該薄膜電晶體Τ中，LDD區域44之LDD長度係設定為較 LDD區域43之LDD長度更長。 317964 35 1313056 接著，針對上述之薄膜電晶體τ進行電性測定。於測 定時’將閘極寬度設為i 〇 " m、將閘極長度設為5" m、將 ' GOLD區域42之通道長度方向的長度設為、將閘極之 通道長度方向的長度設為7#m，將汲極區域46之側的ldd 區域44之LDD長度設為j # m，並使用從〇至】私爪為止使 源極區域45之側的LDD區域“之⑽長度變化之薄膜電 晶體。 φ 首先w兒明測疋⑽電流之結果。如前所述於測定時， 將源極接地’分別於閘極施加8V、於汲極施加5v，將此時 所測定之㈣電流作為⑽電流。此外，為進行比較，亦對 白知LDD構&之薄膜電晶體進行測定。將該習知⑽構造 之薄膜電晶體的閘極寬度設為1Mm、將閘極長度設為 5^、將_域之通道長度方向的長度設為―。 於第47圖顯示0N電流之⑽區域（源極區域側）之㈣ 長度依存性之測定結果。如第47圖所#，本實施形態之薄 鲁膜電晶體的〇N電流係相較於習知ldd構造之薄膜電晶體， 確。可將0N電机大幅增加。尤其，〇N電流之比係源極區 域之側的LDD長越短，0N電流之增加的效果越大，而可得 知源極區域之側的LDD長度係以較短為佳。 异声^者於帛48目顯示將源極區域側之LDD區域的LDD 又二為〇. 2 " m ’而使汲極區域侧之LdD區域的LDD長度 义匕:之QN電流的LDD長度依存性之測定結果。如第“ 圖所不’可得知ON t流係LDD長度為2㈣以下有變得更 大之傾向’且汲極區域側之LDD區域的l⑽長度最好為 317964 36 1313056 2 // m以下。 接著，說明測定源極/汲極財壓之結果。於測定時， =電壓係設定為0V，且源極係接地。而且，將沒極電流 成為〇. 1 # A時之汲極電壓定義為源極a極㈣。又，為 =行比較，亦針對習知LDD構造之薄膜電晶體（比較例^、 ^原㈣域之側與沒極區域之側雙方具有⑽區域及G㈣ Z域之薄膜電晶體（比較例2)進行測定。將其薄膜電晶體 •:的GOLD區域之通道長度方向的長度設為^，將⑽ 區域之通道長度方向的長度設為1//m。 於第49圖顯示本實施形態之薄膜電晶體的源極區域 'LDD區域的LDD長度為0. 2 # m時的源極/汲極耐壓之 測定結果。如第4 9圖所示，本實施形態之G 0 L D構造之薄 膜電晶體的源極/汲極耐壓係與比較例k薄膜電晶體相 ，而確⑽可達成更高的源極及極㈣。此外，確認了該 源極/沒極耐難獲得與比較例2之薄膜電 •晶體的源極/汲極耐壓同程度之耐壓。 又，將本實施形態之薄膜電晶體的源極/汲極耐壓、 ”比車乂例2之薄膜電晶體的源極/汲極耐壓之比的LDD長 度,存性顯示於第50圖。如第50圖所示，於任一 LDD長 度皆:得知本實施形態之薄膜電晶體的源極/汲極耐壓， 係獲得與比較例2之薄膜電晶體的源極/汲極耐壓同程度 之耐壓。 接著，祝明薄膜電晶體之佔有面積。將本實施形態之 構k的，專膜電晶體之佔有面積、與習知[仙構造之薄 317964 1313056 線=有面積之面積比的閘極電極寬度依存性之曲 =不於第51圖。另外，曲線圖之縱轴的面積比係表示 則述之面積比（實施形態/習知）。如第51圖所示 實施形態之薄膜電晶體，可知相較 x 況，可減低佔有面積。 纟於-知㈣電晶體之情 實施形態5 ▲本發明之薄膜電晶體中，於汲極施加 ^之⑽電流與較高之源極/汲極_。另—方面，= :加有_，則⑽電流與卿汲極 、本 =之半導體裝置中，考慮如上述之特性，而藉由 =之㈣電晶體適當地組合’可構成具有所期 性的半導體裝置。 勒作知 例如’藉由將本發明之薄膜電晶體適用於反相 Τ體而70可生能。於第52圖顯示適用η通道型薄膜電 曰曰體70與Ρ通道型薄膜電晶體71之反相器電路 該η通道型薄膜電晶體7〇’適用上述之實施形態之薄膜電 曰曰體，該η通道型薄膜電晶體7 〇係以將輸出閘接 於汲極區域46(參照第1圖)之方式形成。作為ρ通道= 胰電晶體71係適用習知之薄膜電晶體。 / 反相益電路動作，對輸入閘極72輸入Low之信號日士 n通道型薄膜電晶體70係成為〇FF(不導通)° y型 薄膜電議係成為〇N(導通)。藉此，透過電源線= 電源電壓施加於負載電容76，並加以充電。亦即，將、 之k號輸出至輪出閘極γ 5側。
3S 317964 \<9 •1313056 另一方面，對反相器電路之輸入閘極72輸入旧叻之 信號時，η通道型薄膜電晶體7〇係成為〇N，而口通道型薄 膜電晶體係成為0FF。藉此’負載電容76係成為放電。亦 即’在輸出閘極75側輸出有l〇w信號。 ^ =為11通道型薄膜電晶體70,由於適用上述各實施形
悲之薄膜電晶體’可獲得較高的〇Ν電流。輸出信號從咖 位準下降至Low位準之時間（放電時間）係⑽電流越高則將 越紐。因此，具備此反相器電路之半導體裝置中，輸出閘 極75之下降時間較短’而可獲得良好的動作特性。此外， ，相器電路之動作中，電源線73之電源電壓係成為僅施加 輸*出閘極75側（n通道型薄膜電晶體7〇之沒極區域側）。 缚膜電晶體中’將電壓施加在源極/沒極間時，得知 會引起因熱載子（Hot-Carrier)所造成之，惡化，尤|，在閘 極電壓較低的動作區域產生之汲極崩潰熱載子（D/ain ^valanche Hot Carrier : _c)所造成之惡化會成為問題。 该刚C—係藉由沒極端之高電場予以加速來產生，但本實施 形悲之溥膜電晶體中，藉由在沒極區域之側設置_區域 與LDD區域，來緩和汲極端之電場。結|，可抑制臓 :產生’並能獲得較高的可靠性。此外，亦可抑制衝擊離 化之產生’並能獲得良好的源極/汲極耐壓以及可靠性。 上述之薄膜電晶體之特性係尤其對次段之負載較大之 情況特別有效，你丨4 -Tim . OR σ，可適用於液晶顯示裝置之閘極驅動 。 圖所不，液晶顯示裝置係由複數個畫素28構 成而具備用以顯示影像之晝素部29、用以控制分-別設在該 317964 39 1313056 複數個晝素28之晝素部薄膜電晶Μ 23的動作之掃r線驅 動電路部21以及資料線軸電路部22。在掃描=動電 路部21與畫素部29之間係設有輪出緩衝器30。'此外，在 貧料線驅動電路部22盥書去都on 你 31。 〃、旦素〇卩29之間係設有類比開關 晝素28係以陣列狀配置於晝素部烈。一個查 :畫=電晶體二晝素電極24以及保持‘ 成。晝素28中，在畫素電極2 再 填充有液晶(未圖示)，以形成書；二=(未圖示)之間 加在畫素電極2她電極之—間 晶之電壓。藉由施加在該液晶 、來、疋^加於液 變化，而透過液晶之光的強声合Γ^ ’液晶之排列狀態會 部薄膜電晶體23與共通電極此外，在晝素 在以陣列狀排列之書t28八別^成有保持電容25 ° 關3!及資料線驅動電路=== 妾有連接於類比開 出緩衝器30及掃描線驅動電路二=、以及連接於輸 線驅動電路部22係輸出有書 =線26°從資料 經由類比開關31傳送至資料輸出之畫素信號係 至晝素28。從掃描線驅動電路部21；^受到控制而傳送 號。所輸出之畫素選擇信號=信 26傳送至晝素28。 衝时30透過知描線 顯示裝置中，於輪出緩衝器3〇使 :掃晶體23之間極連接有掃描線26,且： 由㈤線26所輪入之信號來控制 : 317964 40 1313056 . 晝素薄膜電晶體23之閘極成為⑽時， ’之晝素信號會蓄積在晝素電容與保持電容貝’、、、、' 27傳送來 之後亦保持該晝素電容。藉此，將晝素電 f閘極附 (未圖示）間之電壓施加在液晶，可控制透過率㈣向電極 輪入至掃描線26之信號係由輸出緩衝 出。此時之負載電容係成為連接於掃描線26之查^ 晶體23之閘極電容與保持電容2 :素賴電 _為非常大的值。因此，藉由將本菸明％作為電容即成 1络振… 本發明之反相器使用於輸出 .緩衝益30,月巨以短時間充電較大的負载電容。 '約 另外，以該反相器所使用之薄 ^ 各實施形態中說明之n通道型及,通==: 體，且任一情況皆能獲得同樣之效果。 ，。曰曰 薄膜St實施形態中說明之薄臈電晶體之特性，將該 適用為第53圖：示之晝素薄膜電晶體23而可 希望之效果。该晝素薄膜電晶/ 資料線27,而沒極係連接於晝素電極仏^係連接於 間之施加在晝素電極24與對向電極(未圖示） 門之電屋的絕對值而使透過率 極性。又，㈣電壓成分 _二圖：:):反象韓因此施加 可圓框使極性反轉之信號。 加於第54圖。共通(―係施 R ,Γ4 衫像信號32係成為相對於共通電壓依每一 圖框極性反轉之伊缺.τ 之t唬。極性為正之影像信號32寫入晝素 317964 41 • 1313056 . 2 8 ，首先將影像“號3 2輸入於資料線2 7。接著將選擇 信號33輸入掃描線26而晝素薄膜電晶體23成為⑽狀態， -並將電荷充電於晝素電容以及蓄積電容。此時，在晝素薄 膜電晶體23之汲極施加比源極高的電壓。隨著對晝素電容 以及蓄積電容之電荷的充電進行，由於源極側之電壓會變 兩’因此源極/閘極間之電壓會降低。 另一方面，極性為負之影像信號32寫入畫素28時， 籲首先，將影像信號32輸入於資料線27。接著，將選擇信 號33輸入掃描線26而晝素薄膜電晶體23成為⑽狀態， 並從晝素電容以及蓄積電容將電荷放電。藉此，晝素電壓 34係到達影像信號32之電壓值。此時，在晝素薄膜電晶 體23之汲極施加比源極低的電壓。即使對晝素電容以及蓄 積電容之放電進行，但由於沒極側之電壓係為一定，因此 汲極/閘極間之電壓係為一定。
如以上所述，影像信號32之極性為正時，源極/閘極 籲間之電壓會下降，相對於此，影像信號32之極性為負時， 源極/閘極間之電壓係―定。因此，影像信號⑽之寫入時 間係影像信號32之極性為正時會比極性為負時變慢，寫入 時間之設計值係由極性為正時之寫入時間來加以限制I 又，選擇信號33下降，且晝素薄膜電晶體23下降時， 由於閘極電壓係相對源極/閘極電壓成為負，因而產生Ac μ力之心化此蚪，源極/汲極係在同電位，因此苴亞 程度係在㈣/汲極成為同等。藉由如以上的Μ應力^ 化’晝素溥膜電晶體23之寫入速度會下降。此外，限制寫 317964 42 1313056 . 入時間之正極性的影像信號32之寫入時，源極相對於汲極 之電壓將變高，因此汲極側之惡化會比寫入時間之下降、告 —成更大的影響。 & —本發明之液晶顯示裝置中，作為晝素薄臈電晶體23 藉由在汲極側設GOLD區域與LDD區域，汲極端之電場受到 緩和，由於可將汲極之惡化減小，因此可防止寫入時^ 降此外，相較於在源極/沒極之兩側設有⑽區域之 >膜電晶體，可使薄膜電晶體之尺寸更加縮小。 彳 以晝素薄膜電晶體23來說’可適用各實施形態中所說 明之η通道型及p通道型中 能獲得同樣之效果。 ㈣電曰曰體’任一情況皆 :者’亦可將各實施形態中所說明之 於弟53圖所示之類比開關31=體：用 型薄膜電晶體’該薄膜電晶體之沒極係連=== 且源極係連接於資枓蟪 '、枓線27， 電路22。該薄膜電晶體之動作 係與晝素賴電晶體23之 之動作 為晝素薄膜電晶體23 ° ^負载電容係成 生電容的， 電容的總和與資料線27之寄 因此作為電容成為較大的值。因 ： 大=中所說明之薄膜電晶體’能以短時間繼 於作為影像中所說明之薄膜電晶細 -圖所示之有機=:二=切換電晶體。第 晶體80而適用η通道型薄之曰旦^电路中’作為切換電 、電日日租，该切換電晶體8〇之 317964 43 * 1313056 82之閘極，源極 之另一端係連接 汲極係與蓄積電容81連接於驅動電晶體 則連接於資料線27。另外，蓄積電容81 於電容器線86。
影像信號寫入畫素時，首先，將影像传 線27。接著，將選擇信號輸入至掃描線W |資料 8°成為⑽狀態，將電荷充電至蓄積電容81;t電晶體 電容1之電荷係輸入非選擇信號而切換電晶體心積 _狀恶後仍予以保持。此外，#由保持於蓄積電容Μ 電二’施加於驅動電晶體82之問極之電壓會 此可控制流通於有機EL元件83之電流。 口 此種情況係蓄積電容81以及驅動電晶體82之閑 谷成為負載電容。有機虹中，與液晶之晝素電路之情 同’資料錢健成為正姉之信號。但在—圖訊間暫 將有機EL元件83重設時，必須使蓄積電容放t，此點上 有機EL亦進行與液晶顯示裝置同樣之動作。因此，作為切 換電晶體藉由適用各實施形態之薄膜電晶體，可獲得與液 晶顯示裝置之情況同樣的效果。 又’各實施形態之薄膜電晶體之特性係在使電流朝— 方向流動之電路為有效，例如可適用於放大器電路。於第 56圖顯不具備電源線73、GND線74、具有輸入閘極72之 η通道型薄膜電晶體77、具有定電流源之閘極79之n通道 型薄膜電晶體78、輸出閘極75、以及負載電容76之放大 器電路。在η通道型薄膜電晶體78之閘極79施加有定電 麗’作為直流電源進行動作。 44 317964 1313056 η通道型薄膜電晶體77中，藉由輸入至輸入閉極 之#唬，其阻抗會產生變化，因此η通道型薄臈電晶體77 中的電壓降份亦透過閘極電壓受到控制，而可控制輸出電 壓。構成放大器之η通道型薄膜電晶體77、78中，以經常 將電壓施加於汲極側之方式形成。作為該：1通道型薄=電 晶體所適用之各實施形態中所說明之薄膜電晶體中，藉由 在沒極側設GOLD區域與LDD區域，沒極端之電場受到^ _和。藉此，可抑制聽之產生，且作為放大器可獲得較高 的可罪性。另外，該放大器中作為薄膜電晶體而例舉說明 η通道型薄膜電晶體，作 接 彳一 1)通道型溥膜電晶體亦能獲得同 樣之效果。 吉一又’如上述所述各實施形態之薄膜電晶體係在使電流 朝一方向流動之電路為右4 „ 用;hi 亦可將該薄職晶體適 ::有：EL之晝素電路。第55圖所示之有機π
^中，作為驅動用薄膜電晶體82而適用各實施形能—素電 通道型薄膜電晶體。驅動用镜 〜、之P 電源線84,且汲極係連接:二電二^ 83之另一端係連接於陰 ^ #機£1^件 將負電壓施加在汲極側之構：形成在驅動電晶體82經常 作為該驅動用薄膜電晶 薄膜雷θ娜中，於、 斤適用之各實施形態之 賴電"中，於沒極側形成有_ 此，汲極端之電場受到緩和 L 。糟 為有機EL顯示裝置可獲得較高:P」DAHC之產生，且作 機EL之驅動用薄膜電晶體性。另外，作為該有 舉5兄明P通道型薄膜電晶 317964
45 1313056 接著；^電晶體時亦可獲得同樣之效果。 種類不同的薄膜電晶體之製造方法的一 如第57圓所Γ施形態1中說明之方法同樣的方法， :二3 Si璃基板1上形成有氮切膜2以及氧 定的_二P基板1中’在位於形成有薄膜電晶體之預 =域二至R3之氧切膜3上，分別形成有島狀之多 :石：體而成為在區域吻中形成有種類各不同之薄 以包覆該多晶石夕膜之方式，形成有由氧化石夕膜構成之 閘極絕緣膜5。接著’為控制薄膜電晶體之臨限値，藉由 以:如，雜1 lxl〇12at〇m/cm2、加速能量随…將蝴植人 多晶石夕膜，形成有島狀之雜質區域4aa。 接著，如第58圖所示，藉由施行預定之照相製版處 理，而在區域R1形成有用以形成n通道型⑶⑶構造之薄 膜電，體之阻劑圖案62a ’並且在形成有n通道型咖構 造之薄膜電晶體之區域以以及形成有一般之p通道型薄膜 電晶體之區域R3中，形成有包覆該等區域R2、R3之 圖案62b。 將該阻劑圖案62a、62b作為遮罩，藉由以例如摻雜量 5xl〇12at〇m/cm2、加速能量80KeV將磷植入雜質區域4的， 在區域R1形成有雜質區域4ab、4ac。該植入量成為 區域中的植入量。之後，施行灰化與藥液處理，藉此將阻 劑圖案62a、62b予以去除。 接著，藉由濺鍍法在閘極絕緣膜5之整面形成有膜厚 317964 46 .1313056 約4〇〇nm之鉻膜（未圖示）。其次，藉由施行預定之照相製 版處理’在區域R3形成有用以將閘極電極圖案化之阻劑圖 案63b，並且在區域R1以及區域以中形成有包覆該區域 之阻劑圖案63a(參照第59圖）。 接著，如第59圖所示，藉由將該阻劑圖案63a、6补 作為遮罩而對鉻膜施行濕㈣，在區域R3中形成有閑極電 極6a。X，在區域R1以及區域R2中殘留包覆該區域之路 膜6b。之後，施行灰化與藥液處理，藉此將阻劑圖案63a、 63b予以去除。 , 接著如第60圖所示，將殘留之鉻膜6b與閘極電極6a 作為遮罩，以例如摻雜量lxl〇15at⑽/cm2、加速能量6〇κπ 植^硼’在位於區域R3之雜質區域4aa形成有成為p通道 型薄膜電晶體之源極區域以及汲極區域之雜質區域4ad、 4ae。此時，區域R1以及區域R2係由鉻膜讣所包覆，因 此硼並不會植入至該等區域R1、R2。 接著，藉由施行預定之照相製版處理，在區域Rl、區 域R2中分別形成有用以將閘極電極圖案化之阻劑圖案 64a 64b，並且，在區域R3中，形成有包覆該區域之 阻劑圖案64c(參照第61圖）。此時，區域R1中的阻劑圖 案64a係以與雜質區域4ab、4ac平面性重疊之方式形成。 該阻劑圖案64a與雜質區域4ab、4ac平面性重疊之部分係 成為GOLD區域。 接著’如第61圖所示’藉由將阻劑圖案64a、64b、 64c作為$罩而對鉻膜此施行钮刻，在區域r 1以及區域 317964 47 1313056
成有閘極電極仏。此時，區域R1所形成之閘極 此外，'以與雜質區域4ab、4ac平面性重疊之方式形成。 勹荦域R3所形成之閘極電極6a係由阻劑圖案64c所 因此不會對該閘極電極6a施行關。之後，施行灰 ~樂，處理，藉此將阻劑圖案64a、64b、64c予以去除。 接著，如第62圖所示，藉由施行預定之照相製版處 而在區域R卜區域R2中分別形成有用以形成源極/ :極區域之阻劑圖案65a、65b，並且在區域R3中形成有 匕覆該區域R3之阻劑圖案65c。此時，阻劑圖案心係以 與位於汲極之側的雜f區域4ac之部分重疊，但不與位於 源極之側的雜質區域4ab之部分重疊之方式形成。阻劑圖 案65a與雜質區域4ac重疊之部分係成為ldd區域。 又，阻劑圖案65b係以與位於汲極之側的雜質區域4紐 之邛分重豐，並且與位於源極之側的雜質區域4的之部分 重豐之方式形成。阻劑圖案65b與雜質區域重疊之部 分係成為LDD區域。 ° 接著，將該阻劑圖案65a、65b、6“作為遮罩，藉由 以例如摻雜量lxl〇“atom/cm2、加速能量8〇KeV植入磷， 在位於區域R1之雜質區域4ab、4狀分別形成有成為L通 道型GOLD構造之薄膜電晶體的源極區域之雜質區域牦心 以及成為汲極區域之雜質區域4ae。 此外’在位於區域R2之雜質區域4aa分別形成有成為 η通道型LDD構造之薄膜電晶體的源極區域之雜質區域 以及成為沒極區域之雜質區域4ae。區域R3係由阻劑圖案 3J7964 48 1313056 斤匕復’因此鱗並不會植入至區域R 3。之後，施行灰 化與藥液處理，藉此將阻劑圖案65a、65b、65c予以去除。 接著’如第63圖所示，將閘極電極6a作為遮罩，藉 由以例如摻雜量lxl〇uatom/cm2、加速能量80KeV植入磷， 在位於區域R1之殘留的雜質區域4扣之部份，形成有成為 ^通運型GOLD構造之薄膜電晶體的汲極側之LDI)區域之雜 貝區域4ag。此時，區域R1中，磷並不會植入至位於閘極 電極之源極側，且閘極電極6a重疊之雜質區域4ab。 此外忪並不會植入至位於閘極電極6a之汲極側，且閘極 電極6a重疊之雜質區域4ac之部分。 又，此時，在成為位於區域R3之p通道型薄膜電晶體 之源極區域以及汲極區域之植入有硼之雜質區域4ad、4ae 亦植入有4，但磷之植入量係相較於硼之植入量非常地 小、，因此，對位於區域R3之雜質區域4士4时之鱗的植 入並不會造成問題。 之後，藉由與實施形態1中說明之方法同樣的方法， :第64圖所示’在玻璃基板}上形成有由氧切膜構成之 曰間絕緣膜7。接著，料在該相絕⑽7上施行預定 之照相製版處理，而形成有用以形成接觸孔之阻劑圖案(未 =)。將該阻劑圖案作為遮罩，藉由對層間絕緣膜7以及 =絕緣膜5施行異向㈣刻，分卿成有露出分別位於 :域Rli 3之雜質區域4ad表面之接觸孔7心及露出雜 貝區域4ae表面之接觸孔π。 、 接著，以填充接觸孔7a、7b之方式，在㈣絕緣" 317964 49 * 1313056 =成有純餘膜之積層膜（未㈣）。藉由在該積層膜 上化行狀之照相製版處理，形成有用以形成電極之阻極 圖案（未圖示）。將該阻劑圖案作為遮罩而施行濕飯刻，藉 此分別在區域R1至R3形成源極電極仏與汲極電極处。 “如以上所述’在區域!^中形成有n通道型g〇ld構造 之㈣電晶體Π ’在區域R2中形成有n通道型LDD構造 之缚膜電晶體T2。然後’在區域R3中形成有一般之口通 道型薄膜電晶體T3。 η通道型GOLD構造之薄膜電晶體T1中，雜質區域4ad 成為源極區域45,雜質區域4ae成為汲極區域46，雜質區 域4ab、4ac成為G0LD區域4卜42，而雜質區域4吨成為 L D D 區域 4 4。 ' 、又，在n通道型LDD構造之薄膜電晶體T2中，雜質區 域4ad成為源極區域45’雜質區域4狀成為汲極區域46， 而雜質區域4af、4ag成為LDD區域43、44。然後，在p 鲁通道型薄膜電晶體T3巾，雜質區域4ad成為源極區域45, 而雜質區域4ae成為汲極區域46。 如以上所述，可將n通道型G0LD構造之薄膜電晶體 T卜η通道型LDD構造之薄膜電晶體T2以及p通道型薄膜 電晶體T3形成在同一玻璃基板1上。 另外，上述之製造方法中，作為P通道型薄膜電晶體 例舉說明單汲極（single_drain)構造之薄膜電晶體，但以 =成LDD構造之p通道型薄膜電晶體之方式作成亦可。此 時，在形成p通道型薄膜電晶體之閘極電極之後，未去除 317964 50 * 1313056 :劑圖案而進行用以形成源極/汲極區域之植入，之後， 此:劑圖案予以去除而進行用以形成⑽區域之植入，藉 11形成LDD構造之p通道型薄膜電晶體。 另外，上述之各實施形態中，作為薄膜電晶體例舉說 形成有源極區域以及及極區域等之半導體層上介設開 膜、=膜而形成有閘極電極之所謂平面(planer)構 膜電晶體。 •、、以本發明之G0LD構造之薄膜電晶體來說，並不限於如 .上述之平面構造之薄膜電晶體，可以是在閘極電極上介設 閘極絕緣膜而形成作為源極區域以及沒極區域等之半導體 層=所謂反交錯構造（reverse stagger struetu⑷之薄膜 電日日體。於如上述之情況中，源極區域與LDD區域之接人 部以及與電極之-方側部亦係位於大致同一平面上，^ 側之GOLD區域與LDD區域之接合部以及與電極之另一方侧 部亦係位於同一平面上。此外，亦可以是在通道區域之上 鲁方與下方分別形成有閘極電極之所謂雙問極電極構造 導體裝置。 本發明所揭示之實施形態係為例示而並非用以限制於 此者。本發明並非上述說明之範圍，而包含專利申請範圍 所不且與專利申請範圍均等之意義以及範圍内之所有變 更。 【圖式簡單說明】 f 1圖係本發明實施形態丨之半導體裝置的剖視圖。 第2圖係顯示實施形態1中，第1圖所示半導體裝置 317964 51 .1313056 • 之製造方法的一製程之剖視圖。 • f3®係顯示f施形態1中12圖所示製程之後進 行的製程之剖視圖。 第4圖係顯示實施形態1中，第3圖所示製程之後進 行的製程之剖視圖。 第5圖係顯示實施形態i中，第4圖所示製程之後進 行的製程之剖視圖。 • * 6圖係顯示實施形態1中’第5圖所示製程之後進 ®行的製程之剖視圖。 _ 帛7®係顯示實施形態1中1 6圖所示製程之後進 - 行的製程之剖視圖。 第8圖係顯示實施形態1中’第7圖所示製程之後進 行的製程之剖視圖。 第9圖係顯示實施形態1中’第8圖所示製程之後進 行的製程之剖視圖。 • 第10圖係顯示實施形態1中，薄膜電晶體之0N電流 之比的LDD長度依存性之曲線圖。 第11圖係實施形態1中，薄膜電晶體之源極/汲極财 壓之結果的示意圖。 第12圖係顯示實施形態丨中’薄臈電晶體之耐壓之比 的LDD長度依存性之曲線圖。 第13圖魅示實施形態i中，薄膜電晶體之面積比之 閘極電極寬度依存性的曲線圖。 第14圖係顯示實施形態1中’薄臈電晶體之變形例之 317964 52 * 1313056 . 製造方法之一製程的剖視圖。 第1 5圖係顯示實施形態1中，第14圖所示製程之後 進行的製程之剖視圖。 第16圖係顯示實施形態1中’第15圖所示製程之後 進行的製程之剖視圖。 第17圖係顯示實施形態1中，第16圖所示製程之後 進行的製程之剖視圖。 _ 第18圖係顯示實施形態1中，第17圖所示製程之後 進行的製程之剖視圖。 第19圖係顯示實施形態1中，第18圖所示製程之後 進行的製程之剖視圖。 第20圖係顯示本發明實施形態2之半導體裝置之製造 方法之一製程的剖視圖。 第21圖係顯示實施形態2中，第20圖所示製程之後 進行的製程之剖視圖。 ® 苐2 2圖係顯示實施形態2中，第21圖所示製程之後 進行的製程之剖視圖。 第23圖係顯示實施形態2中’第22圖所示製程之後 進行的製程之剖視圖。 第24圖係顯示實施形態2中’第23圖所示製程之後 進行的製程之剖視圖。 第25圖係顯示實施形態2中，第24圖所示製程之後 進行的製程之剖視圖。 第26圖係顯示實施形態2中，薄膜電晶體之ON電流 53 317964 •1313056 之比的LDD長度依存性之曲線圖。 第2 7圖係實施形能2中，磕瞪赍曰诚 貝也々心、z甲潯臈電晶體之源極/汲極耐 壓之結果的示意圖。 第28圖係顯示實施形態2中’薄膜電晶體之耐壓之比 的LDD長度依存性之曲線圖。 第29圖係顯示實施形態2中’薄膜電晶體之面積比之 閘極電極寬度依存性的曲線圖。 '第30圖係顯示本發明實施形態3之半導體震置之製造 方法之一製程的剖視圖。 中’弟3 0圖所示製程之後 中’第31圖所示製程之後 第31圖係顯示實施形態 進行的製程之剖視圖。 第32圖係顯示實施形態 進行的製程之剖視圖。 弟3 2圖所示製程之後 第3 3圖所示製程之後 第34圖所示製程之後 第33圖係顯示實施形態3中 進行的製程之剖視圖。 第34圖係顯示實施形態3中 進行的製程之剖視圖。 第35圖係顯示實施形態3中 進行的製程之剖視圖。 第36圖係顯示實施形態3中’薄膜電晶體之〇n電流 之比的LDD長度依存性之曲線圖。 第37圖係實施形態3中，薄膜電晶體之源極^及極财 壓之結果的示意圖。 第38圖係顯示實施形態' 3中，薄M電晶體之财壓之比 317964 54 1313056 · 的LDD長度依存性之曲線圖。 第39圖係顯示實施形態3中，薄膜電晶體之面積比之 閘極電極寬度依存性的曲線圖。 第40圖係顯示本發明實施形態4之半導體裝置之製造 方法之一製程的剖視圖。 第41圖係顯示實施形態4中，第4〇圖所示製程之後 進行的製程之剖視圖。 鲁第42圖係顯示實施形態4中，第41圖所示製程之後 進行的製程之剖視圖。 第43圖係顯示實施形態4中，第42圖所示製程之後 進行的製程之剖視圖。 第44圖係顯示實施形態4中’第43圖所示製程之後 進行的製程之剖視圖。 第45圖係顯示實施形態4中，第44圖所示製程之後 進行的製程之剖視圖。 鲁第4 6圖係顯示實施形態4中，第4 5圖所示製程之後 進行的製程之剖視圖。 第47圖係顯示實施形態4中’薄膜電晶體之〇N電流 之比的源極側之LDD長度依存性的曲線圖。 弟48圖係顯示實施形態4中’薄膜電晶體之qn電流 之比的汲極側之LDD長度依存性的曲線圖。 第49圖係實施形態4中，薄膜電晶體之源極/汲極耐 壓之結果的示意圖。 第5 0圖係顯示實施形態4中’薄膜電晶體之耐壓之比 317964 55 1313056 的源極側之LDD長度依存性的曲線圖。 第51圖係顯示實施形態4中，薄膜電晶體之面積比之 源極側的LDD長度依存性之曲線圖。 第52圖係作為本發明實施形態5之半導體裝置的_例 之反相器電路的示意圖。 第53圖係顯示實施形態5中，液晶顯示裝置之構成的 方塊圖。 鲁 弟5 4圖係顯示貫施形癌5中’液晶顯示裝置中的影像 #就等之變化的曲線圖。 第55圖係顯示實施形態5中，有機EL顯示裝置之影 像電路的示意圖。 第56圖係實施形態5中，放大器之電路的示意圖。 第57圖係顯示實施形態5之半導體裝置之製造方法之 一製程的剖視圖。 第58圖係顯示實施形態5中，第57圖所示製程之後 _進行的製程之剖視圖。 第59圖係顯示實施形態5中，第58圖所示製程之後 進行的製程之剖視圖。 弟6 〇圖係顯示實施形態5中，第5 9圖所示製程之後 進行的製程之剖視圖。 、第6丨圖係顯示實施形態5中，第60圖所示製程之後 進行的製程之剖視圖。 、一第62圖係顯示實施形態5中，第61圖所示製程之後 進仃的製程之剖視圖。 317964 56 I313056 . 第63圖係顯示實施形態5中，第62圖所示製程之後 進行的製程之剖視圖。 第64圖係顯示實施形態5中’第63圖所示製程之後 進行的製程之剖視圖。 【主要元件符號說明】 1 破璃基板 2 氮化碎膜 3 氧化矽膜 4、4a多晶矽膜（非晶質;? aa、4ab、4ac、4ad、4ae、4af、4ag 雜質區域 5 閘極絕緣膜 6、6b鉻膜 6 a 閘極電極 7 層間絕緣膜 7a ' 7b接觸孔 8a 源極電極 8b 汲極電極 21 掃描線驅動電路部 22 資料線驅動電路部 23 晝素部薄膜電晶體 24 晝素電極 25 保持電極 26 择描線 27 資料線 28 晝素 29 晝素部 30 輸出緩衝器 31 類比開關 32 影像信號 33 選擇信號 34 晝素電壓 35 共通電壓 36 共通電極 40 通道區域 41、42 GOLD 區域 43、44 LDD 區域 45 源極區域 46 汲極區域 61、62、62a、62b、63、 63a 、 63b 、 64 、 64a 、 64b 、 1 65 、 65a 、 65b 、 65c 、 μ . 、67 阻劑圖案 317964 57 1313056 70 ' 77、78、Τ η通道型薄膜電晶體 71、 Τ3 ρ通道型薄膜電晶體 72 輸入閘極 73 ' 84電源線 74 GND線 75 輸出閘極 76 負載電容 79 閘極 80 切換電晶體 81 蓄積電容 82 驅動用薄膜電晶體 83 有機EL元件 85 陰極 G1、 G2、L1長度 Η1、 Η2平面 ΤΙ η通道型GOLD構造之薄膜電晶體 T2 η通道型LDD構造之薄膜電晶體 R1至R3區域
58 317964

Claims (1)

1313056 十、申請專利範圍 1. 一種半導體裝置，係包含具有 ^ β ^ λ> ^ 千¥體層、纟巴緣膜以及電 極且开/成於預疋基板上之半導體元件者， 前述半導體元件係具備： 、、-…. 第一雜質區域，形成於前述半導體層； 成於ί:=區域，與前述第-雜質區域:著距離而形 成於刖述半導體層； 通道區域，形成在位於前述第—雜質區域盘前述第 前述半導體層的部分，且成為具有預 第三雜質區域，以相接於前述通道區域 述第二雜質區域與前述通道區域之間IS 半導體層的部分；以及 p第四雜質區域，形成在位於前述第二雜質區域與前 处罘二雜質區域之間之前述半導體層的部分， 而在前述半導體元件中， 前述電極係具有互相相對向之一方 側部， I夂另一方 前述第四雜質區域係與前述第二雜質區域及前述 弟二雜質區域相接合，且 _刚述第一雜質區域中的前述通道區域侧之端部及 =述-方側部係位於大致同_平面上，並且前述第^雜 質區域與前述第四雜質區域之接合部以及前: 侧部係位於大致同一平面上， (修正·本)317964 59 1313056 ϊ 7.审i用鉬修(更)正替換頁 第95107527號專利申請案 (97年1 1月14曰） 前述電極係以與前述通道區域以及前述第三雜質 區域之各個整體相對向而重疊之方式形成， 前述絕緣膜係以分別相接於前述半導體層與前述 電極之方式形成在前述半導體層與前述電極之間5 前述第三雜質區域及前述第四雜質區域之各個雜 質濃度係設定成較前述第一雜質區域及前述第二雜質 區域之各個雜質濃度更低，且較前述通道區域之雜質濃 度更南’且 前述第三雜質區域之雜質濃度與前述第四雜質區 域之雜質濃度係以互為不同之方式設定， 於前述第三雜質區域與前述第四雜質區域之間形 成第三雜質區域的雜質濃度及第四雜質區域的雜質濃 度不同之接合部。 2. 如申請專利範圍第1項之半導體裝置，其中，前述半導 體元件中的前述第四雜質區域之通道長度方向的長度 係以不超過2 /z m之方式設定。 3. 如申請專利範圍第1項之半導體裝置，其中，前述基板 係玻璃基板及石英基板中任一者。 4. 如申請專利範圍第1項之半導體裝置，其中，半導體層 係多晶矽。 5. —種半導體裝置，係包含具有半導體層、絕緣膜以及電 極且形成於預定基板上之半導體元件者，其特徵為， 前述半導體元件係具備： 第一雜質區域，形成於前述半導體層； 60 (修正本)317964 1313056 —_ 第95】〇7527號專利申t杳亲 第二雜質區域，與前述7: 1…“) 成於前述半導體層； 、區域隔者距離而形 通道^或’與前述第一雜質區 域分別隔著距離而形成在位於前述 質： 述第二雜質區域之門 '、、區域與刖 右m2 導體層的部分，且成為具 有預疋通道長度的通道； 第^雜質區域，以相接於前述通道區域之方式形 在位於則述第二雜質區域與前述通二 半導體層的部分； A之間之則述 第：：質區域，形成在位於前述第二雜質區域與前 述弟:濰貝區域之間之前述半導體層的部分；以及 =雜質區域’形成在位於前述第一雜質區域與前 aI、區域之間之前述半導體層的部分， 而在前述丰導體元件中， 方側部及另—方 前述電極係具有互相相對向之一 側部， 則述第四雜質區域係與前述第二雜質區域及前 第二雜質區域相接合，且 :述第五雜質區域係與前述第一雜質區域相接合， 耵述第五雜質區域中的前述通道區域側之端部以 述一方側部係位於大致同一平面上，並且前述第三 、貝區域與則述第四雜質區域之接合部以及前述另一 方侧部係位於大致同一平面上， 則逑電極係以與前述通道區域以及前述第三雜質 (修正本)317964 61 1313056 - π和月14日修(更)正替換頁 第95107527號專利申請案 __) (97 年 1 1 月.14 日） 區域之各個整體相對向而重疊之方式形成， 前述絕緣膜係以分別相接於前述半導體層與前述 •電極之方式形成在前述半導體層與前述電極之間， - 前述第三雜質區域至前述第五雜質區域之各個雜 質濃度係設定成較前述第一雜質區域及前述第二雜質 區域之各個雜質濃度更低，且較前述通道區域之雜質濃 度更高，且 前述第三雜質區域之雜質濃度與前述第四雜質區 • 域以及前述第五雜質區域之各個雜質濃度係以互為不 同之方式設定， 前述第五雜質區域之通道長度方向的長度係設定 成較前述第四雜質區域之通道長度方向的長度更短， 於前述第三雜質區域與前述第四雜質區域之間形 成第三雜質區域的雜質濃度及第四雜質區域的雜質濃 度不同之接合部。 φ 6.如申請專利範圍第5項之半導體裝置，其中，前述半導 體元件中的前述第四雜質區域之通道長度方向的前述 長度係以不超過2//m之方式設定。 7. 如申請專利範圍第5項之半導體裝置，其中，前述半導 體元件中的前述第五雜質區域之通道長度方向的前述 長度係以不超過0.5/zm之方式設定。 8. 如申請專利範圍第5項之半導體裝置，其中，前述基板 係玻璃基板以及石英基板中任一者。 9. 如申請專利範圍第5項之半導體裝置，其中，半導體層 62 (修正本)317964 修(更)正替換頁丨 1313056 係多晶石夕。 —~ 10.—種具備影像顯示雷 電路部之影像顯示裝置，係具備 顯不影像=像顯示電路部者，其特徵為：養用- 以及電路部係具有:具半導體層、絕緣膜 以及電極且形成於予g 巴緣臊 々、…雕-基板上之半導體元件’ 件之纟版凡件係包含預定第一元件以及第一元 件之至少一者， 华一 7G 前述第一元件係具有·· 第1雜質區域，形成於前料導體層. 弟一雜質區.域’盘箭；十、楚 成於前述半導體1 弟一雜質區域隔著距離而形 二雜=域，形成在位於前述第-雜質區域與前述第 、如或之間之前述半導體層 定通道長度的通道； 心風/、有預 在仅=雜質區域’以相接於前述通道區域之方式形成 半導體：述第二雜質區域與前述通道區域之間之前述 千導體層的部分；以及 第:雜質區域，形成在位料述第二雜質區域與前 —雜質區域之間之前述半導體層的部分， 而在前述第一元件中， 侧部則迷電極係具有互相相對向之一方側部及另一方 ^第四雜質區域係與前述第二雜質區域及前述 弟二邊質區域相接合，且 (修正本)317964 63 =5¾睛索 1313056 . #修(更〉正鶴頁丨 ] ， ^.T^^；—H _____ \, 前述區域中的前述通道區域：:邹4i: 質區j:rr於大致同-平面上’並且前述第三雜 域一則述第四雜質區域之 側部係位於大致同一平面上， k另方 如述電極係以與前述 區域之夂徊敕舰、月通運&域以及刚述第三雜質 ^ ^ α t體相對向而重疊之方式形成， 電極緣膜係以分別相接於前述半導體層與前述 :方，成在前述半導體層與前述電極之間， 質第三雜質區域及前述第四雜質區域之各個雜 广-係设定成較前述第一雜 區域之各個雜皙嚿择宙a 弟一雜質 度更高，且 較前述通道區域之雜質濃 W述第三雜質區域之雜 域之雜晳，痒/ 雅質辰度與刖述第四雜質區 域之雜：很度係以互為不同之方式設定， ;月』述苐二雜質區域與前 成第三雜質區域轉濃户乂域之間形 度不同之接合部，度及第四雜質區域的雜質濃 前述第二元件係具有： f五雜貝區域’形成於前述半導體層; 弟/、雜貪區域，血前十楚 成於前述半導體層雜質區域隔著距離而形 通道區域’與前述第 A 域分別隔著距離形成在位二:二域及刖逑第六雜質區 第六雜質Μ^ 弟五雜質區域與前述 貝£域之間之前述半導體層的部分，且成為具有 (修正本)317964 64 1313056 .卜初月!师(更) —~ --—f99751i7527 财利申請案 預定通道長度之通道； （97年日> 在位區域⑷目接於前料道區域之方式形成 Ϊ= 六雜#區域與前述通道區域之間之前述 +導體層的部分； 、 ^八雜質區域’形成在位於前述第六雜質區域與前 处雜質區域之間之前述半導體層的部分，·以及 述通於前述第五雜質區域與前 磉之間之别述半導體層的部分， 而在前述第二元件中， 側部，J ^電極係具有互相相對向之一方側部及另—方 第七：Ϊί:雜質區域係與前述第六雜質區域及前述 弟七雜質區域相接合，^ =九雜質區域係與前述第五雜質區域相接合， ^九雜質區域中的前述通道區域側之端部以 及：述-方側部係位於大致同一平面 =域與前述第八雜質區域之接合部以及前：二 方側部係位於大致同一平面上， :逑電極係以與前述通道區域及 域之^個整體相對向而重疊之方式形成，雜貝& 月ii迷、’€緣膜係以分別相接於 電極形成在前述半導體層與前述電^曰^述 :述弟七雜質區域至前述第九 質濃度係設定成較前述第五雜質區域及前 (修正本)317964 65 -1313056
第95107527號專利申請案 (97年I1月14曰） 區域之各個雜質濃度更低，而較前述通道區域之雜質濃 度更高， • 前述第七雜質區域之雜質濃度與前述第八雜質區 域以及前述第九雜質區域之各個雜質濃度係以互為不 同之方式設定， 前述第九雜質區域之通道長度方向的長度係設定 成較前述第八雜質區域之通道長度方向的長度更短。 11.如申請專利範圍第10項之具備影像顯示電路部之影像 • 顯示裝置，其中，前述半導體元件復包含預定之第三元 件， 而前述第三元件係具備： 第十雜質區域，形成於前述半導體層； 第十一雜質區域，與前述第十雜質區域隔著距離而 形成於前述半導體層； 通道區域，與前述第十雜質區域及前述第Ί 雜質 φ 區域分別隔著距離而形成在位於前述第十雜質區域與 前述第十一雜質區域之間之前述半導體層的部分，且成 為具有預定通道長度之通道； 第十二雜質區域，以與前述通道區域及前述第十雜 質區域分別相接之方式形成在位於前述第十雜質區域 與前述通道區域之間之前述半導體層的部分；以及 第十三雜質區域，以與前述通道區域及前述第十一 雜質區域分別相接之方式形成在位於前述第十一雜質 區域與前述通道區域之間之前述半導體層的部分， 66 (修正本)317964 1313056 _·序却i修(更)正替換頁 在前述第三元件中， 側部前述電極係具有互相相對向之一方側部及另一方 前述通道區域與前述第十二雜質區域之接合部以 ===側部係位於Α致同—平面上，並且前述通道 ^域與W述第十三雜質區域之接合部以及前述另 側部係位於大致同一平面上， ^電極係以與前述通道區域整體 之方式形成， 』叩里® 電極以分別相接於前述半導體層與前述 ίΐ 前述半導體層與前述電極之間， 月ϋ述第十二雜質區域及前述 ，度係設定成比前述第十雜質區=== _質£域之各個雜質濃度更低 雜質濃度更高。 平月通道Q域之 12·如申請專利範圍第 顯示裝置，其中，前述二顯示電路部之影像 及前述第二元件中至少;^件係包含前述第一元件 體日士 元件及前述第二元件為η通道型電晶 述第?_域:雜電設定成較 設—在前:=:口 在前述第一元件及前述第二元件為Ρ通道型電晶 (修正本)317964 67 ] ------—---- [7.料.月1 修(更)正替換頁 1313056 一——~—--—— 弟95107527號專利申請奉 ^時，施加在第二雜質區域 （π年U月14日] 述第-雜質區域之電塵更氏=係設定成較施加在前 g域之電壓係設定成較施加 弟-雜貝 壓更低。 隹引述弟五雜質區域之電 如申請專利範圍第12項之 顯示裝置，其中，前述影像•備：：顯不電路部之影像 路， 像顯不電路部係包含反相器電 前述第一元件及第二元 前述反相器電路之„通道型電/體至乂一者係適用作為 前述區域及前迷第六雜質區域係連接於 •J、反相态電路中的輸出側， 、 前述第一雜質區域及前 接地電位或預定電位。 _質區域係連接於 14.如申請專利範圍第12項之㈣ 顯示裝置，其中，前诚马德_ T电路邛之衫像 >路，别述衫像顯不電路部係包含放大器電 丽述第一元件及第二元件 前述放大哭午中至^一者係適用作為 j t八DO電路之η通道型電晶體， 第-ϊί弟〜雜負區域及前述第六雜質區域係連接於 ^第雜質區域及前述第五雜 車乂則述弟-電位更低之第二電位。 迂賊 15.如申請專利範圍第12項之農 _ W , ^ ^ ，、備办像顯不電路部之影像 4不叙置其中，前述影像顯示電路部係包含有機^ (修正本)317964 68 1313056 月i令修(更)正替換頁 第95107527號專利申請案 -----——„—--r (97 年 11 月 14 日、 之晝素電路， 前述第一元件及第二元件之至少一者係構成前述 晝素電路之電晶體中，適用作為串聯連接於有機乩元 件之電晶體， 在前述第一雜質區域及前述第五雜質區域輪入 影像信號， 二前述第二雜質區域及前述第六雜質區域係連接於 前述有機EL元件側。 16·如申請專利範園第1〇項之具備影像顯示電 其中，前述半導體元件係包含前述第一= 及則述第二元件中至少一者， 預定=述第二㈣區域及前述第六雜質區域連接有 預定雜質區域及前述第五雜質區域施加有 在前= 第—元件及前述第二元件進行切換，而 π.如申述信編之寫入與保持。 顯示裝置，二，項之具備影像顯示電路部之影像 顯示影像之預定的影像顯示電路部係包含用液晶來 頂疋的晝素電路， 前述半導體元件係構成， 中，適用作為連接 ^ 則处·^素電路之電晶體 以在前C極之電晶體， 有影像信號，且前、/ 域及前述第五雜質區域輸入 雜質區域及前述第六雜質區域 (修正本)317964 69 卜年.」亦*修如輪.j 一— ^ ** 1313056 第95107527號專利申請牵 (97年U月14日巧 連接於晝素電極之方式配言免 18·如申請專利範圍第16項之且 一 顯示裝置，i由义、+、〃 ^办像頋示電路部之影像 ^ 〃中，别述影像顯示電路部係包含用、夜日央 顯示影像且具有預定之資料驅=用液：來 於、+L $ "〇。尾路之晝素電路， 晶體中Γ體元件係構成前述資料驅動器電路之電 體中，適用作為連接於晝素電極之電晶體， 以在前述第-雜質區域及前述第體 有影像信號，且為a、+、外 I弗五雜負&域輸入 域連接有資料綠剛Μ弟一雜質區域及前述第六雜質區 1Ω 钱有貝科線之方式配設。 •如申睛專利範圍.笛^ c κ 顯示裝置，发 二項之具備影像顯示電路部之影像 EL來顯示^ ’前述影像顯示祕耗包含用有機 前述、办、曾之預定的有機EL晝素電路， '晶體中，‘體几件係構成前述有機EL晝素電路之電 二為串聯連接於蓄積電容之電晶體， 有影像信雜質區域及前述第五雜質區域輸入 連接於營m 則述弟二雜質區域及前述第六雜質區域 伐於畜積電容之 2〇.如申請專利範圍Μ 顯示裝置，其弟1 〇項之具備影像顯示電路部之影像 任—者。/、中’前述基板係玻璃基板以及石英基板中 21.如申請專利範圍第 顯示裝置，其中， 1 〇項之具備影像顯示電路部之影像 半導體層係多晶石夕。 (修正本)317964 70
TW095107527A 2005-03-24 2006-03-07 Semiconductor device and image display apparatus TWI313056B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005086674A JP2006269808A (ja) 2005-03-24 2005-03-24 半導体装置および画像表示装置

Publications (2)

Publication Number Publication Date
TW200701446A TW200701446A (en) 2007-01-01
TWI313056B true TWI313056B (en) 2009-08-01

Family

ID=37015739

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095107527A TWI313056B (en) 2005-03-24 2006-03-07 Semiconductor device and image display apparatus

Country Status (5)

Country Link
US (1) US7612378B2 (zh)
JP (1) JP2006269808A (zh)
KR (1) KR100727714B1 (zh)
CN (1) CN100495730C (zh)
TW (1) TWI313056B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8067772B2 (en) * 2006-12-05 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8080450B2 (en) * 2007-04-18 2011-12-20 Mitsubishi Electric Corporation Method of manufacturing semiconductor thin film
CN101925988A (zh) * 2008-01-29 2010-12-22 夏普株式会社 半导体装置及其制造方法
KR101274706B1 (ko) * 2008-05-16 2013-06-12 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
WO2010050419A1 (en) * 2008-10-31 2010-05-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and display device
KR102181301B1 (ko) 2009-07-18 2020-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
JP5811556B2 (ja) * 2011-03-18 2015-11-11 セイコーエプソン株式会社 半導体装置の製造方法
KR102022051B1 (ko) 2012-11-14 2019-09-18 삼성디스플레이 주식회사 박막트랜지스터 및 이를 포함하는 유기발광 화소
JP2015125997A (ja) * 2013-12-25 2015-07-06 キヤノン株式会社 撮像装置、撮像システム、および、撮像装置の製造方法。
JP6523197B2 (ja) 2016-03-18 2019-05-29 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法
JP7117974B2 (ja) * 2018-10-30 2022-08-15 キヤノン株式会社 表示装置および電子機器
CN109785795A (zh) * 2019-03-11 2019-05-21 中国计量大学 一种采用ldd结构的硅基oled微显示器件驱动电路
JP7492600B2 (ja) 2020-10-30 2024-05-29 シャープ株式会社 表示装置および表示装置の製造方法
CN116670834A (zh) * 2021-12-27 2023-08-29 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227320A (en) * 1991-09-10 1993-07-13 Vlsi Technology, Inc. Method for producing gate overlapped lightly doped drain (goldd) structure for submicron transistor
US5340761A (en) * 1991-10-31 1994-08-23 Vlsi Technology, Inc. Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure
US5196357A (en) * 1991-11-18 1993-03-23 Vlsi Technology, Inc. Method of making extended polysilicon self-aligned gate overlapped lightly doped drain structure for submicron transistor
AU652682B2 (en) 1992-01-09 1994-09-01 Miles Inc. Combined use of chemicals and microbials in termite control
US5358879A (en) * 1993-04-30 1994-10-25 Loral Federal Systems Company Method of making gate overlapped lightly doped drain for buried channel devices
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP4531175B2 (ja) * 1998-12-03 2010-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6545359B1 (en) 1998-12-18 2003-04-08 Semiconductor Energy Laboratory Co., Ltd. Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof
JP4372879B2 (ja) 1999-01-29 2009-11-25 株式会社半導体エネルギー研究所 半導体装置
JP3403115B2 (ja) 1999-04-02 2003-05-06 シャープ株式会社 半導体装置の製造方法
JP2001196594A (ja) * 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
US6646287B1 (en) * 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
JP4493779B2 (ja) * 2000-01-31 2010-06-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
JP2001345448A (ja) 2000-05-31 2001-12-14 Toshiba Corp 薄膜トランジスタの製造方法および薄膜トランジスタ
JP4850328B2 (ja) 2000-08-29 2012-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100439345B1 (ko) * 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
EP1350272A1 (en) * 2000-12-21 2003-10-08 Koninklijke Philips Electronics N.V. Thin film transistors
JP4926329B2 (ja) 2001-03-27 2012-05-09 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、電気器具
TW480735B (en) * 2001-04-24 2002-03-21 United Microelectronics Corp Structure and manufacturing method of polysilicon thin film transistor
JP2003332578A (ja) * 2002-05-09 2003-11-21 Sharp Corp 薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置
TW538529B (en) 2002-07-15 2003-06-21 Univ Nat Chiao Tung Thin film transistor structure and the manufacturing method thereof
JP2005072531A (ja) * 2003-08-28 2005-03-17 Sharp Corp 薄膜トランジスタを備えた装置およびその製造方法
JP2005333107A (ja) * 2004-04-21 2005-12-02 Mitsubishi Electric Corp 半導体装置、画像表示装置および半導体装置の製造方法
JP2005311037A (ja) * 2004-04-21 2005-11-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4641741B2 (ja) * 2004-05-28 2011-03-02 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
US20060214229A1 (en) 2006-09-28
CN100495730C (zh) 2009-06-03
JP2006269808A (ja) 2006-10-05
US7612378B2 (en) 2009-11-03
CN1838433A (zh) 2006-09-27
KR100727714B1 (ko) 2007-06-13
KR20060103185A (ko) 2006-09-28
TW200701446A (en) 2007-01-01

Similar Documents

Publication Publication Date Title
TWI313056B (en) Semiconductor device and image display apparatus
TWI528562B (zh) 半導體裝置及其製造方法
US6646288B2 (en) Electro-optical device and electronic equipment
CN100530542C (zh) 半导体器件的制造方法
US8049219B2 (en) Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same
TWI246185B (en) Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
JP2019204959A (ja) 半導体装置
TWI296134B (zh)
TWI234030B (en) Liquid crystal display device integrated with driving circuit and method for fabrication the same
CN101043039B (zh) 非易失性半导体存储装置
JP2001036019A (ja) コンデンサ及び半導体装置並びにそれらの作製方法
TW200807125A (en) Electronic device, display device and system for displaying images and fabrication method thereof
TW200304227A (en) Top gate type thin film transistor
JP5649720B2 (ja) 薄膜半導体装置及びその製造方法
JP5360756B2 (ja) 有機電界発光表示装置及びその製造方法
KR100796874B1 (ko) 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한박막 트랜지스터 기판 및 표시 장치
CN108538789A (zh) Cmos晶体管的制备方法、阵列基板的制备方法
JP4854375B2 (ja) 半導体記憶装置及びその製造方法、並びに携帯電子機器
JPH07193200A (ja) 不揮発性半導体記憶装置およびその製造方法
JPH04290467A (ja) アクティブマトリクス基板
JP2000294662A (ja) 不揮発性半導体メモリ素子及びその製造方法
JP4963328B2 (ja) 半導体装置
JP2009170472A (ja) トランジスタ、半導体装置、半導体装置の製造方法
JP2010021482A (ja) 半導体装置、ｔｆｔ基板、表示装置、携帯機器
JP2003015105A (ja) 画像表示装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees