KR20080008230A - 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치 - Google Patents

박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치 Download PDF

Info

Publication number
KR20080008230A
KR20080008230A KR1020070068533A KR20070068533A KR20080008230A KR 20080008230 A KR20080008230 A KR 20080008230A KR 1020070068533 A KR1020070068533 A KR 1020070068533A KR 20070068533 A KR20070068533 A KR 20070068533A KR 20080008230 A KR20080008230 A KR 20080008230A
Authority
KR
South Korea
Prior art keywords
region
tft
channel region
substrate
conductive
Prior art date
Application number
KR1020070068533A
Other languages
English (en)
Other versions
KR100865333B1 (ko
Inventor
히토시 나가타
나오키 나카가와
타쿠지 이마무라
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20080008230A publication Critical patent/KR20080008230A/ko
Application granted granted Critical
Publication of KR100865333B1 publication Critical patent/KR100865333B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

성능이 안정된 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치를 제공한다. 본 발명의 일 양태에 따른 박막 트랜지스터 어레이 기판은, 절연 기판(21) 위에 형성된 제1도전형의 소스 영역(221), 제1도전형의 드레인 영역(222) 및 소스 영역(221)과 드레인 영역(222) 사이에 배치된 채널 영역(223)을 가지는 반도체층(22)과, 게이트 절연막(23)을 통해 채널 영역(223)의 마주보는 면에 배치되는 게이트 전극(24)을 구비한 박막 트랜지스터 어레이 기판으로서, 채널 영역(223)은 막두께 방향에 있어서 소정의 분포로 도입된 제2도전형 불순물을 포함하고, 채널 영역(223)의 절연 기판(21)과의 계면 근방 혹은 절연 기판(21)측에 제2도전형 불순물의 최대 농도점을 가지는 것이다.
소스 영역, 드레인 영역, 반도체층, 게이트 전극, 절연 기판, 불순물

Description

박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치{Thin Film Transistor Arrary Substrate, Manufacturing Method Thereof And Display Device}
본 발명은, 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치에 관한 것이다.
유리 기판 등의 절연 기판 위에 형성되는 유기 EL표시장치나 액정표시장치에는, 저온 폴리실리콘 박막 트랜지스터가 사용되고 있다. 이 저온 폴리실리콘 박막 트랜지스터(Thin Film Transistors:이하, TFT로 도시한다)의 활용에 의해, 표시장치의 고성능화가 비약적으로 진행되고 있다. 또한 이들 표시장치의 고화질화에 따라, 더욱더 고성능화가 요구되고 있다. 특히 유기 EL표시장치에서는, TFT의 임계값 전압(Vth)의 편차나 TFT의 포화 영역에 있어서의 드레인 전류(Id)-드레인 전압(Vds)특성의 변화에 의해, 아날로그 신호 출력이 변동된다. 이에 따라 화상 얼룩이 발생하게 된다.
도 12는, 종래의 저온 폴리실리콘 TFT의 구성을 나타내는 단면도이다. 도 12a는 소스·드레인 영역이 형성되어 있는 방향을 따라 절단한 단면도이며, 도 12b 는 도 12a와 수직 방향으로 절단한 단면도이다. 종래의 TFT(30)는, 도 12a에 나타내는 바와 같이 절연 기판(31) 위에 소스 영역(321), 드레인 영역(322) 및 채널 영역(323)을 가지는 반도체층(32)이 형성되어 있다. 또한 반도체층(32) 위에 게이트 절연막(33)이 형성되고, 게이트 절연막(33)위의 채널 영역(323)을 덮는 부분에 게이트 전극(34)이 형성되고 있다.
도 12b에 있어서, 반도체층(32)의 단면은 하부로부터 상부에 걸쳐 폭이 좁아지는 사다리꼴 형상이 되고 있으며, 측벽면이 테이퍼 모양으로 되어있다(테이퍼부(325)). 이것은, 게이트 전극(34)의 에칭 잔사나 단선에 관한 문제를 해결하기 위한 것이다. 그러나, 이 테이퍼부(325)에 의해, 동시에 별도의 문제가 발생한다. 즉, 채널 영역(323)의 양단에 막두께가 얇은 테이퍼부(325)가 형성된다. 이에 따라 통상 막두께부(326)의 TFT특성에 막두께가 얇은 테이퍼부(325)의 TFT특성이 중첩해서 나타나게 된다.
비특허문헌 1에 폴리실리콘 막두께와 TFT특성과의 관계가 개시되고 있다. 여기에서, TFT의 임계값 전압 Vth는 (1)식에 도시한다.
Vth = VFB + 2φB + qNAtSi/Cox
= V0 + qNAtSi/Cox ‥·(1)
VFB:플랫 밴드 전압
φB‥진성 페르미 레벨을 기준으로 한 페르미 포텐셜
q: 전하
NA : 억셉터적 거동 트랩의 밀도
tsi : 폴리실리콘 막두께
Cox : 게이트 절연막 용량
(1)식에 의해 TFT의 임계값 전압 Vth는 폴리실리콘 막두께 tSi에 의해 변화되는 것을 알 수 있다.
폴리실리콘으로 이루어지는 채널 영역(323)에 있어서, 테이퍼부(325)에서는 (1)식에서 알 수 있는 바와 같이 TFT의 Vth가 낮아진다. 따라서, 메인의 통상 막두께부(326)보다도 낮은 게이트 전압에 있어서, 테이퍼부(325)가 먼저 온 상태가 된다. 그 때문에 도 13에 나타내는 드레인 전류(대수)-게이트 전압특성(Id(대수)-Vg특성 : 이하, 서브 스레쉬홀드 특성으로 도시한다)에서는, Vg가 낮은 영역이더라도 테이퍼부(325)의 영향에 의해 Id가 상승한다. 그러나, 테이퍼부(325)의 채널 폭은 좁기 때문에, 포화 영역에서는 테이퍼부(325)에 흐르는 Id는 통상 막두께부(326)에 비해 작아진다. 따라서, 포화 영역에서는 통상 막두께부(326)의 TFT특성이 지배적이다. 이와 같이, 서브 스레쉬홀드 특성에서는 드레인 전류(대수)상승부에 어깨부가 나타난다. 단, 폴리실리콘의 결정성의 차이에 의해, 폴리실리콘 막두께에 의한 Vth의 변화는 다르다(비특허문헌 1). 따라서, 폴리실리콘 TFT에서는, 반도체층(32)의 테이퍼부(325)의 형상 및 반도체층(32)과 절연 기판(31)과의 계면에 있어서의 결정성의 불안정성에 의해, Vth는 변화된다. 즉, 서브 스레쉬홀드 특성의 어깨는 변동하고, TFT의 임계값 전압 Vth에 편차가 나타난다.
다음에 포화 영역에 있어서의 드레인 전류(Id)와 드레인 전압(소스·드레인 전압:Vds)과의 관계를 도시한 그래프를 도 14에 도시한다. 이 그래프는, 소스 영역(321)과 드레인 영역(322)에 인가되는 전압 Vds에 대하여 흐르는 전류의 크기 Id를 나타내고 있다. 또한 도 14는, TFT의 소스 영역(321)과 게이트 전극(34) 사이의 전압인 Vgs의 값이 다른 복수의 그래프를 나타내고 있다. 여기에서, 포화 영역에 있어서의 Id와 Vds와의 관계는, (2)식에 도시한다.
Id = β/2(Vgs-Vth)2(1+λVds) ···(2)
Vgs : 소스·게이트 전압
Vth : 임계값 전압
β : 정수
이상적인 상태의 TFT는, (2)식에서는 λ=0이다. 따라서, 도 14의 점선으로 나타내는 바와 같이, Vds의 변동에 관계없이 Vgs에 의해, Id가 일의적으로 결정된다. Vgs를 제어함으로써 안정된 Id출력을 얻을 수 있다. 그러나, 본래의 TFT에서는, 도 14의 굵은 실선으로 나타내는 바와 같이 λ=0뿐만아니라, 포화 영역에 있어서도 Id출력이 일정하지 않다. 즉, 포화 영역에서도 Id가 Vds의 변동에 대하여 변동한다. 따라서, 포화 영역에서도 Id-Vds특성이 기울기를 갖는다. (2)식에서 나타내는 기울기를 따라 연장한 실선과 Id=0에 있어서의 절편(切片)의 전압은 1/λ이다. 이 1/λ의 값은 바이폴러 트랜지스터에 있어서의 얼리전압(early voltage)에 상당한다.
바이폴러 트랜지스터에 있어서, 콜렉터·이미터 전압(Vce:TFT에 있어서의 Vds)이 증가하면, 콜렉터 접합 영역(TFT에 있어서의 드레인 주위 영역)에 있어서의 공핍층이 넓어진다. 이 때문에, 실효 베이스 폭(TFT에 있어서의 실효 채널 길이)이 작아지고, 또한 콜렉터 전류(Ic:TFT에 있어서의 Id)가 증가한다. 이 현상은 얼리 효과라고도 부르며, Ic-Vce직선을 Ic=0으로 외부 삽입한 점의 Vce값이 얼리 전압이라고 부르고 있다. 아날로그 회로에 적용하는 TFT의 전압전류특성에서는, 이 외관의 얼리 전압(1/λ)을 크게 할 필요가 있다. 즉, λ을 0에 가깝게 하여 포화 영역을 안정시킬 필요가 있다.
도 12a를 사용하여, λ가 커져 포화 영역이 변동하는 메커니즘을 구체적으로 설명한다. 여기에서는 TFT를 예를 들면 n채널 TFT로 한다. 처음에 게이트 전극(34)에 임계값 전압 Vth보다 큰 전압 Vgs를 인가한다. 그 결과, 채널 영역(323)의 게이트 전극(34)근방의 반전층에 캐리어가 발생한다. n채널 TFT의 경우, 이 캐리어는 전자이며, 소스 영역(321)과 드레인 영역(322)사이의 전계에 의해 채널내를 가속하면서 이동한다. 이 가속 전자는, 채널 영역(323)안의 원자에 충돌하여, 정공 전자쌍이 발생한다. 발생한 정공 전자쌍에 있어서, 전자는, 전계를 따라 드레인 영역(322)으로 흡수된다. 소스 영역(321)의 에너지 장벽을 넘을 수 없는 정공의 일부가 채널 영역(323)의 게이트 전극(34)에 대하여 먼 부분에 축적된다. 즉, 절연 기판(31)측에 축적된다. 축적된 정공에 의해 백 게이트가 생성되어, Vth가 저하한다. 그 결과, 더욱 Id가 증가하고, λ가 커진다는 현상이 발생한다.
상기한 바와 같이, 종래의 TFT(30)에서는 테이퍼부(325)의 형상 및 결정성의 불안정성에 의해, 서브 스레쉬홀드 특성에 어깨가 나타나, TFT의 임계값 전압 Vth가 변동된다. 이것은, Vth의 제어를 곤란하게 하고, TFT 디바이스 특성을 불안정하게 하는 원인이 된다. 또한 Id-Vds특성에 있어서 λ값이 커져, 포화 영역에 있어서의 TFT의 안정성이 없어진다. 아날로그 구동회로에서는, 하나하나의 TFT의 안정성이 없어짐에 따라, 표시장치의 화질 얼룩이 발생한다.
이러한 과제를 해결하기 위한 기술이 특허문헌 1에 개시되어 있다. 이 문헌에서는, 반도체층은, 하부층 및 하부층과 게이트 절연막 사이에 위치하는 상부층의 독립된 2층으로 이루어진다. 하부층은 소스·드레인 영역과 반대 도전형이며, 상부층은 채널 구동이 가능한 농도를 가진다. 이들의 층은, CVD에 의해 2층의 아모퍼스 실리콘층을 퇴적한 후, 레이저 어닐로 폴리실리콘화 함으로써 형성된다. 그러나, 일반적인 결정성 실리콘층의 막두께는 약 50nm이하이다. 이 때문에, 이 결정성 실리콘층을 독립된 2층으로 하는 것은, 제조상 어렵다. CVD로 형성한 2층의 실리콘 박막을 레이저 어닐에 의해 결정화하는 경우, 레이저 어닐시에 실리콘이 용융하고, 도전성 불순물은 용융 실리콘내를 크게 확산한다. 따라서, 반대 도전형의 불순물은 결정성 실리콘층 표면까지 분포되어, TFT의 특성이 변동된다는 문제가 있다.
[특허문헌 1] 일본국 공개특허공보 특개2005-51172호
[비특허문헌 1] Effects of Semiconductor Thickness on Poly-Crystalline Silicon Thin Film Transistors, Jpn.J.Appl.Phys.Vol.35(1996)pp.923-929, M.Miyasaka, T.Komatsu, W.Itoh, A.Yamaguchi and H.Ohshima
본 발명은, 이러한 문제점을 해결하기 위해 행해진 것으로, 성능이 안정된 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판은, 기판 위에 형성된 제1도전형의 소스 영역, 제1도전형의 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역을 가지는 결정성 실리콘층과, 게이트 절연막을 통해 상기 채널 영역의 마주보는 면에 배치되는 게이트 전극을 구비한 박막 트랜지스터로서, 상기 채널 영역은 막두께 방향에 있어서 소정의 분포로 도입된 제2도전형 불순물을 포함하고, 상기 채널 영역의 상기 기판과의 계면 근방 혹은 상기 기판측에 상기 제2도전형 불순물의 최대 농도점을 가지는 것이다.
본 발명에 의하면, 성능이 안정된 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치를 제공할 수 있다.
이하에, 본 발명의 바람직한 실시예를 설명한다. 설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화가 이루어지고 있다. 또한 설명의 명 확화를 위해, 필요에 따라 중복 설명은 생략되고 있다.
처음에, 도 1을 사용하여, 본 발명에 따른 TFT어레이 기판이 적용되는 액정표시장치에 대하여 설명한다. 도 1은, 액정표시장치에 이용되는 TFT어레이 기판의 구성을 나타내는 정면도이다. 본 발명에 따른 표시장치는, 액정표시장치를 예로서 설명하지만, 어디까지나 예시적인 것이며, 유기 EL표시장치 등의 평면형 표시장치 등을 사용하는 것도 가능하다. 이 TFT어레이 기판의 전체구성에 대해서는, 이하에 설명하는 제1∼제3의 실시예에서 공통이다.
본 발명에 따른 표시장치는, TFT어레이 기판(10)을 가지고 있다. TFT어레이 기판(10)에는, 표시 영역(11)과 표시 영역을 둘러싸도록 설치된 액틀 영역(12)이 설치된다. 이 표시 영역(11)에는, 복수의 주사 신호 선(13)과 복수의 표시 신호 선(14)이 형성되어 있다. 복수의 주사 신호 선(13)은 평행하게 설치된다. 마찬가지로, 복수의 표시 신호 선(14)은 평행하게 설치된다. 주사 신호 선(13)과, 표시 신호 선(14)은, 서로 교차하도록 형성되어 있다. 주사 신호 선(13)과 표시 신호 선(14)은 직교하고 있다. 그리고, 인접하는 주사 신호 선(13)과 표시 신호 선(14)으로 둘러싸인 영역이 화소(17)가 된다. 따라서, TFT어레이 기판(10)에서는, 화소(17)가 매트릭스 모양으로 배열된다.
또한, TFT어레이 기판(10)의 액틀 영역(12)에는, 주사신호 구동회로(15)와 표시신호 구동회로(16)가 설치된다. 주사 신호 선(13)은, 표시 영역(11)으로부터 액틀 영역(12)까지 연장되고 있다. 그리고, 주사 신호 선(13)은, TFT어레이 기판(10)의 단부에서, 주사신호 구동회로(15)에 접속된다. 표시 신호 선(14)도 마찬 가지로 표시 영역(11)에서 액틀 영역(12)까지 연장 설치되고 있다. 그리고, 표시 신호 선(14)은, TFT어레이 기판(10)의 단부에서, 표시신호 구동회로(16)와 접속된다. 주사신호 구동회로(15)의 근방에는, 외부 배선(18)이 접속되어 있다. 또한 표시신호 구동회로(16)의 근방에는, 외부 배선(19)이 접속되어 있다. 외부 배선(18, 19)은, 예를 들면 FPC 등의 배선 기판이다.
외부 배선(18, 19)을 통해 주사신호 구동회로(15) 및 표시신호 구동회로(16)에 외부로부터의 각종 신호가 공급된다. 주사신호 구동회로(15)는 외부로부터의 제어 신호에 의거하여 주사 신호를 주사 신호 선(13)에 공급한다. 이 주사 신호에 의해, 주사 신호 선(13)이 순차 선택된다. 표시신호 구동회로(16)는 외부로부터의 제어 신호나, 표시 데이터에 의거하여 표시 신호를 표시 신호 선(14)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(17)에 공급할 수 있다. 또한, 주사신호 구동회로(15)와 표시신호 구동회로(16)는, TFT어레이 기판(10) 위에 배치되는 구성에 한정되는 것은 아니다. 예를 들면 TCP(Tape Carrier Package)에 의해 구동회로를 접속해도 된다.
화소(17)안에는, 적어도 하나의 TFT(20)가 형성되어 있다. TFT(20)는 표시 신호 선(14)과 주사 신호 선(13)의 교차점 근방에 배치된다. 예를 들면 이 TFT(20)가 화소 전극에 표시 전압을 공급한다. 즉, 주사 신호 선(13)으로부터의 주사 신호에 의해, 스위칭 소자인 TFT(20)가 온 한다. 이에 따라 표시 신호 선(14)으로부터, TFT(20)의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고, 화소 전극과 대향 전극 사이에, 표시 전압에 따른 전계가 생긴다. 또한, TFT어레이 기 판(10)의 표면에는, 배향막(도시 생략)이 형성되어 있다.
또한 TFT어레이 기판(10)에는, 대향 기판이 대향하여 배치되고 있다. 대향 기판은, 예를 들면 칼라필터 기판이며, 시인측에 배치된다. 대향 기판에는, 칼라필터, 블랙 매트릭스(BM), 대향 전극 및 배향막 등이 형성되어 있다. 또한, 대향 전극은, TFT어레이 기판(10)측에 배치되는 경우도 있다. 그리고, TFT어레이 기판(10)과 대향 기판 사이에 액정층이 끼워진다. 즉, TFT 어레이 기판(10)과 대향 기판 사이에는 액정이 주입되어 있다. 또한 TFT어레이 기판(10)과 대향 기판의 외측의 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반시인측에는, 백라이트 유닛 등이 설치된다.
화소 전극과 대향 전극 사이의 전계에 의해, 액정이 구동된다. 즉, 기판 사이의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화된다. 즉, 편광판을 통과하여 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛은, 어레이 기판측의 편광판에 의해 직선편광이 된다. 그리고, 이 직선편광이 액정층을 통과함으로써, 편광상태가 변화된다.
따라서, 편광 상태에 따라서, 대향 기판측의 편광판을 통과하는 광량이 변화된다. 즉, 백라이트 유닛으로부터 액정표시 패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로써, 원하는 화상 을 표시할 수 있다.
다음에 TFT(20)의 구성에 대하여 설명한다. 본 발명에 따른 표시 장치에 있어서는, 이 TFT(20)가 표시 영역(11)내의 화소(17)안에 배치된다.
(실시예 1)
본 발명의 실시예 1에 따른 TFT를 도 2에 의해 설명한다. 도 2a는 본 실시에 1에 있어서의 TFT(20)의 구조를 도시한 평면도이다. 도 2b는, 도 2a에 있어서의 A-A단면도이다. 도 2c는 도 2a에 있어서의 B-B단면도이다.
도 2에 있어서, 절연 기판(21) 위에 반도체층(22)이 형성되어 있다. 반도체층(22)은 제1도전형의 소스 영역(221), 제1도전형의 드레인 영역(222) 및 채널 영역(223)으로 구성된다. 채널 영역(223)은 소스 영역(221)과 드레인 영역(222) 사이에 배치된다. 그리고, 반도체층(22)을 덮도록 게이트 절연막(23)이 형성된다. 게이트 절연막(23)을 통해 채널 영역(223)의 마주보는 면에 게이트 전극(24)이 형성되고 있다. 게이트 전극(24)과 반도체층(22)의 내압 확보(쇼트방지)나 게이트 전극(24)의 단선 방지의 관점에서, 반도체층(22)의 단부는, 테이퍼 형상으로 되어 있다. 게이트 전극(24)은, 게이트 절연막(23) 위에 반도체층(22)으로부터 비어져 나오도록 형성되어 있다.
본 실시예에 있어서는, 채널 영역(223)에는 제2도전형 불순물이 막두께 방향에 있어서 소정의 분포로 도입되고 있다. 즉, 제2도전형 불순물이 채널 영역(223)의 막두께 방향에 있어서 전체적으로 연속된 분포를 갖는 형태로 도입된다. 여기에서는 제2도전형 불순물의 분포는 예를 들면 가우스 분포가 된다. 채널 영역(223) 은, 채널 형성층(224) 및 절연 기판(21)측에 있는 매립 불순물층(225)의 2층으로 이루어진다. 채널 형성층(224)은, 게이트 절연막(23)측에 있다. 매립 불순물층(225)은 절연 기판(21)측에 있다. 단, 매립 불순물층(225)은 절연 기판(21)측에 최대 농도분포를 가지는 층이며, 도 2와 같이 명확한 구분은 없다. 목표로 하는 TFT특성에 의해, 채널 영역(223)은 게이트 절연막(23)과의 계면에 있어서 제2도전형 불순물을 약간 가지는 분포가 되는 경우도 있다. 게이트 전극(24)에 전압을 인가하면, 채널 형성층(224)에는 채널이 형성된다. 매립 불순물층(225)은 채널 형성층(224)보다도 제2도전형 불순물 농도가 높고, 절연 기판(21)과의 계면 근방 혹은 절연 기판(21)측에 제2도전형 불순물의 최대 농도점을 가진다. 예를 들면 n채널형TFT에서는, 제1도전형의 소스 영역(221)과 드레인 영역(222)은 n형이 되고, 제2도전형의 매립 불순물층(225)은 p형이 된다. 이하, n채널형 TFT로서 예시적으로 설명하는 것이지만, 이에 한정하지 않고, p채널형 TFT로 하는 것은 물론 가능하다.
(1)식에 있어서, 억셉터적 거동 트랩의 밀도 NA를 보충하기 위해서는, 매립 불순물층(225)의 농도는 NA레벨로 할 필요가 있다. NA는 1×1017/cm3정도이다(비특허문헌 1). 따라서, 절연 기판(21)과의 계면에 있어서, 매립 불순물층(225)의 농도를 1×1016/cm3이상으로 하는 것이 바람직하다.
다음에 도 3을 사용하여, 본 발명의 실시예 1에 있어서의 TFT(20)의 제조 공정을 상세하게 설명한다. 도 3은 본 실시예에 있어서의 제조 공정에 따른 TFT의 단 면도이며, 도 2a의 A-A단면의 구성을 나타내고 있다.
처음에, 절연 기판(21) 위에 플라즈마 CVD(PECVD)등에 의해 아모퍼스 실리콘을 형성한다. 절연 기판(21)은, 예를 들면 유리에 의해 형성되어 있다. 절연 기판(21)은 유리에 한정되지 않고, 석영이나 폴리카보네이트, 아크릴 등과 같은 플라스틱 등을 사용할 수도 있다. 또한 표면에 절연 보호층을 가지는 SUS등의 금속기판이어도 된다. 그 후에 레이저 어닐링 등의 결정화 방법을 사용하여, 아모퍼스 실리콘을 폴리실리콘화한다. 그리고, 플라즈마 에칭 등의 포토리소그래피법에 의해, 폴리실리콘을 소정의 형상으로 가공한다. 이에 따라 반도체층(22)이 형성된다. 반도체층(22)은 폴리실리콘층에 한정되지 않고, 마이크로크리스탈 실리콘 등의 결정성 실리콘층을 사용할 수 있다. 이에 따라 도 3a에 나타내는 구성이 된다.
본 실시예에 있어서, 매립 불순물층(225)은 반도체층(22)에 이온 주입함으로써 형성된다. 반도체층(22)의 표면에 보호막이 없는 상태에서 이온 주입을 할 경우, 반도체층(22)은 이온 주입장치의 기벽(器壁) 물질에 의해 오염되어, 문제가 된다. 즉, 이온 주입장치의 챔버 재료인 금속이 반도체층(22)으로 도입될 우려가 있다. 따라서, 게이트 절연막 등의 실리콘 산화막(SiO2막)을 이온 주입 보호막으로서 이온 주입을 행하는 것이 바람직하다. 이 이온 주입 보호막을 소정의 막두께로 함으로써, 불순물 농도를 원하는 분포로 할 수 있다. n채널형 TFT를 예로서, 이하에 설명한다.
도 4는, 붕소 이온을 SiO2 안에 이온 주입 하는 경우에 있어서의 불순물 농 도분포를 나타내고 있다. 도 4는, LSS RANGE STATISTICS(이하참고 : Projected Range Statistics, Semiconductor and Related Materials, 2nd edition, Halstead Press(1975), J.F.Gibbons , W.S.Johnson, S.W. Mylroie )을 기본으로, 불순물 농도를 시뮬레이션한 결과이다. 이 시뮬레이션에서는, 주입 깊이와 표준편차를 사용하여, 가우스 분포를 가정하고 있다. 도 4에 나타내는 바와 같이 붕소 이온의 에너지를 바꾸는 것으로, 최대 농도의 위치가 변화된다. 본 실시예에 있어서는, Si로 이루어지는 반도체층(22)에 SiO2막을 통해 이온 주입 하고 있다. 즉, 주입 매체가 SiO2와 Si로 이루어지는 2층계로 되어있다. 그러나, 주입 깊이가 0∼150nm 사이에서는, SiO2와 Si안에 있어서의 주입 깊이와 표준 편차는 거의 차이가 없다. 이 때문에, 본 실시예에 있어서의 불순물 농도로서 도 4의 결과를 사용한다.
일반적인 TFT에서는, 게이트 절연막(23)의 막두께는 약 100nm이하, 반도체층(22)의 막두께는 약 50nm이다. 예를 들면 100nm의 게이트 절연막(23)을 통해, 반도체층(22)의 절연 기판(21)측 계면이 최대 농도가 되도록 이온 주입을 한다. 이 경우, 도 4가 나타내는 바와 같이, 반도체층(22)의 게이트 절연막(23)측 계면에서는 최대 농도의 약 1/2이 된다(도 4중 A참조). 이 경우, 채널 형성층(224)의 붕소 농도가 높아져, TFT의 Vth가 플러스 측으로 시프트한다. 채널 형성층(224)의 붕소 농도상승을 억제하여 매립 불순물층(225)을 형성하기 위해서는, 주입 분포를 급준하게 할 필요가 있다. 본 실시예에서는, 이온 주입시의 오염을 막기 위해, 도 3b에 나타내는 바와 같이, 이온 주입 보호막(231)을 반도체층(22) 위에 형성하고 있다. 예를 들면 이온 주입 보호막(231)은, 반도체층(22) 위에 SiO2막을 PECVD로 퇴적함으로써 형성된다. 도 4에 나타내는 바와 같이 주입 깊이가 깊어지면 이온 주입분포가 완만하게 되는 경향에 있다. 이 때문에, 이온 주입 보호막(231)을 통한 이온 주입은 주입 분포를 급준하게 하는 데 장해가 된다. 따라서, 이온 주입 보호막(231)의 막두께의 적정화가 중요하다. 이온 주입 보호막(231)은, 50nm이하의 SiO2막으로 하는 것이 바람직하고, 예를 들면 10∼20nm의 SiO2막으로 한다. 50nm이하의 SiO2막을 통해 반도체층(22)에 이온 주입하는 경우, 반도체층(22)의 게이트 절연막(23)측 계면에 있어서의 농도가 최대 농도의 1/10이하로 억제된다. 또한, TFT의 Vth를 정밀하게 제어하기 위해서는 채널 형성층(224)에 채널 도핑을 추가하는 것이 바람직하다.
반도체층(22)에 절연 기판(21)과의 계면 근방 혹은 절연 기판(21)측에 최대 농도를 가지도록, 이온 주입 보호막(231)을 통해 이온 주입하고, 제2도전형의 매립 불순물층(225)을 형성한다. n채널형 TFT에 있어서, 도입되는 불순물은 붕소(B)등의 p형 불순물이다. 억셉터적 거동 트랩의 밀도 NA를 보충하기 위해, 절연 기판(21)과의 계면에 있어서, 매립 불순물층(225)의 농도는 1×1016/cm3이상으로 한다.
매립 불순물층(225)의 형성후, 도 3c와 같이 이온 주입 보호막(231)을 제거한다. 그리고, 반도체층(22)이 형성된 절연 기판(21)의 표면을 세정한다. 이에 따라 반도체층(22)이 노출한다. 그 후에 도 3d에 나타내는 바와 같이 노출한 반도체 층(22) 위에 게이트 절연막(23)을 형성한다. 반도체층(22)과의 계면준위 밀도를 억제하기 위해, 게이트 절연막(23)을 SiO2막으로 형성하는 것이 바람직하다. 또한 게이트 절연막(23)의 성막 조건은, 수소를 많이 포함하는 조건인 것이 바람직하다. 이 때문에, TEOS(Tetra EthylOrtho Silicate)를 포함하는 PECVD등의 방법에 의해, 게이트 절연막(23)을 성막한다.
게이트 절연막(23) 위에 스퍼터에 의해 게이트 전극이 되는 금속재료를 퇴적한다. 그리고, 도 3e와 같이 게이트 전극(24)을 소정의 형상으로 포토에칭한다. 게이트 전극(24)으로서, 예를 들면 Mo이나 Ti등의 고융점 재료를 사용할 수 있다. 또는, 이들의 고융점 재료를 상층에 가지고, Al등의 저저항 재료를 주로 하는 적층막을 게이트 전극(24)으로서 사용해도 된다. 에칭은 드라이 에칭 또는 습식 에칭 어느 것이어도 된다. 즉, 게이트 전극(24)재질에 적합한 에칭 방법을 사용할 수 있다.
최후에, 도 3f에 나타내는 바와 같이, 소스 영역(221)과 드레인 영역(222)에 제1도전형 불순물이 도입된다. 예를 들면 n채널형 TFT에 있어서, 도입되는 불순물은 인(P)등의 n형 불순물이다. 도입법으로서는, 이온 주입법이나 이온 도핑법을 사용할 수 있다. 게이트 전극(24)과 소스 영역(221)의 오버랩에 기인한 기생 용량을 저감하기 위해, 셀프 얼라인 구조로 하는 것이 바람직하다. 따라서, 게이트 전극(24)을 마스크로 하여 게이트 절연막(23)을 통해 반도체층(22)에 불순물 주입을 행한다. 이때, 채널 영역(223) 위에는, 마스크가 되는 게이트 전극(24)이 형성되어 있다. 따라서, 채널 영역(223)에는, 제1도전형 불순물은 도입되지 않는다. 이상의 공정을 거쳐, 본 실시예의 TFT(20)가 완성된다.
본 실시예에서는, 매립 불순물층(225)을 형성할 때 이온 주입기의 기벽으로부터의 금속오염을 방지하기 위해, 이온 주입 보호막(231)을 형성하고 있다. 그러나, 이온 주입 보호막(231) 대신에 게이트 절연막(23)을 사용하여 이온 주입을 행해도 된다. 그 경우는, 이온 주입 보호막(231)의 형성 공정(도 3b) 및 제거 공정(도 3c)을 생략할 수 있다. 그리고, 게이트 절연막(23)을 형성한(도 3d) 후, 반도체층(22)에 절연기판(21)과의 계면 근방 혹은 절연 기판(21)측에 최대 농도를 가지도록, 게이트 절연막(23)을 통해 이온 주입하여, 매립 불순물층(225)을 형성한다. 또한, TFT의 Vth를 정밀하게 제어하기 위해서는, 채널 형성층(224)에 채널 도핑을 추가하는 것이 바람직하다. 단, 이온 주입시에는 게이트 절연막(23)의 표면이 오염된다. 이 때문에, 그것들의 표면오염을 세정에 의해 제거한 후, 게이트 전극(24) 형성 공정에 착수하는 것이 바람직하다. 이 경우에는, 게이트 절연막(23)의 막두께를 50nm이하로 한다. 이에 따라 반도체층(22)의 게이트 절연막(23)측의 계면에 있어서의 불순물 농도를 저감 할 수 있다.
이상과 같이, 본 실시예에 있어서의 구성에서는, 절연 기판(21)과의 계면 근방 혹은 절연 기판(21)측이 최대 농도가 되는 제2도전형의 매립 불순물층(225)이, 채널 영역(223)의 하부 전체면에 형성되어 있다. 이 매립 불순물층(225)은, (1)식에 있어서 억셉터적 거동 트랩의 밀도 NA를 보충하고, 폴리실리콘 막두께 tSi의 테 이퍼부(325)에 있어서의 박막효과를 억제한다. 즉, 서브 스레쉬홀드 특성에 있어서 어깨의 발생이 억제되어, 안정된 TFT의 임계값 전압 Vth를 얻을 수 있다. 그리고, 본 실시예에서는, 이온 주입 보호막(231) 또는 게이트 절연막(23)을 통해 이온 주입하고, 매립 불순물층(225)을 형성한다. 따라서, 불순물 농도의 제어를 용이하게 할 수 있고, 편차를 저감할 수 있다.
(실시예 2))
다음에 도면을 참조하여, 본 발명의 실시예 2에 대하여 설명한다. 본 실시예에서는, TFT(20)를 LDD구조로 하고 있다. LDD구조는, 톱 게이트형의 TFT에 있어서 채널 영역(223)이 소스 영역(221) 및 드레인 영역(222)과 직접 접촉하는 구조는 아니고, 게이트 단에 소스 영역(221) 및 드레인 영역(222)보다 제1도전형 불순물 농도가 낮은 영역을 설치한 구조이다. 그 때문에 LDD구조는, 드레인 영역(122)과 채널 영역(123)계면의 전계를 완화하여, TFT를 고내압화 및 고신뢰성화 하는 데 효과가 있는 구조이다.
도 5는, 실시예 2에 따른 LDD구조의 TFT의 단면도이다. TFT의 구성요소 등, 실시예 1과 동일한 것은 설명을 생략한다. 도 5에 나타내는 바와 같이 실시예 2는, 도 2b에 나타내는 단면도에 추가로, 드레인 영역(222)의 채널 영역(223)에 접촉하는 부분에 저농도 영역(226)이 형성되고 있다. 저농도 영역(226)은, 예를 들면 n채널형 TFT에서는 인(P)등의 n형 불순물을 주입하여 형성한다. 그리고, 저농도 영역(226)의 n형 불순물 농도는 소스 영역(221) 및 드레인 영역(222)보다 낮다.
이상과 같이, 도 5의 구성의 TFT에서는, 실시예 1의 효과에 더하여 다음과 같은 효과가 있다. 채널 영역(223)외측의 드레인 영역(222)에 저농도 영역(226)을 설치함으로써, 드레인 영역(222)의 불순물 농도는 저감하고, 드레인 근방의 전계가 완화된다. 그리고 채널 영역(223)과 드레인 영역(222)의 계면에서의 핫 캐리어의 발생이 감소한다. 따라서, TFT의 소스·드레인 내압은 증가하고, 서브 스레쉬홀드에 있어서의 리크 전류가 감소한다. 또한 동시에, 드레인 영역(222)과 매립 불순물층(225)계면의 전계도 완화되어, 매립 불순물층(225)도입에 의한 접합 내압의 열화가 억제된다.
또한 도 6은 LDD구조의 TFT의 다른 형태예를 도시한 단면도이다. 도 6은, 도 5에 도시한 저농도 영역(226)에 더하여, 소스 영역(221)의 채널 영역(223)에 접촉하는 부분에도 저농도 영역(227)이 형성되어 있다. 이 구조의 TFT를 제조할 때, 게이트 전극(24)을 마스크로서 선택 이온 주입으로 소스·드레인 영역(221, 222)을 형성한다. 그 후에 게이트 전극(24)을 오버코트 에칭하여 LDD영역 위의 게이트 전극(24)을 제거한다. 다시 게이트 전극(24)을 마스크로 한 저농도의 선택 이온 주입을 행한다. 이에 따라 LDD영역을 형성할 수 있다. 도 5의 구성과 비교하면, 도 6의 TFT는, 소스 영역(221)측에도 저농도 영역(227)을 가진다. 이 때문에, TFT의 기생 저항이 커지지만, 제조 프로세스적으로는 전사 공정을 생략할 수 있어 간략화된다.
이상과 같이, 도 6의 구성의 TFT에서는, 소스 영역(221)과 드레인 영역(222)의 양쪽에 저농도 영역(226, 227)이 형성되어 있다. 따라서, 도 6의 구성의 TFT에서는, 실시예 1의 효과에 더하여 다음과 같은 효과가 있다. 도 5의 구성과 같이 TFT의 소스·드레인 내압은 증가하고, 서브 스레쉬홀드에 있어서의 리크 전류가 감 소한다. 또한 상기한 바와 같이, 도 5의 구성에 대해서는 제조 프로세스적으로 이점을 가진다.
도 7은, 실시예 2에 따른 GOLD(Gate Overlapped LDD)구조의 TFT의 단면도이다. 도 7의 TFT는, 도 5에 나타내는 단면에 더하여, 저농도 영역(226) 위까지 게이트 전극(24)이 연장하여 설치된 구조를 가지고 있다. 따라서, 저농도 영역(226)에도 게이트 전극(24)에 의한 전압이 인가된다. 그 결과, 저농도 영역(226)의 캐리어가 증가하는 구조가 된다. 따라서, LDD영역에 의한 저항은 감소하고, TFT의 포화 전류가 증가한다.
이상과 같이, 본 실시예에 있어서의 도 7의 구성에서는, 실시예 1의 효과에 더하여 다음과 같은 효과가 있다. 도 7의 구성의 TFT는 GOLD구조이기 때문에, 저농도 영역(226)에도 전압이 인가되고 있다. 따라서, 저농도 영역(226)의 캐리어가 증가하여, 반도체층(22)의 기생 저항을 저감하는 것이 가능하다. 또한 도 5의 구성과 같이 TFT의 소스·드레인 내압은 증가하고, 서브 스레쉬홀드에 있어서의 리크 전류가 감소한다. 그리고, 드레인 영역(222)과 매립 불순물층(225)의 계면의 전계도 완화되어, 매립 불순물층(225)도입에 의한 접합 내압의 열화가 억제된다.
또한 도 8은, GOLD구조의 다른 형태예를 도시한 단면도이다. 도 8은, 도 7에 나타내는 단면도에 더하여, 소스 영역(221)의 채널 영역(223)에 접촉하는 부분에도 저농도 영역(227)이 형성되어 있다. 저농도 영역(227) 위에는 게이트 전극(24)이 연장 설치된 구조가 된다. 따라서, 저농도 영역(226) 및 저농도 영역(227)에 게이트 전극(24)에 의한 전압이 인가된다. 이 때문에, 저농도 영역(226)뿐만아니라, 저 농도 영역(227)의 캐리어도 증가하는 구성이 된다.
이상과 같이, 본 실시예에 있어서의 도 8의 구성에서는, 실시예 1의 효과에 더하여 다음과 같은 효과가 있다. GOLD구조에 있어서, 소스 영역(221)과 드레인 영역(222)의 양쪽에 저농도 영역(226, 227)이 형성되어 있다. 따라서, 도 7의 구성에 있어서의 효과에 더하여, 소스 영역(221)의 저농도 영역(227)에 있어서도 드레인 영역(222)측과 마찬가지로 기생 저항을 저감시킬 수 있다. 또한 도 7의 구성에 대하여 제조 프로세스적으로 이점을 가진다.
(실시예 3)
본 발명의 실시예 3을 도 9에 의해 설명한다. 도 9a는 실시예 3에 있어서의 TFT(20)의 구조를 도시한 평면도이다. 도 9b는, 도 9a에 있어서의 C-C단면도이다. 도 9c는, 도 9a에 있어서의 D-D단면도이다. 도 9d는, 도 9a에 있어서의 E-E단면도이다.
도 9에 있어서, 도 2와 같은 구성 부분에 대해서는 동일한 부호를 붙여, 설명을 생략한다. 실시예 3에 따른 TFT는, 연장 패턴(228)을 가진다. 연장 패턴(228)은, 채널 영역(223)으로부터 연장하여, 게이트 전극(24)으로부터 비어져 나오도록 형성되어 있다. 본 실시예에서는, 예를 들면 연장 패턴(228)은 소스 영역(221)측에 연장하고 있다. 또한 연장 패턴(228)에는 제2도전형 불순물이 도입되고 있으며, 도 9d에 나타내는 바와 같이 제2도전형 불순물을 포함하는 매립 불순물층(225)에 접촉하도록 형성되어 있다. 즉, 연장 패턴(228)은, 매립 불순물층(225)에 전기적으로 접속하는 것이 중요하다. 연장 패턴(228)위에 형성되는 배선(26)을 통해, 연장 패 턴(228)의 전위를 제어한다. 이에 따라 TFT동작시에 매립 불순물층(225)을 통해 채널 영역(224)에 발생하는 소수 캐리어를 인출하여, TFT 외관의 얼리 전압을 크게 할 수 있다. 또한 TFT의 백 게이트 전압을 고정할 수 있다. 이 때문에, 백 게이트 전위가 부유 상태에 있는 종래의 TFT와 비교하여, 안정된 Vth의 제어가 가능하게 된다.
또한 본 실시예에 따른 TFT의 이점에 대해서, 도 10을 사용하여 설명한다. 도 10a는, 본 실시예 3에 따른 별도의 TFT를 나타내는 평면도이다. 도 10b는, 도 10a에 있어서의 F-F단면도이다. 도 10c는, 도 10a에 있어서의 G-G단면도이다. 도 10에서는, 도 9에 나타내는 구성에 더하여, 층간 절연막(25) 및 배선(26)이 형성되어 있다. 예를 들면 소스 영역(221) 및 드레인 영역(222)과 접속되는 배선(26)은 신호 선 및 제어 선으로서도 작용한다. 드레인 영역(222)과 접속되는 배선(26)의 일부는, 화소 전극(도시하지 않음)과 콘택홀을 통해 접속된다. 화소 전극(도시하지 않음)은, 배선(26)을 덮는 상부절연막(도시하지 않음) 위에 설치된다. 층간 절연막(25)은, 게이트 절연막(23) 및 게이트 전극(24) 위에 형성되어 있다. 회로를 구성하는 배선(26)이 층간 절연막(25) 및 게이트 절연막(23)을 관통하는 콘택홀을 통해, 소스 영역(221), 드레인 영역(222), 게이트 전극(24) 및 연장 패턴(228)과 전기적으로 접속된다. 즉, 연장 패턴(228)은, 배선(26)을 통해 소스 영역(221)과 전기적으로 접속된다.
다음에 도 11을 사용하여, 실시예 3에 있어서의 TFT제조 공정을 설명한다. 도 11은 본 실시예에 있어서의 제조 공정에 있어서의 TFT의 단면도이다. 도 11에서 는, 좌측에 도 10a의 G-G단면에 있어서의 구조를 나타내고, 우측에 도 10a의 F-F단면에 있어서의 구조를 나타내고 있다. 또한, 실시예 1에서 도시한 공정과 같은 공정에 대해서는, 설명을 생략한다.
우선 처음에, 도 11a의 G-G단면도에 나타내는 바와 같이 연장 패턴(228)을 설치하는 장소에도 반도체층(22)을 형성한다. 반도체층(22)은, 후의 공정에서 형성되는 게이트 전극(24)으로부터 일부가 비어져 나오도록 형성된다. 다음에 도 11b에 있어서, 반도체층(22) 위에 이온 주입 보호막(231)을 형성한다. 이 때, 연장 패턴(228) 위에도 이온 주입 보호막(231)이 형성된다. 연장 패턴(228)을 포함하는 반도체층(22)에 제2도전형 불순물을 이온 주입 보호막(231)을 통해 이온 주입한다. 이에 따라 매립 불순물층(225)이 형성된다. 매립 불순물층(225)의 형성후, 도 11c와 같이 이온 주입 보호막(231)을 제거한다. 이에 따라 반도체층(22) 및 연장 패턴(228)이 되는 반도체층(22)이 노출한다. 그리고, 반도체층(22)이 형성된 절연 기판(21)의 표면을 세정한 후, 도 11d에 나타내는 바와 같이 게이트 절연막(23)을 형성한다. 연장 패턴(228)을 포함하는 반도체층(22)이 게이트 절연막(23)으로 피복된다. 다음에 게이트 절연막(23) 위에 스퍼터에 의해 게이트 전극이 되는 금속재료를 퇴적하고, 도 11e와 같이 게이트 전극(24)을 소정의 형상으로 포토에칭한다. 게이트 전극(24)은 연장 패턴(228) 위에 남지 않도록, 패터닝된다.
게이트 전극(24) 형성 후, 게이트 절연막(23)을 통해 제2도전형 불순물을 이온 주입함으로써, 도 11f와 같이 연장 패턴(228)을 얻는다. 예를 들면 게이트 전극(24)을 일부 마스크로서 사용하고, 소스 영역(121)이나 드레인 영역(122)등의 제 2도전형 불순물 도입을 피하고 싶은 영역을 레지스트 등으로 피복한 상태로 주입해도 된다. 마지막으로, 도 11g에 나타내는 바와 같이, 소스 영역(221)과 드레인 영역(222)에 제1도전형 불순물이 도입된다. 예를 들면 연장 패턴(228)등의 제1도전형 불순물 도입을 피하고 싶은 영역을 레지스트 등으로 피복한 상태로 불순물 도입을 행해도 된다.
또한, 층간 절연막(25) 및 배선(26)을 형성한다. 이들은, 일반적인 사진제판공정에 의해 형성할 수 있다. 즉, 박막형성, 레지스트 도포, 노광, 현상, 에칭, 레지스트 제거를 반복해서 행한다. 또한 이들의 박막의 재료를, 각 층의 특성에 맞추어, 주지한 재료로 적절히 선택할 수 있다. 예를 들면 층간 절연막(25)을 형성한 후, 콘택홀을 형성한다. 콘택홀은, 소스 영역(221), 드레인 영역(222) 및 연장 패턴(228)이 노출하도록 형성된다. 그리고, 층간 절연막(25) 위부터, Al이나 그 합금 등의 도전 막을 성막한다. 이 도전 막을 사진제판법에 의해 패터닝 하면, 도 10에 도시한 배선(26)이 형성된다.
이상과 같이, 본 실시예에서는, 매립 불순물층(225)에 접촉하도록 배치된 연장 패턴(228)이 채널 영역(223) 밖으로 게이트 전극(24)으로부터 비어져 나오도록 형성되어 있다. 배선(26)을 통해 전위를 제어하는 것으로, 연장 패턴(228)은 소스 영역(221)과 동 전위가 된다. 그리고, TFT동작시에 채널 영역(223)에 발생하는 소수 캐리어는 매립 불순물층(225)을 통해 소스 영역(221)으로 용이하게 인출된다. 따라서, 소수 캐리어의 축적은 없어지고, TFT외관의 얼리 전압이 상승한다. 즉, λ값이 저감되고, 실시예 1의 효과에 더하여, 안정된 전압전류특성의 TFT를 얻을 수 있다. 또한 TFT의 백 게이트 전압을 고정할 수 있기 때문에, 백 게이트 전위가 부유 상태에 있는 종래의 TFT에 대하여, 안정된 Vth의 제어가 가능하게 된다.
본 실시예에서는 셀프얼라인 구조의 TFT의 경우에 대해 예시적으로 설명을 했지만, LDD구조의 TFT로 해도 된다. 즉, 실시예 2와 3을 조합해도 된다. 모두 셀프얼라인 구조의 TFT와 동일한 효과를 도시한다. 도 10에 있어서, 연장 패턴(228)을 배선(26)으로 소스 영역(221)에 접속했을 경우에 대해 예시적으로 설명을 했지만, 별도 전위에 설정하여 TFT의 Vth를 제어하는 것도 가능하다. 또한 배선(26)을 통하지 않고, 연장 패턴(228)을 직접 별도 전위에 접속해도 된다.
또한, 본 발명에서는 레이저 어닐링에 의해 폴리실리콘화하는 일반적인 저온 폴리실리콘 TFT에 대해 예시적으로 설명을 했지만, 그 밖의 프로세스에 의해 형성되는 폴리실리콘을 사용한 TFT로 하는 것도 가능하다. 폴리실리콘에 한정되지 않고, 마이크로크리스탈 실리콘 등의 결정성 실리콘을 사용한 TFT로 해도 된다. 또한 본 발명에서는 반도체층(22)의 막두께를 50nm이하로 했을 경우에 대하여 설명을 했지만, 본 발명의 저리크 전류성을 활용하면, 반도체층(22)의 막두께를 더 두껍게 할 수도 있다. 예를 들면 반도체층(22)을 70nm이상으로 해도 된다. 이에 따라 반도체층(22)의 게이트 절연막(23)측의 계면에 있어서의 불순물 농도를 더 저감할 수 있다. 본 발명은 상기에 나타내는 실시예에 한정되는 것은 아니다. 본 발명의 범위에 있어서, 상기 실시예의 각 요소를, 당업자라면 용이하게 생각할 수 있는 내용으로 변경, 추가, 변환하는 것이 가능하다.
도 1은 본 발명에 따른 액정표시장치의 TFT기판의 구성을 도시한 도면이다.
도 2는 본 발명의 실시예 1에 있어서의 TFT의 평면도와 단면도이다.
도 3은 본 발명의 실시예 1에 있어서의 TFT의 제조 공정을 도시한 단면도이다.
도 4는 이온 주입깊이와 불순물 농도의 상관을 나타내는 그래프이다.
도 5는 본 발명의 실시예 2에 있어서의 LDD구조의 TFT의 단면도이다.
도 6은 본 발명의 실시예 2에 있어서의 LDD구조의 TFT의 다른 구성을 나타내는 단면도이다.
도 7은 본 발명의 실시예 2에 있어서의 GOLD구조의 TFT의 단면도이다.
도 8은 본 발명의 실시예 2에 있어서의 GOLD구조의 TFT의 다른 구성을 나타내는 단면도이다.
도 9는 본 발명의 실시예 3에 있어서의 TFT의 평면도와 단면도이다.
도 10은 본 발명의 실시예 3에 있어서의 TFT의 다른 구성을 나타내는 평면도와 단면도이다.
도 11은 본 발명의 실시예 3에 있어서의 TFT의 제조 공정을 도시한 단면도이다.
도 12는 종래의 TFT의 단면도이다.
도 13은 TFT의 서브 스레쉬홀드 특성을 나타내는 그래프이다.
도 14는 TFT의 Id-Vds특성의 관계를 나타내는 그래프이다.
[부호의 설명]
10 : TFT어레이 기판 11 : 표시 영역
12 : 액틀 영역 13 : 주사 신호 선
14 : 표시 신호 선 15 : 주사신호 구동회로
16 : 표시신호 구동회로 17 : 화소
18 : 외부 배선 19 : 외부 배선
20 : TFT 21 : 절연 기판
22 : 반도체층 23 : 게이트 절연막
24 : 게이트 전극 25 : 층간 절연막
26 : 배선 221 : 소스 영역
222 : 드레인 영역 223 : 채널 영역
224 : 채널 형성층 225 : 매립 불순물층
226, 227 : 저농도영역 228 : 연장 패턴
231 : 이온 주입 보호막 30 : TFT
31 : 절연 기판 32 : 반도체층
33 : 게이트 절연막 34 : 게이트 전극
321 : 소스 영역 322 : 드레인 영역
323 : 채널 영역 325 : 테이퍼부
326 : 통상 막두께부

Claims (13)

  1. 기판 위에 형성된 제1도전형의 소스 영역, 제1도전형의 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역을 가지는 결정성 실리콘층과,
    게이트 절연막을 통해 상기 채널 영역의 마주보는 면에 배치되는 게이트 전극을 구비한 박막 트랜지스터 어레이 기판으로서,
    상기 채널 영역은 막두께 방향에 있어서 소정의 분포로 도입된 제2도전형 불순물을 포함하고,
    상기 채널 영역의 상기 기판과의 계면 근방 혹은 상기 기판측에 상기 제2도전형 불순물의 최대 농도점을 가지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1항에 있어서,
    상기 제2도전형 불순물의 농도가, 상기 채널 영역의 상기 기판과의 계면에 있어서 1×1016/cm3이상인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1항에 있어서,
    상기 채널 영역과 상기 드레인 영역 사이에, 상기 드레인 영역보다 제1도전형 불순물 농도가 낮은 저농도 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 3항에 있어서,
    상기 채널 영역과 상기 소스 영역 사이에, 상기 소스 영역보다 제1도전형 불순물 농도가 낮은 저농도 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 1항에 있어서,
    상기 채널 영역으로부터 연장하여 상기 게이트 전극으로 비어져 나오도록 형성된 상기 제2도전형 불순물을 포함하는 연장 패턴을 구비한 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 제 5항에 있어서,
    상기 연장 패턴에 접속한 도전 패턴을 구비한 것을 특징으로 하는 박막 트랜 지스터 어레이 기판.
  7. 제 5항에 있어서,
    상기 연장 패턴은, 상기 소스 영역과 전기적으로 접속되고 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  8. 청구항 1 내지 청구항 7중 어느 한 항에 기재된 박막 트랜지스터 어레이 기판을 가지는 것을 특징으로 하는 표시장치.
  9. 기판 위에 형성된 제1도전형의 소스 영역, 제1도전형의 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역을 가지는 결정성 실리콘층과,
    게이트 절연막을 통해 상기 채널 영역의 마주보는 면에 배치되는 게이트 전극을 가지는 박막 트랜지스터 어레이 기판의 제조 방법으로서,
    상기 결정성 실리콘층을 형성하는 공정과,
    상기 채널 영역에 있어서의 제2도전형 불순물의 최대 농도점이 상기 채널 영역의 상기 기판과의 계면 근방 혹은 상기 기판측에 형성되도록, 상기 채널 영역의 막두께 방향에 있어서 상기 제2도전형 불순물을 소정의 분포로 도입하는 공정을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제 9항에 있어서,
    상기 결정성 실리콘층 위에 보호막을 형성하는 공정을 더 구비하고,
    상기 보호막을 통해 상기 제2도전형 불순물을 상기 결정성 실리콘층에 도입한 후, 상기 보호막을 제거하여, 상기 결정성 실리콘층을 노출시키고,
    상기 노출한 결정성 실리콘층 위에 게이트 절연막을 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제 9항 또는 제 10항에 있어서,
    상기 제2도전형 불순물의 농도가, 상기 채널 영역의 상기 기판과의 계면에 있어서 1×1016/cm3이상인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제 9항 또는 제 10항에 있어서,
    상기 결정성 실리콘층을 형성하는 공정에서, 상기 채널 영역으로부터 연장한 연장 패턴을 형성하고,
    상기 제2도전형 불순물을 도입하는 공정에서, 상기 채널 영역 및 상기 연장 패턴에 제2도전형 불순물을 도입하고,
    상기 결정성 실리콘층 위에 게이트 전극을 형성한 후, 상기 게이트 전극으로부터 비어져 나온 상기 연장 패턴에 제2도전형 불순물을 도입하는 공정을 가지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 제 12항에 있어서,
    상기 연장 패턴에 접속되는 도전 패턴을 형성하는 공정을 가지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
KR1020070068533A 2006-07-18 2007-07-09 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치 KR100865333B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006195670A JP2008027976A (ja) 2006-07-18 2006-07-18 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
JPJP-P-2006-00195670 2006-07-18

Publications (2)

Publication Number Publication Date
KR20080008230A true KR20080008230A (ko) 2008-01-23
KR100865333B1 KR100865333B1 (ko) 2008-10-27

Family

ID=38970609

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070068533A KR100865333B1 (ko) 2006-07-18 2007-07-09 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치

Country Status (5)

Country Link
US (1) US20080017887A1 (ko)
JP (1) JP2008027976A (ko)
KR (1) KR100865333B1 (ko)
CN (1) CN101110432A (ko)
TW (1) TW200818510A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5687911B2 (ja) 2011-01-25 2015-03-25 三菱電機株式会社 薄膜トランジスタアレイ基板及びその製造方法、並びに液晶表示装置
US8994123B2 (en) 2011-08-22 2015-03-31 Gold Standard Simulations Ltd. Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US9373684B2 (en) 2012-03-20 2016-06-21 Semiwise Limited Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US9269804B2 (en) 2012-07-28 2016-02-23 Semiwise Limited Gate recessed FDSOI transistor with sandwich of active and etch control layers
US9190485B2 (en) 2012-07-28 2015-11-17 Gold Standard Simulations Ltd. Fluctuation resistant FDSOI transistor with implanted subchannel
US9263568B2 (en) 2012-07-28 2016-02-16 Semiwise Limited Fluctuation resistant low access resistance fully depleted SOI transistor with improved channel thickness control and reduced access resistance
WO2014020403A1 (en) * 2012-07-28 2014-02-06 Gold Standard Simulations Ltd. Improved fluctuation resistant fdsoi transistors with charged subchannel and reduced access resistance
US9012276B2 (en) 2013-07-05 2015-04-21 Gold Standard Simulations Ltd. Variation resistant MOSFETs with superior epitaxial properties
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
JP6737620B2 (ja) * 2016-04-04 2020-08-12 株式会社ジャパンディスプレイ 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
CN106847703B (zh) * 2017-04-11 2020-04-10 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管的制造方法和显示装置
CN108766935B (zh) * 2018-05-30 2020-11-06 武汉华星光电技术有限公司 阵列基板及其制备方法、显示装置
JP2022014755A (ja) * 2020-07-07 2022-01-20 キオクシア株式会社 半導体装置およびその製造方法
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980023377A (ko) * 1996-09-30 1998-07-06 엄길용 박막 트랜지스터 액정표시장치의 박막 트랜지스터 제조방법
JP2002111000A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 薄膜トランジスタ、オフ電流制御装置及び液晶表示装置
JP2002198529A (ja) * 2000-10-18 2002-07-12 Hitachi Ltd 半導体装置およびその製造方法
US6639246B2 (en) * 2001-07-27 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100624281B1 (ko) * 2002-02-07 2006-09-19 마츠시타 덴끼 산교 가부시키가이샤 반도체 장치 및 그 제조 방법
KR20050032163A (ko) * 2003-10-01 2005-04-07 삼성전자주식회사 박막 트랜지스터 표시판

Also Published As

Publication number Publication date
CN101110432A (zh) 2008-01-23
US20080017887A1 (en) 2008-01-24
TW200818510A (en) 2008-04-16
KR100865333B1 (ko) 2008-10-27
JP2008027976A (ja) 2008-02-07

Similar Documents

Publication Publication Date Title
KR100865333B1 (ko) 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치
US6599783B2 (en) Method of fabricating a thin film including a protective layer as a mask
US6995048B2 (en) Thin film transistor and active matrix type display unit production methods therefor
KR100727714B1 (ko) 반도체 장치 및 화상 표시 장치
JP4548408B2 (ja) 半導体装置の製造方法
JP2011518434A (ja) 薄膜トランジスタおよびアクティブマトリクスディスプレイ
JP2005535139A (ja) 電界効果トランジスタ
US7635619B2 (en) Thin film transistor, method of manufacturing the thin film transistor, and display device
JP2004040108A (ja) Ｌｄｄ構造を有する薄膜トランジスタとその製造方法
KR100653298B1 (ko) 박막 트랜지스터의 제조 방법
JP3643025B2 (ja) アクティブマトリクス型表示装置およびその製造方法
US7678627B2 (en) Process for producing thin film transistor having LDD region
JP2005311037A (ja) 半導体装置およびその製造方法
KR20070104252A (ko) 박막 트랜지스터 및 그 제조 방법과, 액티브 매트릭스형표시장치 및 그 제조 방법
KR20000033991A (ko) 트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의제조방법
KR100257072B1 (ko) 박막트랜지스터 및 그의 제조방법
KR20050039168A (ko) 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법
KR100187387B1 (ko) 박막트랜지스터의 오우믹층 활성화방법
JP3345756B2 (ja) 半導体装置の製造方法
US8124979B2 (en) Thin film transistor and method of manufacturing the same
GB2459666A (en) Thin film transistor with low leakage current
JP2004303791A (ja) 薄膜トランジスタ構造及びその製造方法
KR100540885B1 (ko) 박막 트랜지스터 및 그 제조방법
KR100488063B1 (ko) 박막 트랜지스터 및 그 제조방법
KR100317637B1 (ko) 반도체 소자 및 박막 트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee